JP2008532108A - バイパスモードを設けた電圧調整器 - Google Patents

Abstract

供給電圧よりも低い最大定格電圧を超えて動作するように設計された装置を備えるバイパスを設けた逓降電圧調整器である。この調整器は、供給電圧と出力に結合した出力調整装置を装備している。出力調整装置の最大定格電圧を超えないようにするべく供給電圧と出力に応答する出力装置保護回路が提供される。バイパス出力装置を装備し、供給電圧に結合されたバイパス回路には保護回路が設けられている。出力調整装置は、ｐチャネルトランジスタを備え、また、２．７〜３．６ボルトの範囲の動作最大定格電圧を有していてよく、この際、供給電圧は４．４〜５．２５ボルト、または２．９〜３．５ボルトの範囲内にある。
【選択図】図３

Description

本発明は、多電圧供給用途における電圧調整に関し、特に、メモリシステムのような周辺装置のための電圧調整に関する。

集積回路（ＩＣ）技術の進化は、多くの場合、回路の製作に使用する装置のサイズおよび動作電圧の低減に関連している。低電力装置は回路サイズと電力消費を低減するために低コストとなると解釈される。最近では、３ボルト範囲およびこれ未満で動作するトランジスタを装備した低電圧集積回路が非常に望まれている。３ボルトＩＣは、そのさらなる高速性とより高い集積密度のために、標準的な５ボルトＩＣに取って代わりつつある。さらに、３ボルトＩＣの消費電力は従来の５ボルトＩＣよりも低い。携帯電話やラップトップコンピュータといった電池動作式の装置では、低電圧型の集積回路を用いることで、高い電圧で動作する装置よりも相対的に長い動作が可能になる。

製造技術の改良によってトランジスタ装置のサイズがより小型化した。これにより、トランジスタ技術の世代を経る毎に給電要求がさらに低くなった。例えば、０．２５ミクロンの処理装置は約２．５ボルトの電圧で動作し、０．１８ミクロンの処理は１．８ボルト（＋／−１０％）の供給を使用し、０．１５ミクロンの処理は１．５（＋／−１０％）ボルトの供給を使用し、０．１３ミクロンの技術は１．２ｖ（＋／−１０％）の供給を使用する、などである。

新規の半導体製造技術における低電力要求が、常にレガシーホスト装置と互換するとは限らない。例えば、より古いホストは、３ボルトまたは１．８ボルトを要するメモリシステムの各々に５ボルトまたは３ボルトの電圧を供給する。そのため、コンピュータ周辺装置は、３．３ボルトのホスト供給の接続と、さらにこれよりも古く、より高い電圧の供給の接続可能であるように設計されなければならない。したがって、より新しい技術を用いて構造された装置は、使用されるホスト装置がレガシー製品で使用される比較的高い電圧を供給した場合でも使用できるようになっている。したがって、電力レベル検出技術と電圧調整技術が、メモリ装置の電圧を修正するために使用される。

こうした調整を必要とする周辺装置の１つに、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント、モバイル計算装置、非モバイル計算装置、オーディオおよびビデオプレーヤー、その他の電気機器に使用できる非揮発性メモリがある。電気的に消去可能なＲＯＭ（ＥＥＰＲＯＭ）とフラッシュメモリは、とりわけ最も一般的な非揮発性半導体メモリタイプである。

非揮発性メモリは、ホスト装置に多数の方法で結合できる。周辺アダプタは、コンピュータシステムバスおよび電源に直接結合した統合アダプタと、例えばユニバーサル・シリアルバスやＩＥＥＥ１３９４標準といった多数の工業標準外部システム接続部のいずれかに接続するように適合された周辺装置とを装備している。非揮発性メモリをこうした装置に結合するために使用される共通インターフェースはユニバーサル・シリアルバス・インターフェースである。最新のＵＳＢ装置の多くは３ボルトで動作するように設計されているが、レガシー装置から３ボルトまたは５ボルト範囲の供給を受けている。

一般に、より最新の処理技術を用いて製造した周辺機器を、より高い供給電圧を提供するレガシーまたはホストに結合する場合には、逓降電圧調整器を使用する。調整器を周辺機器と統合する場合には、その周辺装置を製造する際に使用された技術と同じ処理技術を使用して調整器を製造することが望ましい。しかし、調整器への入力負荷によって低電圧装置が損傷してしまう可能性があるため、一般的にこれは不可能である。

同時係属出願第１０／６３３，１１０号は、３ボルトの装置を使用して、５ボルトの供給を３ボルトの出力に調整する電圧調整器を開示している。この装置は装置内の保護回路によって保護されているため、装置を損傷することなく、装置がその動作レベルよりも高い入力電圧で動作することができる。

本発明は、潜在的な入力電圧よりも低い動作範囲を有する装置を電圧調整器内に使用している電圧調整器の別の実現方法を提供する。

本発明のこれらおよびその他の目的、利点は、図面に関連して本発明の好ましい実施形態を述べた以下の説明から、さらに明白になる。

一実施形態では、本発明は、供給電圧よりも低い最大定格電圧にて動作するように設計された装置を備えた逓降電圧調整器である。この調整器は、供給電圧と出力に結合した出力調整装置を装備している。また、出力調整装置の最大定格電圧を超えないようにするために、供給電圧と出力に応答する出力装置保護回路が提供される。さらに、バイパス出力装置を有し、供給電圧に結合したバイパス回路を提供する。バイパス回路は、供給が最大定格電圧にある際にイネーブルにされる保護回路を装備している。一実施形態では、出力調整装置はＰチャネルトランジスタを備え、また、供給電圧が４．４〜５．２５ボルトの状態にて、２．７〜３．６ボルトの範囲内の動作最大定格電圧を設けられている。

別の実施形態では、本発明は供給電圧よりも低い出力電圧を供給する電圧調整器である。この調整器は、供給電圧よりも低い最大定格電圧でそれぞれ動作するように設計された、第１出力装置と第２出力装置を備えている。第１および第２出力装置のゲート電圧を、出力装置上のドレイン負荷およびソース電圧に関連して最大定格電圧を超えないように調整する第１出力装置および第２出力装置に結合した保護回路要素をさらに備える。さらに、供給電圧および少なくとも第２出力装置に結合し、供給電圧が第１および第２出力装置の最大動作電圧よりも低い際に第２出力装置をイネーブルにする電圧検出器が提供される。さらなる実施形態では、第２出力装置は、第１出力装置よりも低い出力抵抗を有し、第１出力装置のサイズよりも数倍大きいＰチャネルトランジスタである。

別の実施形態では、本発明は、ホスト装置への制御経路とデータ経路を含み、ホスト装置から供給電圧を受圧するメモリシステムである。サブシステムは電圧調整器を備え、この電圧調整器は、供給電圧に結合した電圧入力と、使用可能な最大供給電圧よりも低い最大装置動作電圧を有し、調整器出力に結合している出力装置とを含んでいる。上記サブシステムはさらに、使用可能な最大供給電圧よりも低い最大装置動作電圧を有し、調整器出力に結合したバイパス装置と、電圧入力、バイパス装置、出力装置に結合した保護回路とを備えている。保護回路は、入力にてホストから提供された電圧よりも低い最大定格電圧にて動作する複数の出力制御装置を備えている。サブシステムはさらに、供給電圧のレベルを表す信号を出力する供給電圧に結合した電圧検出器を備えている。

また別の実施形態では、本発明は、制御装置とメモリアレイ、電圧調整器を装備したメモリシステムである。この電圧調整器は、供給電圧よりも低い最大定格電圧にて動作し、供給電圧および出力に結合した出力調整装置を有する複数の装置を装備している。このシステムは、出力調整装置の最大定格電圧を超えないようにするために、供給電圧と出力に応答する出力装置保護回路を設けられている。このシステムはまた、バイパス出力装置を有し、供給電圧に結合したバイパス回路を含んでいる。バイパス回路は、供給が最大定格電圧にある際にイネーブルにされる保護回路要素を含んでいる。

本発明を特定の実施形態に関連して説明する。本発明のこれ以外の目的、特徴、利点は、明細書および図面を参照することで明白となる。

本発明は、ホストの供給電圧がその必須の装置動作可能電圧を超えた場合に、ホストに結合した装置を動作させるように、調整された電圧を提供し、供給電圧が装置を動作させるのに十分な場合に、供給電圧が装置に直接到達できるようにするバイパスモードを提供する。本発明は、トランジスタ、またはこれ以外の、ホストの潜在的な最大供給電圧よりも低い最大定格電圧にて動作するように設計された装置によって実現される。本発明によれば、必須値よりも潜在的に高いホスト供給電圧によって周辺装置または電圧調整器が損傷を受けることがない。

一実施形態では、本発明は非揮発性メモリシステムに使用されることに適している。しかし、本発明にはメモリシステムに制限されない。このシステムは任意のタイプのホストデバイス、例えば携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント、モバイル計算装置、非モバイル計算装置、その他の装置と共に利用することが可能である。典型的なホスト装置の１つはコンピュータシステムである。図１に示すシステムは例証であり、デジタルカメラ、音楽再生機、コンピュータ、その他を含む任意数の装置が周辺装置用のホストとして機能可能である。

図１は、ホストとして機能し、本発明の様々な面を包含する例証的な汎用コンピュータシステムを概略的に図示したものである。典型的なコンピュータシステム・アーキテクチャは、システムバス１７０に接続したマイクロプロセッサ１１０、並びにランダムアクセス・メインシステムメモリ１２０、少なくとも１つまたは複数の入力／出力装置１３０を装備している。入力／出力装置１３０にはキーボード、モニタ、モデム、その他が含まれる。一般に、システムバス１７０には１つまたは複数の非揮発性記憶システムも結合している。典型的には、こうしたメモリはディスクドライブであり、これに記憶されたデータは、システム揮発性メモリ１２０内へ引き出されて現在の処理に使用される。また、このデータは容易に補足、変更、修正することができる。

周辺装置２００もまたコンピュータに結合している。周辺装置は、システムバス１７０からデータ信号を受信するためにこれと結合しており、また、コンピュータの電源(図示せず)から給電電圧を受圧するためにこれと結合している。周辺装置は電圧調整器１４０を含み、この電圧調整器１４０は、周辺装置２００のメモリカードのような機能コンポーネント１６０に対して調整された電力を提供する。周辺装置が記憶メモリシステムである一例では、このシステムはコンピュータシステムバスに接続しているメモリコントローラと、ＥＥＰＲＯＭ集積回路チップから成るメモリアレイとで構成されている。周辺装置がメモリシステムである場合には、制御装置は主に１つの集積回路チップ上に形成されており、メモリアレイは多数のＥＥＰＲＯＭ集積回路チップを実装していることが好ましい。メモリシステムは、ＰＣカード、コンパクト・フラッシュ・カード、ＳＤカード、スマートメディアカード、メモリスティック、ＵＳＢフラッシュ装置の形式、またはこれ以外の物理形式で提供される。データおよび命令が、コンピュータからデータラインを介して周辺装置へ通信される。

図２に本発明による電圧調整器１４０を示す。調整器１４０はクランプ回路２２０、調整器回路２４０ａ、２４０ｂを含んでいる。さらに電圧検出器１２５も示されている。調整器１４０は、ホスト装置、または他の電圧源が提供する入力電圧としてＶｉｎ＿５３、Ｖｓｓ＿５３を受圧する。一般に、Ｖｉｎ＿５３は、約２．９〜３．５ボルトの３ボルト範囲内、または約４．４〜５．２５の５ボルト範囲内に入り、その一方でＶｓｓ＿５３はグラウンドに接続されている。また図２には、帯域ギャップバッファ電圧Ｖｂｄｂｕｆと付勢電流（ｉｓｒｃ）が示される。Ｖｂｇｂｕｆとｉｓｒｃは周辺装置によって生成される。Ｖｂｇｂｕｆは１．３〜１．５ボルトの範囲を有し、ｉｓｒｃは約２．５マイクロアンペアを提供する。

電圧検出器１２５は、Ｖｉｎ＿５３の電圧レベルが閾値よりも上であるか下であるかを示すレベル検出器出力ＬＶ＿５３を提供する。Ｖｉｎ＿５３が、例えば４．４〜５．２５ボルトといったように「５ボルト範囲」内にある場合、ＬＶ＿５３の出力は論理レベル「低」信号（約４．４〜５．２５ボルト）となる。Ｖｉｎ＿５３が例えば２．９〜３．３ボルトといったように「３ボルト範囲」内にある場合、ＬＶ＿５３の出力は論理レベル「高」信号（約２．９〜３．５ボルト）となる。検出器１２５の出力はバッファ１２７によって制御される。バッファ１２７は調整器の出力Ｖｏｕｔ＿５３によってイネーブルにされる。これにより、Ｖｉｎ＿５３の勾配の保護、つまり調整器回路が常に「オン」（調整された出力電圧を提供する）となるようにすることが可能で、入力電圧Ｖｉｎ＿５３が回路を伝播してしまうまで調整器回路バイパスが発生しない。

クランプ回路２２０はＶｉｎ＿５３とＬＶ＿５３を使用して、調整された出力Ｖｏｕｔ＿５３を調整器回路に提供させることを可能にする制御信号（Ｖｐｒｏｔ、Ｖｐｒｏｔ１，Ｖｐｒｏｔ２）を生成する。調整器２４０ａと２４０ｂは、ＬＶ＿５３によって反映された入力電圧Ｖｉｎ＿５３に応じて制御される。

出願番号１０／６３３，１１０では、１つの保護された出力ステージが使用されている。本発明では、２つの調整器ステージ２４０ａ、２４０ｂを提供することで、低出力抵抗をバイパスモードで実現している。調整モードでは、ステージ２４０ａはＶｉｎ＿５３での５ボルト範囲の入力を３ボルトの出力に低減し、バイパスモードでは、３ボルト範囲の入力がステージ２４０ａ、２４０ｂによって同時に調整器出力へ送られる。

一般に、Ｖｉｎ＿５３が５ボルト範囲にある場合、調整器２４０ａがオンであり、調整器２４０ｂはオフである。Ｖｉｎ＿５３が３ボルト範囲内にある場合は、調整器１４０はバイパスモードにある。即ち、Ｖｉｎ＿５３は両回路２４０ａ、２４０ｂ内の出力装置を介してＶｏｕｔ＿５３へ送られる。信号Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２は、調整器２４０ａ、２４０ｂの個々の装置を保護し、これにより３ボルトの装置を使用して調整器を構造できるようにするために使用される。調整器２４０ａ、２４０ｂおよびクランプ回路２２０のさらなる詳細な説明を図３に関連して以下で行う。

図３はクランプ回路、電圧調整器回路の略図である。一実施形態では、図３に示す回路内の全てのトランジスタは「３ボルト」装置である。即ち、各トランジスタは３．６ボルトの最大定格動作電圧を有する。先の説明で示したように、トランジスタ設計者は、チャネル長を変更し、酸化物の厚さを低減することで最大定格電圧を低減している。４．４〜５．３ボルトのレベルのＶｉｎ＿５３の供給電圧が装置のゲートに直接侵入できるようにされている場合には、装置が損傷する。そのため、本発明の回路は、図３に示す回路内の各要素と、出力装置Ｐ２ａ、Ｐ２ｂのための保護技術を利用して、調整器内で使用する３ボルト装置がより高い入力電圧によって損傷しないようにしている。平均的な当業者に容易に理解されるように、この保護技術は５ボルトの逓降を超えて３ボルトの実施形態およびその他の用途へと拡張させることができる。

図３を参照すると、クランプ回路２２０にホスト入力電圧Ｖｉｎ＿５３、Ｖｓｓ＿５３が提供される。また、ホストからは信号ＬＶ＿５３も提供される。この信号ＬＶ＿５３は、クランプ回路２２０が以下の４つの出力を提供する抵抗分周器と静電分周器を含んでいるかどうかを示す。Ｖｃｌａｍｐは３．３ボルトの範囲の未調整のアナログ出力電圧であり、Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２は、調整器回路が内部の能動装置を保護するために使用する３つの「保護」制御電圧である。Ｖｃｌａｍｐは、未調整のアナログ電力が必要とされる際に使用されるために、調整器を通過して周辺装置へ到達できるようになっている。同様に、Ｖｉｎ＿５３もクランプ回路２２０を通過して調整器２４０ａ、２４０ｂへ到達する。

クランプ回路２２０は、抵抗器Ｒ１〜Ｒ４から成る抵抗分周器と、ｐチャネルＭＯＳＦＥＴ Ｐ６、Ｐ８、Ｐ９から成る静電分周器とを備えている。静電分周器によって、４つの出力Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２、Ｖｃｌａｍｐを調整器回路２４０に同時に提供できるようになる。一実施形態では、抵抗器Ｒ１は１２５キロオームの値、抵抗器Ｒ２は５０キロオームの値、抵抗器Ｒ３は６０キロオームの値、抵抗器Ｒ４は２９０キロオームの値を有する。ＰチャネルＭＯＳＦＥＴ Ｐ８は、装置Ｐ９と同様に、共通結合したベース、ソースおよびドレインを装備している。また、装置Ｐ８のゲートが装置Ｐ９のベースに結合し、装置Ｐ９のゲートが装置Ｐ６のゲートに結合し、さらに抵抗器Ｒ３、Ｒ４の間のタップと結合している。Ｐ６のベース、ソース、ドレインは、Ｖｓｓ＿５３と、出力トランジスタＮ１０のベースに結合している。装置Ｎ１０は、Ｖｉｎ＿５３に結合したドレインを有しており、ゲートが抵抗器Ｒ１とＲ２の間のタップに結合している。

一実施形態では、クランプ回路は１０マイクロアンプの電流で動作し、出力Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２は、当業者がよく理解している通りに、抵抗分周器の出力によって提供される。Ｖｐｒｏｔ１，Ｖｐｒｏｔ２はｐチャネル装置Ｐ３に結合している。Ｖｐｒｏｔは、抵抗器Ｒ３とＲ４の間のタップから提供される。Ｖｃｌａｍｐは、抵抗器Ｒ１とＲ２の間のタップを使用して、Ｎ１０を横切る電圧の使用を可能にする（イネーブルにする）ことで制御される電圧である。

Ｖｉｎ＿５３から供給される電力は急勾配を成すことができるため、ＭＯＳＦＥＴ Ｐ６、Ｐ８、Ｐ９に結合した静電分周器がトランジスタＮ１０上のゲート応力を保護するように応答し、Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２、Ｖｉｎ＿５３が同時に伝送されるようになる。

クランプ回路２２０は、装置Ｐ１３のゲートに結合したＬＶ＿５３によって制御される。ＬＶ＿５３が高い場合（Ｖｉｎ＿５３が３ボルト範囲内にあることを示す場合）、その出力はＰ１３を効率的にオフにするのに十分な約３ボルトとなる。Ｖｐｒｏｔ２はＶｉｎ＿５３に引っ張られ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２はグラウンドに引っ張られる。次に、これらの出力が、以下で説明するように調整器２４０ａ、２４０ｂの要素に影響を及ぼす。ＬＶ＿５３が低い場合には（Ｖｉｎ＿５３が５ボルト範囲内にあることを示す場合）、その出力は接地される。装置Ｐ１３のソースとドレインは導通し、Ｖｐｒｏｔ１とＶｐｒｏｔ２の間の接続を実質的に短絡させる。

５ボルトの範囲で、Ｖｉｎ＿５３は約４．４〜５．５ボルトの範囲内にある。Ｎ１０におけるゲート電圧は約３．３〜４ボルトの範囲内にあり、ドレイン電圧は４．４〜５．５ボルトである。Ｖｉｎ＿５３が４．４ボルトである場合、Ｖｃｌａｍｐの出力は約２．８６ボルト、Ｖｐｒｏｔ１ Ｖｐｒｏｔ２は約２．６５ボルト、Ｖｐｒｏｔは２．４３ボルトになる。Ｖｉｎ＿５３が５．２ボルトである場合、Ｖｃｌａｍｐは３．４３ボルト、Ｖｐｒｏｔ１ Ｖｐｒｏｔ２は３．４５ボルト、Ｖｐｒｏｔは２．９ボルトになる。上述したように、Ｖｉｎ＿５３が３ボルトの範囲内にある場合には、ＶｐｒｏｔとＶｐｒｏｔ１は接地され、Ｖｐｒｏｔ２は約３ボルトになり、Ｖｃｌａｍｐは約２．５ボルトになる。

調整器ステージ２４０ａは、差分ペア２６０と出力保護回路２７５を備えている。出力保護回路は出力調整装置Ｐ２ａに結合している。本発明によれば、保護回路２７５は、トランジスタＰ２ａの最大定格電圧を超えないようにするために、ノードゲートＰにおける電圧を制御する。差分ペア回路２６０と保護回路２７５内の全ての装置が３ボルトの装置であるため、この場合にも、これらの全ての装置を、これらの装置を横切る過剰な電圧から保護する必要がある。

装置Ｐ２ａは、ベースとソースがＶｉｎ＿５３に結合した状態にあり、ドレインが調整器の出力Ｖｏｕｔ＿５３を提供するｐチャネルＭＯＳＦＥＴである。装置Ｐ２ａもまた約３．６ボルトの最大定格電圧を有している。また、これは出力装置であるため、調整器内の信頼性を得るための鍵となる。差分ペア回路２６０は、ｎチャネルＭＯＳＦＥＴ Ｎ４、Ｎ５、ｎチャネルＭＯＳＦＥＴＳ Ｎ０、Ｎ１、ｐチャネルＭＯＳＦＥＴＳ Ｐ０、Ｐ１を装備している。トランジスタＮ４のドレインは、ノードゲートＰにて出力装置Ｐ２ａを制御する電圧を提供する。装置Ｎ１、Ｎ０、Ｎ４、Ｎ５は共通に結合したベースを有し、そしてトランジスタＮ４、Ｎ５のゲートはＶｐｒｏｔに結合している。トランジスタＰ０、Ｐ１のベースとソースはＶｉｎ＿５３に結合しており、そのゲートは共通結合している。トランジスタＰ０、Ｐ１は、ゲートが共通結合した状態で、ダイオード構成にて結合している。そのため、ゲートに対するソースの電圧は自己保護される。一般に、Ｖｐｒｏｔの出力は２．４〜２．９ボルトの範囲内にある。Ｐ０はＰ１によって保護されるが、これはＰ０とＰ１が同一のゲートを共有しているという事実による。

トランジスタＮ４とＮ５のそれぞれは、Ｖｐｒｏｔに結合したゲートを装備しているため、トランジスタＮ４、Ｎ５内のゲート−ソースとゲート−ドレインインターフェースを横切る電圧がＶｉｎ＿５３とＶｓｓ＿５３の間の比較的中央に位置する。トランジスタＮ０、Ｎ１のそれぞれは、Ｖｓｓ＿５３に結合したベースと、電流生成器Ｎ２に結合したソースと、Ｎ４およびＮ５のソースに結合したドレインとを装備しており、トランジスタＮ４、Ｎ５によって保護されている。トランジスタＮ２、Ｎ３は、差分ペア回路２６０に付勢電流を提供する。

上述したように、トランジスタＰ２ａは調整器２４０ａの出力トランジスタである。そのため、Ｐ２ａのソースはＶｉｎ＿５３に接続しており、そのドレインは出力Ｖｏｕｔを提供する。また、公称値がそれぞれ１９０キロオームと１４０キロオームである抵抗器Ｒ６とＲ５を備えた抵抗器分周器を介して出力フィードバックを提供するために、Ｐ２ａのドレイン出力もＶｉｎ＿５３に接続している。装置Ｎ９は、抵抗器Ｒ５に接続したドレインと、グラウンドに結合したソースとを装備しており、そのゲートはＶｐｒｏｔ１によって制御されている。

保護回路２７５はＮチャネルトランジスタＮ１８ａ、Ｎ６ａと、ＰチャネルトランジスタＰ７とを備えている。一般に、保護回路２７５は、入力電圧Ｖｉｎ＿５３が勾配を形成する際に、ノードゲートＰが高くまたは低く引っ張られてＰ２ａを損傷しないようにする。これを達成するために、保護回路が、出力トランジスタＰ２ａのゲートの電圧がＶｉｎ＿５３のマイナス３．６ボルト（図２に示す回路内の装置の電圧）よりも決して低くならないようにしている。Ｖｏｕｔ＿５３にて負荷が提供されない最悪の場合でも、トランジスタＰ２ａのゲート(ゲートＰ)と出力電圧の間の電圧は、決して３．６ボルトよりも大きくなることはない。

トランジスタＮ６ａは、そのゲート−ソース間を横切る過剰電圧からＰ２ａを保護する。装置Ｎ１８ａ、Ｐ７は、そのゲート−ドレイン間を横切る過剰電圧からＰ２ａを保護する。Ｎ１８ａは、Ｖｐｒｏｔ２によって制御されたゲートと、Ｐ７のソースに結合したソースとを装備している。Ｐ７は、Ｖｏｕｔからのフィードバックによって制御されたゲートを装備している。Ｎ６ａは、Ｖｐｒｏｔによって制御されたゲートを装備している。

また、差分ペア２６０を通る電圧経路をバイパスモードにて効率的にディスエーブル（使用不可）にするバイパス・イネーブル・トランジスタＰ４も示されている。

調整器２４０ｂは、出力装置Ｐ２ｂを装備している。装置Ｐ２ａと同様、装置Ｐ２ｂはＰチャネルＭＯＳＦＥＴであり、そのベースとソースはＶｉｎ＿５３に結合しており、ドレインは（Ｐ２ａと結合して）調整器の出力Ｖｏｕｔ＿５３を提供する。装置Ｐ２ｂは、バイパスモードでの動作時にＰ２ａよりも低い出力抵抗を提供するように設計されている。そのため、Ｐ２ｂはＰ２ａよりも大きいサイズとなる。このサイズの差は、調整器と、内部で調整器を利用する製品の設計仕様に基づいており、サイズの差はこのような仕様によって異なる。平均的な当業者であれば、２つの装置のサイズの差は大きくあってよいと理解される。例証的な一例では、Ｐ２ｂはＰ２ａよりも数倍大きく、また、あるケースでは、そのサイズはＰ２ａの３倍またはそれ以上である。

調整器２４０ｂは、装置Ｐ３、Ｎ１８、Ｎ６ｂを備えた、Ｐ２ｂ用の保護回路をさらに備えている。以下で説明するように、装置Ｎ８ｂとＰ７ｂはＬＶ＿５３信号をラッチする。装置Ｎ１８およびＰ３のゲートはＶｐｒｏｔ２に結合し、Ｎ６ｂはＶｐｒｏｔ１によって制御される。Ｐ３のドレインはＶｉｎ＿５３に結合し、ソースはＰ２ｂのゲートに結合している。装置Ｎ８とＰ７ｂは、ＬＶ＿５３信号のラッチを備えている。

装置Ｐ２ｂは、ゲート−ドレイン間の電圧とゲート−ソース間の電圧が３ボルトの閾電圧を決して超えることはないようにすることで保護される。Ｖｉｎ＿５３が５ボルトの範囲内にある場合、Ｖｐｒｏｔ２の出力は約２．２〜３．３ボルトとなる（抵抗器分周器の中央から引き出し線で接続している）。Ｖｐｒｏｔ２は常に約２．２〜３．３ボルトの範囲内にあるため、Ｐ３のゲートは、ソースに見られる５ボルトの最大電圧と、ドレインに見られたグラウンド電圧との間の電圧となる。そのため、ゲート−ソース間の電圧、およびゲート−ドレイン間の電圧が装置の動作電圧を超えることは決してない。

図３、図４、図５を参照して、３ボルト未満および５ボルト未満の動作入力電圧による調整器１４０の動作について説明する。図４、図５は、３ボルトと５ボルトの各電圧範囲で動作する場合のＬＶ＿５３、Ｖｉｎ＿５３、Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２、出力Ｖｏｕｔ＿５３の間の関係を示し、同様に、両調整器回路１４０のゲートＰとゲートＰ２における電圧の関係を示す。

図４は、時間Ｔ０、Ｔ１、Ｔ２に関連したＶｉｎ＿５３、Ｖｏｕｔ＿５３、Ｖｃｌａｍｐ、ゲートＰ、Ｖｐｒｏｔ、ｖｐｒｏｔ２、ゲートＰ２、ＬＶ＿５３の相対電圧レベルを表示しており、調整器の３ボルトの範囲内での動作を示している。時間Ｔ０において、入力電圧Ｖｉｎ＿５３は上昇勾配を開始する。最初、ＬＶ＿５３は低く、まだ３ボルトの信号はまだ検出されない。Ｔ０では、Ｖｉｎ＿５３、Ｖｏｕｔ＿５３、Ｖｃｌａｍｐ、Ｖｐｒｏｔ、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２のレベルが比例して勾配する。時間Ｔ０の経過後すぐに、Ｖｉｎ＿５３が上昇すると、調整器２４０ｂのオン、オフを本質的に制御するゲートＰ２のレベルがＶｉｎ＿５３と同等の電圧にまで急上昇し、Ｐ２ｂがオフのままに保たれる。図３に示すように、Ｖｉｎ＿５３が３ボルトに勾配し、同様にＶｏｕｔ＿５３も３ボルトに勾配すると、Ｐ７ｂ、Ｎ１８、Ｐ３の間に対立が生じる。Ｖｏｕｔ＿５３は３ボルトまでしか勾配せず、また（Ｎ６ｂ、Ｎ１８を制御しながら）Ｖｉｎ＿５３、Ｖｐｒｏｔ１、Ｖｐｒｏｔ２よりもゆっくりと勾配するため、Ｖｐｒｏｔ２によって制御されるＰ３がゲートＰ２を高く引き上げる。

Ｖｉｎ＿５３が時間Ｔ０とＴ１の間で勾配すると、調整器２４０ａのみがオンになる。ＬＶ＿５３信号が受信され、Ｖｉｎ＿５３が３ボルトの範囲の入力電圧を提供すると、調整器回路が、Ｖｉｎ＿５３を、低い抵抗を持ったＰ２ａとＰ２ｂを介して、Ｖｏｕｔ＿５３へ進ませる。時間Ｔ１にて、Ｖｉｎ＿５３がそのピークに達し、Ｖｏｕｔ＿５３が時間Ｔ２までゆっくりと上昇を続ける。Ｖｉｎ＿５３は３ボルトに勾配し、ＬＶ＿５３電圧が高くなるまで、クランプ電圧Ｖｃｌａｍｐが入力電圧Ｖｉｎ＿５３をおおまかに追随する。

時間Ｔ１にてＬＶ＿５３がハイとなり、入力電圧が３ボルト範囲内にあることが明らかとなる。これにより、Ｖｃｌａｍｐ、ゲートＰ、Ｖｐｒｏｔ２、Ｖｐｒｏｔ１、Ｖｐｒｏｔ、ゲートＰ２が反応する。クランプ回路２２０内でＰ１３がオフになると、Ｖｐｒｏｔ１とＶｐｒｏｔがグラウンド電圧へと接続される。Ｖｐｒｏｔ２は高いまま維持され、そのピーク電圧にて固定される。ゲートＰ、ゲートＰ２もグラウンドへ降下し、出力トランジスタＰ２ａ、Ｐ２ｂがオンになる。

ゲートＰはＮ１０、Ｎ１８ａによって引き下げられる。Ｖｐｒｏｔ２がＮ１８ａとＮ１０を導通させると、Ｎ１０とＮ１８ａが、ゲートＰをＮ１０を介してグラウンドへ引き下げられる。これによりＰ２ａがオンになり、Ｖｉｎ＿５３が調整器出力へと進む。

時間Ｔ０では、ゲートＰ２におけるノードが高いため調整器２４０ｂがオフになり、Ｐ２ｂが遮断される。しかし、Ｔ１では、ＬＶ＿５３がハイとなりＶｐｒｏｔ１がＮ６ｂを遮断し、Ｖｐｒｏｔ２がＮ１８をイネーブルにし、Ｐ３を遮断する。ＬＶ＿５３がＮ８ｂをイネーブルにし、ゲートＰ２がグランド電圧へと引き下ろされ、Ｐ２ｂがイネーブルになる。接地されているＶｐｒｏｔ１がＮ６ｂを遮断し、３ボルトのＶｐｒｏｔ２がＮ１８をイネーブルにし、Ｐ３を遮断する。これにより、ノードゲートＰ２が、Ｎ１８とＮ８ｂを介してグランド電圧へと引き下げられ、Ｐ２ｂが３ボルトのＶｉｎ＿５３入力をＶｏｕｔ＿５３へ進ませる。これを図４中の矢印４０２によって図式的に図示している。

図３、図５は調整モードを図示する。Ｖｉｎ＿５３が同じ時間フレーム内で５ボルトへ勾配するため、最初、両方の調整器はオンになっている。調整器２４０ｂ内において、Ｐ７ｂ、Ｎ１８、Ｐ３が競合する中で、装置Ｐ１３はオンであり、Ｖｐｒｏｔ１とＶｐｒｏｔ２の間の接続が短絡され、ゲートＰ２がより低く保たれ（図５中の長い上昇時間と低い度数によって明白に示す）、これによりＰ２ｂが導通する。Ｖｐｒｏｔ１、Ｖｐｒｏｔ２も高速に勾配するため、Ｎ６ｂとＮ１８が導通し、Ｐ３がゲートＰ２にて電圧を迅速に高く引き上げることを規制する。時間Ｔ１では、ＬＶ＿５３信号が提供されないため、出力電圧Ｖｏｕｔ＿５３がＰ７ｂを遮断して、ゲートＰ２がＮ１８とＮ６ｂによって２．１ボルト未満の電圧レベルに引き下げられることを防止する。Ｐ２ｂ装置の構造を仮定した場合、装置は、約２．１〜２．７ボルトの範囲未満のレベルにて導通する。

Ｖｏｕｔ＿５３は上昇すると、Ｐ７ｂを通してＰ２ｂがグラウンド電圧へと接続する経路を遮断する。そのため、ゲートＰ２での電圧が高く引き上げられて（最高で５ボルト範囲）、Ｐ２ｂと調整器２４０ｂを遮断する。これにより、調整器２４０ａが、出力装置Ｐ２ａを通して電圧を５ボルトから逓降させる。装置Ｐ２ａは、５ボルトモードの電圧降下によって３ボルトの範囲内の安定した出力電圧が提供されるように寸法される。

上述したように、調整器内に３ボルトの装置が使用されている。調整モードにて、保護回路２７５がゲートＰにおける勾配を制御することで、トランジスタＰ２ａのゲート−ドレイン間、ゲート−ソース間の電圧が保護される。入力電力Ｖｉｎ＿５３と保護電圧Ｖｐｒｏｔ、Ｖｐｒｏｔ２が非常に急速に上昇勾配した場合には、トランジスタＮ６ａ、Ｎ１８ａがｐチャネルトランジスタＰ７と共にオンになるため、ゲートＰにおけるノードが急速に上昇する。Ｖｏｕｔ＿５３がＰ７の最大定格閾値に到達すると、Ｐ７が遮断される。

ゲートＰは、Ｖｏｕｔ＿５３が調整された３ボルトの出力に到達するまで、Ｐ２ａの最大定格電圧未満に維持されなければならない。ゲートＰが１．６ｖに勾配すると、その上昇時間がＮ１８ａ、Ｐ７の経路によって妨害される。この経路はオンであるため、ゲートＰが保持される。そのため、Ｖｏｕｔ上に負荷が存在しない状況においては、Ｎ１８ａとＰ７の存在によって、出力電圧が所望のレベルに達する前にゲートＰの負荷が高電圧へ引き上げられてしまわないようにする。出力が３．３ボルトに達したら、Ｐ７が遮断し、ゲートＰが上昇を継続できるようになる。ゲートＰが約４．９ボルトの状態でも、ゲートとドレインの間の電圧は依然として１．３ボルトである。

出力電圧がよりゆっくりと上昇する場合では、ゲートＰと負側の電圧の間の導通経路が、再びトランジスタＰ７の最大定格電圧に到達するまで継続できるようになる。この状況に潜む問題は、ゲート−ソース間に損傷を与える危険を冒さずに、ゲートＰを十分に低く維持することができない点である。Ｎ６ａによって、Ｐ７の導通経路が終了した後にも、ゲートＰの電圧を１．７ボルトに保持することが可能となる。しかしそれでも、トランジスタＰ２ａのソースとゲートＰの間の電圧は３．６ボルトを超えることは決してない。

回路２４０ｂ内において、Ｖｐｒｏｔ１およびＶｐｒｏｔ２がＶｉｎ＿５３を追随するので、Ｎ８ｂはＶｉｎ＿５３とグラウンドの間の出力を提供する。これにより、Ｐ３、Ｎ６ｂ、Ｎ１８のゲート−ドレイン間の電圧がこれら装置の動作範囲を超えることがなくなる。上述したように、ゲートＰ２が５ボルトの振幅となることはない。Ｐ２ｂを遮断するのに真の５ボルト信号が必要である一方、ゲートＰ２が２．１未満〜２．７ボルトであるので、Ｐ２ｂはオンになる。装置を完全に遮断するために真の５ボルト信号が必要となるが、ゲートＰ２にて「絶対的な」５ボルト信号が作成されるので、２．１ボルト未満の信号でも装置を遮断することができる。Ｖｏｕｔ＿５３がハイとなると、Ｐ７ｂが遮断されて、Ｐ３がゲートＰ２をハイへと引き上げる。ゲートＰ２は決して接地されないため、出力トランジスタＰ２ｂが保護される。

これにより、本発明の回路の全要素が、パンチスルー相内、または、装置のゲートからドレインの結合とゲートからソースの結合を強調する構成内のいずれかにおいて、その最大定格電圧を越える電圧を有することから保護される。こうすることで、装置の損傷を防ぐことができる。

本発明は、ホストコンピュータシステムと共に使用されるために製造される周辺装置において半導体装置を製作するために利用される技術を、電圧調整器を構造するために利用できるという利点を提供する。これまでは、例えば５ボルトから３ボルトへの逓降を要する電圧調整器を利用する場合に、電圧調整器は、周辺装置の製造に利用される５ボルトの装置、並びに３ボルトの装置の製造に別々のマスキングステップと処理ステップを要する５ボルトの最大定格電圧装置を使用してきた。本発明についてもこれと同じ技術を利用できる。本発明は、メモリ装置と同じ半導体基板上に調整器電圧が提供される場合に、非揮発性メモリへの使用に関連して特に適用可能である。しかし、調整器はこれに限定されるものではない。調整器は、任意の技術に関連して、または、入力電圧が許容する傾向にある公差よりも低い公差を有する装置から製造した逓降電圧調整器において、幅広い適用可能性を有する。

前出の本発明の詳細な説明は、例証および説明の目的で提示されたものである。また、本発明を説明したとおりの厳密な形状に徹底または限定することも意図していない。上述の示唆を考慮した上で多くの改良および応用が可能である。説明した実施形態は、当業者が本発明を、考案された特定の使用に適した様々な実施形態にて、または様々な改良を加えて、最良の形で利用できるようにするために、本発明の原理と、その実用的な使用を最良に説明するために選択されたものである。本発明の範囲は、付属の特許請求の範囲によって定義されるものとする。

本発明の技術を組み入れた周辺装置のホストを構成する汎用コンピュータシステムを示す。 本発明に従って形成された電圧調整器のブロック線図である。 本発明に従って形成された電圧調整器の略線図である。 本発明の電圧調整器が３ボルトの入力電圧供給を受容した際に、図３の回路の様々なノードに印加した電圧を、時間に関連させて示したシミュレーションである。 本発明の電圧調整器が５ボルトの入力電圧供給を受容した際に、図３の回路の様々なノードに印加した電圧を、時間に関連させて示したシミュレーションである。

Claims (35)

1. 供給電圧よりも低い最大装置電圧で動作するように設計された装置を備える逓降電圧調整器であって、
   供給電圧と出力に結合した出力調整装置と、
   前記出力調整装置の最大装置電圧を超えないようにするために、前記供給電圧と前記出力に応答する出力装置保護回路と、
   バイパス出力装置を有し、前記供給電圧に結合したバイパス回路とを備え、前記バイパス回路は、供給が前記最大装置電圧にある際にイネーブルにされる保護回路を含む、逓降電圧調整器。
2. 前記出力調整装置はｐチャネルトランジスタである、請求項１に記載の調整器。
3. 前記ｐチャネルトランジスタは、２．７〜３．６ボルトの範囲内の動作最大定格電圧を有し、前記供給電圧は４．４〜５．２５ボルトの範囲内にある、請求項２に記載の調整器。
4. 前記出力装置保護回路は、ゲート／ソース保護コンポーネントを含む、請求項２に記載の調整器。
5. 前記出力装置保護回路は、ゲート／ドレイン保護コンポーネントを含む、請求項２に記載の調整器。
6. 前記バイパス出力装置は、前記出力調整装置よりも低い出力抵抗を有するｐチャネルトランジスタである、請求項２に記載の調整器。
7. 前記バイパス出力装置は前記出力調整装置よりも数倍大きい、請求項６に記載の調整器。
8. 前記供給電圧が前記最大装置電圧にあるか、またはこれよりも高い電圧にあるかを示す信号を出力する電圧検出器をさらに含む、請求項１に記載の調整器。
9. 前記出力装置保護回路と前記バイパス回路は前記信号に結合している、請求項２に記載の調整器。
10. 前記バイパス回路は前記信号に基づいてイネーブルまたはディスエーブルにされる、請求項９に記載の調整器。
11. 前記出力保護回路と前記保護回路要素は前記信号によってイネーブルにされる、請求項９に記載の調整器。
12. 供給電圧よりも低い出力電圧を供給する電圧調整器であって、
    前記供給電圧よりも低い最大定格電圧にてそれぞれ動作するように設計された、第１出力装置と第２出力装置を備え、
    保護回路要素をさらに備え、前記保護回路要素は、前記第１および第２出力装置のゲート電圧を、前記出力装置上のドレイン負荷およびソース電圧に関連して前記最大定格電圧を超えないように調整する前記第１出力装置および前記第２出力装置に結合しており、
    電圧検出器をさらに備え、前記電圧検出器は、供給電圧および少なくとも第２出力装置に結合し、前記供給電圧が第１および第２出力装置の最大動作電圧よりも低い際に前記第２出力装置をイネーブルにする、電圧調整器。
13. 前記出力装置はｐチャネルトランジスタを備えている、請求項１２に記載の調整器。
14. 前記ｐチャネルトランジスタは、２．７〜３．６ボルトの範囲内の動作最大定格電圧を有し、前記供給電圧は４．４〜５．２５ボルトの範囲内にある、請求項１３に記載の調整器。
15. 前記第２出力装置は、前記第１出力装置よりも低い出力抵抗を有するｐチャネルトランジスタである、請求項１２に記載の調整器。
16. 前記第２出力装置の大きさは前記第１出力装置の約３倍である、請求項１５に記載の調整器。
17. 前記電圧検出器は、前記供給電圧が前記最大動作電圧にあるか、またはこれよりも高い電圧にあるかを示す信号を出力する、請求項１２に記載の調整器。
18. 前記保護器回路要素は前記信号に結合している、請求項１２に記載の調整器。
19. ホスト装置への制御経路とデータ経路を含み、前記ホスト装置から供給電圧を受圧するメモリシステムであって、
    電圧調整器を備え、前記電圧調整器は、
    前記供給電圧に結合した電圧入力と、
    使用可能な最大供給電圧よりも低い最大装置動作電圧を有し、前記調整器出力に結合している出力装置とを含んでおり、
    前記メモリシステムはさらに、使用可能な最大供給電圧よりも低い最大装置動作電圧を有し、調整器出力に結合したバイパス装置と、
    前記電圧入力、前記バイパス装置、前記出力装置に結合した保護回路とを備え、前記保護回路は、前記入力にて前記ホストから提供された前記電圧よりも低い最大定格電圧にて動作する複数の出力制御装置を備えており、
    前記メモリシステムはさらに、前記供給電圧のレベルを表す信号を出力する前記供給電圧に結合した電圧検出器を備えている、メモリシステム。
20. 前記出力装置と前記バイパス装置はｐチャネルトランジスタを備えている、請求項１９に記載のメモリシステム。
21. 前記ｐチャネルトランジスタは、２．７〜３．６ボルトの範囲内の動作最大定格電圧を有し、また、前記供給電圧は４．４〜５．２５ボルトの範囲内にある、請求項２０に記載のメモリシステム。
22. 前記バイパス装置は、前記出力調整装置よりも低い出力抵抗を有するｐチャネルトランジスタである、請求項１９に記載の調整器。
23. 前記バイパス出力装置のサイズは前記出力調整装置の数倍である、請求項２２に記載の調整器。
24. 前記バイパス回路は、前記信号に基づいてイネーブルまたはディスエーブルにされる、請求項１９に記載の調整器。
25. 電圧調整器回路を含んだホストシステム用の周辺装置であって、
    機能コンポーネントと、
    供給電圧、出力供給電圧入力および出力に結合した出力調整装置とバイパス装置を有する電圧調整器と、
    前記出力調整装置の前記最大定格電圧を超えないようにするための、前記供給電圧と出力に応答する出力装置保護回路と、
    前記供給が前記最大定格電圧にある際に保護回路要素を有するバイパス回路とを備えた周辺装置。
26. 前記機能コンポーネントはメモリシステムである、請求項２５に記載の周辺装置。
27. 前記メモリシステムは、制御装置とメモリアレイを含んでいる、請求項２６に記載の周辺装置。
28. 前記メモリシステムはＰＣカードである、請求項２６に記載の周辺装置。
29. 前記メモリシステムはコンパクト・フラッシュ・カードである、請求項２６に記載の周辺装置。
30. 前記メモリシステムはＳＤカードである、請求項２６に記載の周辺装置。
31. 前記メモリシステムはスマートメディアカードである、請求項２６に記載の周辺装置。
32. 前記メモリシステムはメモリスティックである、請求項２６に記載の周辺装置。
33. 前記メモリシステムはＵＳＢフラッシュドライブである、請求項２６に記載の周辺装置。
34. メモリシステムであって、
    制御装置と、
    メモリアレイと、
    供給電圧よりも低い最大定格電圧で動作し、前記供給電圧および出力に結合した出力調整装置を有する複数の装置を含む電圧調整器と、
    出力調整装置の最大定格電圧を超えないようにするための供給電圧と出力に対応する出力装置保護回路と、
    バイパス出力装置を有し、前記供給電圧に結合しているバイパス回路をさらに備え、前記バイパス回路は、供給が少なくとも最大定格電圧にある際に、イネーブルにされる保護回路要素とを備えている、メモリシステム。
35. 周辺装置であって、
    ユニバーサル・シリアルバス・インターフェースと、
    入力動作電圧を有するメモリアレイと、
    前記供給電圧と前記メモリアレイに結合した出力調整装置を含んだ電圧調整器とを備え、前記電圧調整器は、
    出力調整装置の最大動作電圧を超えないようにするための前記供給電圧に対応する出力装置保護回路と、
    前記メモリアレイに結合したバイパス出力装置を有するバイパス回路とを含み、前記保護回路は前記供給電圧に結合しており、前記バイパス回路は、前記供給が前記最大電圧である際にイネーブルにされる保護回路要素を含む、周辺装置。
    

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