CN101185139A - 具有旁路模式的电压调节器 - Google Patents

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Abstract

本发明提供一种带有旁路的降阶式电压调节器，其由经设计以在比电源电压低的最大额定电压下进行操作的装置组成。所述调节器包含耦合到所述电源电压和输出的输出调节装置。提供输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大额定电压。具有旁路输出装置且耦合到所述电源电压的旁路电路具备保护电路。所述输出调节装置包括p沟道晶体管，且可具有在2.7到3.6伏范围内的操作最大额定电压，且所述电源电压在4.4到5.25伏或2.9到3.5伏的范围内。

Description

具有旁路模式的电压调节器
技术领域
本发明涉及多电压源应用中的电压调节，且明确地说，涉及针对例如存储器系统的外围装置的电压调节。
背景技术
集成电路(IC)技术的进步常常涉及减小用于制造电路的装置的尺寸和操作电压。较低功率的装置通常由于电路尺寸和功率消耗减小而转化为较低成本。当前，具有在三伏范围和更低电压下进行操作的晶体管的低电压集成电路是高度所需的。三伏IC由于其较高的速度和较高的集成密度而正逐渐取代标准五伏IC。此外，与传统的五伏IC相比，三伏IC消耗较少功率。在电池供电的装置(例如，便携式电话和膝上型计算机)中，低电压集成电路允许所述装置比需要较高电压进行操作的装置成比例地操作更长时间。
处理技术的改进已导致较小的晶体管装置尺寸。这又导致了在连续的每一代晶体管技术中具有较低电源要求。举例来说，0.25微米工艺装置以约2.5伏的电压进行操作，0.18微米工艺使用1.8v(+/-10％)电源，0.15微米工艺将使用1.5(+/-10％)伏电源，0.13微米技术使用1.2v(+/-10％)电源，等等。
较新近的半导体工艺的较低功率要求并不总是与传统的主机装置兼容。举例来说，较老的主机可分别向仅需要3伏或1.8伏的存储器系统供应5伏或3伏。因此，必须将计算机外围装置设计成适应来自3.3伏主机电源以及较老、较高电压源的连接。因此，用较新技术构造的装置实现使用所述装置的主机装置将供应供传统产品使用的较高电压的可能性。因而，使用功率电平检测和电压调节技术来向存储器装置提供正确的电压。
必须进行此种调整的一种此类外围装置是非易失性存储器，其可以用在蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置、音频和视频播放器以及其它器具中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器类型。
非易失性存储器可以许多方式耦合到主机装置。外围适配器包含直接耦合到计算机系统总线和电源的集成适配器，和适于连接到许多工业标准外部系统连接中的任一种(例如通用串行总线或IEEE 1394标准)的外围元件。用于将非易失性存储器耦合到此类装置的常用接口是用串行总线接口。许多当前USB装置经设计为以3伏进行操作，但可接收来自传统装置的在3伏或5伏范围内的电源。
一般来说，为了将用较新工艺技术制造的外围元件耦合到提供较高电源电压的传统主机，使用降阶式电压调节器。在调节器与外围元件集成时，将需要使用与用于制造外围元件中装置的工艺技术相同的工艺技术来制造调节器。然而，一般来说，这是不可能的，因为对调节器的输入负载可能会损坏较低电压装置。
共同待决的第10/633,110号申请案揭示一种电压调节器，其用3伏装置将5伏电源调节为3伏输出。所述装置受装置内的保护电路保护，从而允许装置以大于装置操作电平的输入电压进行操作而不会损坏装置。
本发明提供电压调节器的一种替代实施方案，其中在电压调节器中使用操作范围低于可能输入电压的装置。
发明内容
从以下描述将更清楚地了解本发明的这些和其它目的和优点，其中结合附图陈述本发明的优选实施例。
在一个实施例中，本发明是一种降阶式电压调节器，其包括经设计以在比电源电压低的最大额定电压下进行操作的装置。所述调节器包含耦合到所述电源电压和输出的输出调节装置。提供输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大额定电压。另外，可提供具有旁路输出装置且耦合到所述电源电压的旁路电路。所述旁路电路包含当所述电源处于所述最大额定电压时启用的保护电路。在一个实施例中，所述输出调节装置包括p沟道晶体管，且可具有在2.7到3.6伏范围内的操作最大额定电压，且所述电源电压在4.4到5.25伏的范围内。
在另一实施例中，本发明是一种供应比电源电压低的输出电压的电压调节器。所述调节器包含第一输出装置和第二输出装置，其每一者经设计为以比所述电源电压低的最大额定电压进行操作。提供耦合到所述第一输出装置和所述第二输出装置的保护电路，以相对于所述输出装置上的漏极负载和源极电压调节所述第一和第二输出装置的栅极电压，以便不超过所述最大额定电压。另外，提供电压检测器，其耦合到所述电源电压和至少所述第二输出装置，在所述电源电压处于比所述第一和第二输出装置的最大操作电压低的电压时启用所述第二输出装置。在又一实施例中，第二输出装置是具有比所述第一输出装置低的输出电阻的p沟道晶体管，且可在尺寸上比所述第一输出装置大若干倍。
在又一实施例中，本发明是一种存储器系统，其包含去往主机装置的控制路径和数据路径，并接收来自所述主机装置的电源电压。所述子系统包含电压调节器，其包含：耦合到所述电源电压的电压输入；输出装置，其具有小于最大可能电源电压的最大装置操作电压，且耦合到调节器输出；旁路装置，其具有小于最大可能电源电压的最大装置操作电压，且耦合到调节器输出；保护电路，其耦合到所述电压输入、所述旁路装置和所述输出装置，所述保护电路包括多个以比所述主机在输入处提供的电压低的最大额定电压进行操作的输出控制装置；以及电压检测器，其耦合到所述电源电压，且输出指示所述电源电压的电平的信号。
在再一实施例中，本发明是一种存储器系统，其具有控制器、存储器阵列和电压调节器。所述电压调节器可包含多个以比电源电压低的最大额定电压进行操作的装置，且具有耦合到所述电源电压和输出的输出调节装置。所述系统包含输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大额定电压。所述系统还可包含旁路电路，其具有旁路输出装置且耦合到所述电源电压，所述旁路电路包含在所述电源处于所述最大额定电压时启用的保护电路。
附图说明
将相对于本发明的特定实施例来描述本发明。参看说明书和附图将容易了解本发明的其它目的、特征和优点，其中：
图1描绘通用计算机系统，其可构成用于并入有本发明技术的外围装置的主机。
图2是根据本发明而形成的电压调节器的方框图。
图3是根据本发明而形成的电压调节器的示意图。
图4是当调节器接收3伏输入电源时施加于图3电路的各个节点的电压相对于时间的模拟。
图5是当调节器接收5伏输入电源时施加于图3电路的各个节点的电压相对于时间的模拟。
具体实施方式
本发明提供一种用于在主机电源超过装置操作所必要时操作耦合到主机的装置的经调节电压，和一种旁路模式，其允许电源在电源电压足以为装置供电时直接传递到装置。本发明由晶体管或其它装置建构，所述晶体管或其它装置经设计为以比主机的可能最大电源电压低的最大额定电压进行操作。本发明确保可能高于必要的主机电源电压不会损坏外围元件或电压调节器。
在一个实施例中，本发明适合与非易失性存储器系统一起使用。然而，本发明具有无数的用途，而并不限于存储器系统。所述系统可与任意多种类型的主机装置一起使用，例如蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置。一种典型的主机装置是计算机系统。应认识到，图1所示的系统是示范性的，且任何数目的装置可充当外围元件的主机，包含数码相机、音乐播放器、计算机等。
图1大体上说明可充当主机且可并入有本发明各个方面的示范性通用计算机系统。典型的计算机系统结构包含连接到系统总线170的微处理器110，以及随机存取主系统存储器120，和至少一个或一个以上输入输出装置130，例如键盘、监视器、调制解调器等。一般来说，一个或一个以上非易失性存储系统也耦合到系统总线170。通常，此类存储器是磁盘驱动器，且将其上存储的数据检索到系统易失性存储器120中以用于当前处理，且可容易地进行补充、改变或改动。
外围装置200也耦合到计算机。外围装置可经耦合以接收来自系统总线170的数据信号和来自计算机电源(未图示)的电源电压。外围元件包含电压调节器140，其将经调节的电力提供到外围装置200的功能组件160，例如存储器卡。在一个实例中，当外围元件是存储装置存储系统时，系统可由连接到计算机系统总线的存储器控制器和可包含EEPROM集成电路芯片的存储器阵列构成。当外围元件是存储器系统时，控制器优选地主要形成在单个集成电路芯片上，且存储器阵列可包含许多EEPROM集成电路芯片。可以pc卡、紧凑型快闪卡、安全数字卡、智能媒体卡、记忆棒、USB快闪驱动器的形式或其它实体形式来提供存储器系统。数据和指令经由数据线从计算机传送到外围装置。
图2展示根据本发明的电压调节器140。调节器140包含箝位电路220和调节器电路240a及240b。还展示电压检测器125。调节器140接收由主机装置或其它电压源提供的输入电压Vin_53和Vss_53。大体上，Vin_53将在约2.9伏到3.5伏的3伏范围内，或在约4.4伏到5.25伏的5伏范围内，而Vss_53将接地。图2还展示带隙缓冲电压Vbgbuf和偏电流(isrc)。Vbgbuf和isrc可由外围装置产生。Vgbuf将具有在1.3与1.5伏之间的范围，而Isrc提供约2.5微安。
电压检测器125提供电平检测器输出LV_53，其指示Vin_53的电压电平是高于还是低于阈值。如果Vin_53在“5伏范围”内，例如4.4到5.25伏，那么LV_53的输出为逻辑电平“低”信号(大约4.4伏到5.25伏)。如果Vin_53在“3伏范围”内(例如2.9到3.3伏)，那么LV_53的输出将为在2.9到3.5伏范围内的逻辑电平“高”输出。检测器125的输出由缓冲器127进行门控。缓冲器127由调节器的输出Vout_53启用。这确保Vin_53的倾斜的保护，因为调节器电路一直处于“接通”(提供经调节的输出电压)，使得在输入电压Vin_53传播通过电路之前不会发生调节器电路旁路。
箝位电路220使用Vin_53和LV_53来产生控制信号(Vprot、Vprot1、Vprot3)，所述控制信号允许调节器电路提供经调节的输出Vout_53。依据由LV_53反映的输入电压Vin_53来控制调节器240a和240b。
在第10/633,110号申请案中，使用单个受保护输出级。根据本发明，提供两个调节器级240a、240b，以便在旁路模式中实施低输出电阻。在调节模式中，级240a操作以将Vin_53处的5伏范围输入降低到3伏输出；在旁路模式中，通过级240a和240b同时将3伏范围输入传递到调节器输出。
一般来说，如果Vin_53在5伏范围内，那么调节器240a接通且调节器240b断开。当Vin_53在3伏范围内时，调节器140处于旁路模式中——也就是说，Vin_53传递通过电路240a和240b两者中的输出装置而到达Vout_53。信号Vprot、Vprot1、Vprot3用于保护包括调节器240a和240b的个别装置，且因此允许使用3伏装置来构造调节器。下文相对于图3来描述调节器240a、240b和箝位电路220的额外细节。
图3是箝位电路和电压调节器电路的示意图。在一个实施例中，图3所示电路中的所有晶体管为“3伏”装置。也就是说，所述晶体管中的每一者均具有3.6伏的最大额定操作电压。根据前述描述，为了降低最大额定电压，晶体管设计者已改变沟道长度并减小氧化物厚度。如果允许处于4.4与5.3伏之间的电平的Vin_53的电源电压直接影响装置的栅极，那么将导致对装置的损坏。因此，本发明的电路利用一种用于电路中每一元件的保护方案以及图3所示的输出装置P2a和P2b，以确保调节器中所使用的3伏装置不会被较高输入电压损坏。如所属领域的技术人员容易认识到，此保护方案可超过5伏逐步降压到3伏的实施例而扩展到其它应用。
参看图3，将主机输入电压Vin_53和Vss_53提供到箝位电路220。还从主机处提供信号LV_53，其指示箝位电路220是否包含提供以下四个输出的电阻分压器和电容分压器：Vclamp，其是在3.3伏范围内的未经调节的模拟输出电压；以及Vprot、Vprot1和Vprot2，其是由调节器电路用来为其中有源装置提供保护的三个“保护”控制电压。允许Vclamp穿过调节器到达外围装置以用于未经调节的模拟功率需要。类似地，Vin_53穿过箝位电路220到达调节器240a和240b。
箝位电路220包含由电阻器R1到R4组成的电阻分压器和由p沟道MOSFET P6、P8和P9组成的电容分压器。电容分压器允许将四个输出Vprot、Vprot1、Vprot2和Vclamp同时提供到调节器电路240。在一个实施例中，电阻器R1的值为125k欧姆，电阻器R2的值为50k欧姆，电阻器R3的值为60k欧姆，且电阻器R4的值为290k欧姆。P沟道MOSFET P8具有共同耦合的基极、源极和漏极，装置P9也是如此，其中装置P8的栅极耦合到装置P9的基极，且P9的栅极耦合到装置P6的栅极和电阻器R3与R4之间的分接头。P6的基极、源极和漏极耦合到Vss_53和输出晶体管N10的基极。装置N10的漏极耦合到Vin_53，且其栅极耦合到电阻器R1与R2之间的分接头。
在一个实施例中，箝位电路以10微安的电流进行操作，且输出Vprot、Vprot1和Vprot2由电阻分压器的输出提供，正如所属领域的技术人员应熟知的。Vprot1和Vprot2耦合到p沟道装置P3。Vprot由电阻器R3与R4之间的分接头提供。Vclamp是通过使用电阻器R1与R2之间的分接头启用N10上的电压而提供的受控电压。
由于从Vin_53提供的电力可快速倾斜，因而耦合电容分压器的MOSFET P6、P8和P9做出响应以保护晶体管N10上的栅极压力，并确保同时传递Vprot、Vprot1、Vprot2和Vin_53。
注意，箝位电路220由耦合到装置P13的栅极的LV_53控制。如果LV_53为高(指示Vin_53在3伏范围内)，那么其输出将为约3伏，足以有效地关断P13。Vprot2将被拉到Vin_53，且Vprot1和Vprot2将被拉到接地。这些输出又影响调节器240a和240b的元件，如下文所述。如果LV_53为低(指示Vin_53在5伏范围内)，那么其将接地。装置P13将源极引导至漏极，且有效地短路Vprot1与Vprot2之间的连接。
在5伏范围中，Vin_53在约4.4到5.5伏的范围内。N10处的栅极电压在约3.3到4伏的范围内，其中漏极电压在4.4到5.5伏。当Vin_53为4.4伏时，输出Vclamp将为约2.86伏，Vprot1/Vprot2将为约2.65伏，且Vprot将为2.43伏。当Vin_53为5.2伏时，Vclamp将为3.43伏，Vprot1/Vprot2将为3.45伏，且Vprot将为2.9伏。如上所述，当Vin_53在3伏范围内时，Vprot和Vprot1将接地，Vprot2将为约3伏，且Vclamp将为约2.5伏。
调节器级240a由差分对260和输出保护电路275组成。输出保护电路耦合到输出调节装置P2a。根据本发明，保护电路275控制节点gateP处的电压以确保不超过晶体管P2a的最大额定电压。由于差分对电路260和保护电路275中的所有装置均为3伏装置，因而必须同样保护所有此类装置防止所述装置上的过量电压。
装置P2a为p沟道MOSFET，其基极和源极耦合到Vin_53，且漏极提供调节器的输出Vout_53。其同样具有约3.6伏的最大额定电压，且因为其是输出装置，所以是确保调节器可靠性的关键。差分对电路260包含n沟道MOSFET N4和N5、n沟道MOSFETN0、N1和p沟道MOSFET p0和p1。晶体管N4的漏极提供控制节点gateP处输出装置P2的电压。装置N1、N0、N4和N5具有共同耦合的基极，其中晶体管N4和N5的栅极耦合到Vprot。晶体管P0和P1的基极和源极耦合到Vin_53，其栅极耦合在一起。因为晶体管P0和P1用共同耦合的栅极耦合成二极管配置，所以其源极到栅极电压是自行保护的。输出Vprot通常将在2.4到2.9伏的范围内。P0受P1的保护，因为它们共享同一栅极。
晶体管N4和N5每一者具有耦合到Vprot的栅极，从而确保晶体管N4和N5中栅极-源极和栅极漏极界面上的电压处于Vin_53与Vss_53之间的相对中点处。每一者均具有耦合到Vss_53的基极、耦合到电流产生器N2的源极和耦合到N4和N5的源极的漏极的晶体管N0和N1受晶体管N4和N5的保护。晶体管N2和N3提供用于差分对电路260的偏电流。
如上所述，晶体管P2a是调节器240a的输出晶体管。因此，P2a的源极连接到Vin_53且其漏极提供输出Vout。其漏极输出也经连接以经由电阻器分压器提供输出反馈，所述电阻器分压器由标称值为190k欧姆和140k欧姆的电阻器R6和R5组成。装置N9具有连接到电阻器R5的漏极和耦合到接地的源极，其栅极由Vprot1控制。
保护电路275由N沟道晶体管N18a和N6a以及P沟道晶体管P7组成。大体上，保护电路275确保在输入电压Vin_53发生倾斜时，不能将节点gateP拉得太高或太低而损坏P2a。为了实现此目的，保护电路确保输出晶体管P2a的栅极上的电压可永远不会低于Vin_53减去3.6伏(图2所示电路中装置的电压)。在最糟的情形(未在Vout_53处提供任何负载)下，晶体管P2a的栅极(gateP)与输出电压之间的电压将永远不会大于3.6伏。
晶体管N6a保护P2a防止其栅极-源极界面上的过量电压。装置N18a和P7保护P2a防止其栅极-漏极界面上的过量电压。N18a具有由Vprot2控制的栅极和耦合到P7的源极的源极。P7具有由来自Vout的反馈控制的栅极。N6a具有由Vprot控制的栅极。
还展示了旁路启用晶体管P4，其在旁路模式中有效禁用通过差分对260的电压路径。
调节器240b还包含输出装置P2b。类似于装置P2a，装置P2b为p沟道MOSFET，其基极和源极耦合到Vin_53，且漏极提供调节器的输出Vout_53(连同P2a)。装置P2b经设计以在旁路模式中进行操作时提供低于P2a的输出电阻。因此，P2b在尺寸上大于P2a。尺寸差异是基于针对调节器和将利用调节器的产品的给定设计规范的，且尺寸上的差异取决于此类规范。所属领域的技术人员将认识到，所述两个装置之间的尺寸差异可广泛变化。在示范性实施例中，P2b比P2a大若干倍，且在一种情况下在尺寸上比P2a大三倍或三倍以上。
调节器240b也包含用于P2b的保护电路，包括装置P3、N18b和N6b。装置N8b和P7b锁存LV_53信号，如下文所述。装置N18b和P3将其栅极耦合到Vprot2，而N6b由Vprot1控制。P3的漏极耦合到Vin_53，且源极耦合到P2b的栅极。装置N8b和P7b包括用于LV_53信号的锁存器。
通过确保其栅极到漏极和栅极到源极电压将永远不会超过3伏阈值电压来保护装置P2b。当Vin_53在5伏范围内时，Vprot2将具有约2.2到3.3伏的输出(从电阻器分压器的中点分接)。因为Vprot2将一直处在约2.2到3.3伏的范围内，所以P3b的栅极将处于在其源极处可见的5伏最大电压与在其漏极处可见的接地之间，从而确保栅极到源极和栅极到漏极电压永远不会超过装置的操作电压。
将参看图3、4和5来论述调节器140在3伏和5伏操作输入电压下的操作。图4和图5分别展示在3伏和5伏范围操作中LV_53、Vin_53、Vprot、Vprot1、Vprot2与输出Vout_53以及调节器电路140的gateP和gateP2处的电压之间的关系。
图4通过显示Vin_53、Vout_53、Vclamp、gateP、Vprot、Vprot2、gateP2和LV_53相对于时间T0、T1和T2的相对电压电平来展示调节器在3伏范围内的操作。在时间T0处，输入电压Vin_53开始倾斜上升。最初，LV_53为低，指示尚未对3伏信号进行检测。在T0处，Vin_53、Vout_53、Vclamp、Vprot、Vprot1和Vprot2成比例地倾斜。在Vin_53上升时且在时间T0之后不久，控制调节器240b本质上是接通还是断开的gateP2的电平将跳到等于Vin_53的电压，从而使P2b断开。参看图3，Vin_53倾斜到3伏且Vout_53同样倾斜到3伏，在P7b、N18b与P3之间发生冲突。因为Vout_53倾斜到仅3伏，且比Vin_53和Vprot1及Vprot2(控制N6b及N18b)倾斜得更慢，所以由Vprot2控制的P3将把gateP2拉高。
当Vin_53在时间T0与T1之间倾斜时，只有调节器240a将被接通。当接收到LV_53信号且Vin_53提供3伏范围输入电压时，调节器电路允许Vin_53经由具有低电阻的P2a和P2b两者而传递到Vout_53。在时间T1处，Vin_53将达到其峰值，且Vout_53将缓慢地继续上升，直到时间T2为止。Vin_53倾斜到3伏，箝位电压Vclamp将大致跟随输入电压Vin_53，直到LV-53电压变高为止。
在时间T1处，LV_53变高，指示输入电压在3伏范围内，这导致Vclamp、gateP、Vprot2、Vprot1、Vprot和gateP2中的反应。在箝位电路220中，P13将关断，从而将Vprot1和Vprot驱动为接地。Vprot2将保持为高且锁定在其峰值电压。gateP和gateP2也将降至接地，从而接通输出晶体管P2a和P2b。
gateP将由N10和N18a下拉。Vprot2启用N18a和N10以进行传导，使得N10和N18a通过N10将gateP拉至接地。这又接通P2a，所述P2a将Vin_53传递到调节器输出。
在时间T0处，调节器240b断开，因为gateP2处的节点为高，从而关断P2b。然而，在T1处，当LV_53变高，Vprot1将关断N6b，且Vprot2将启用N18b并关断P3。LV_53启用N8b且gateP2被拉至接地，从而启用P2b。接地的Vprot1将关断N6b，且处于3伏的Vprot2将启用N18b并关断P3。因此，节点gateP2经由N18b和N8b到接地而被拉至接地，且P2b将3伏Vin_53输入传递到Vout_53。这由图4中的箭头402以图示说明。
图3和图5说明调节模式。最初，两个调节器均接通，因为Vin_53在同一时间帧中倾斜到5伏。在调节器240b中，在P7b、N18b与P3之间的对抗中，装置P13接通，从而短路Vprot1与Vprot2之间的连接，gateP2将保持为较低，(图5中其较长上升时间和较低量值可证明)，因此P2b导通。因为Vprot1和Vprot2也较快地倾斜，所以其允许N6b和N18b导通，并限制P3将gateP2处的电压快速地拉高。在时间T1处，因为未提供任何LV_53信号，所以输出电压Vout_53关断P7b，从而防止N18b和N6b将gateP2拉至低于2.1伏的电压电平。假定存在P2b装置的所述构造，装置将在低于约2.1到2.7伏范围的电平处导通。
在Vout_53上升时，其将关断P2b的通过P7b到接地的路径，且gateP2处的电压将被拉高(高达5伏范围)，从而关断P2b和调节器240b。调节器240a因此提供输出装置P2a上5伏电压的逐步降压。装置P2a经尺寸设计以使得在5伏模式中装置上的电压降提供在3伏范围内的稳定输出电压。
如上所述，在调节器中使用3伏装置。在调节模式中，保护电路275控制gateP处的倾斜，且因此保护晶体管P2a的栅极到漏极和栅极到源极电压。在输入电压Vin_53和保护电压Vprot及Vprot2非常快速地倾斜上升的情况下，gateP处的节点也将快速上升，因为晶体管N6a和N18a以及p沟道晶体管P7a将接通。在Vout_53达到P7的最大额定阈值时，P7a将关断。
gateP必须保持低于P2a的最大额定电压，直到达到Vout_53处3伏的经调节输出为止。在gateP倾斜到1.6v时，其上升时间将受N8a和P7a的路径阻碍。因为此路径被接通，所以其将抑制gateP。因此，在Vout上不存在任何负载的情况期间，N18a和P7a的存在确保gateP处的负载在输出电压达到其期望电平之前不会被拉至高电压轨道。一旦输出达到3.3伏，P7a就关断且允许gateP继续上升。由于gateP处于约4.9伏，栅极与漏极之间的电压将仍为仅1.3伏。
在输出电压较缓慢地上升的情况下，将再次允许gateP与负轨道之间的传导路径继续，直到达到晶体管P7a的最大额定电压为止。此情形的可能问题在于，gateP不能保持为过低而没有损坏栅极-源极界面的风险。N6允许在终止P7的传导路径之后将gateP处的电压保持为1.7伏。然而，晶体管P2的源极与gateP之间的电压将永远不会超过3.6伏。
在电路240b中，N8b从Vprot1及Vprot2以后跟随Vin_53，并提供Vin_53与接地之间的输出，以确保P3、N6b和N18b的栅极到漏极电压将不会超过这些装置的操作范围。如上所述，gateP2从不会经历完全的5伏摇摆。尽管需要真实的5伏信号来关断P2b，但只要gateP2变为低于2.1到2.7伏，那么就可接通P2b。因此，在gateP2处产生“动态的”5伏信号——需要真实的5伏信号来完全关断所述装置，但小于2.1伏的信号将关断所述装置。一旦Vout_53变高，那么其关断P7b，从而允许P3将gateP2拉高。由于gateP2b永远不会变为接地，因此这保护了输出晶体管P2b。
因此，本发明电路的所有元件受到保护以防止在穿通阶段或在对装置的栅极到漏极或栅极到源极耦合施加压力的配置中具有超过其最大额定电压的电压。以此方式，将不会损坏装置。
本发明提供的优点在于，用以制造为与主机计算机系统一起使用而制造的外围装置中的半导体装置的技术可用于构造电压调节器。先前，如果将利用需要从例如5伏到3伏的逐步降压的电压调节器，那么电压调节器将使用5伏最大额定电压装置，其需要单独的掩蔽和处理步骤来制造用于制造外围装置的5伏装置连同3伏装置。在本发明的上下文中，可利用相同的技术。本发明相对于在非易失性存储器中的使用具有特定适用性，其中在作为存储器装置的同一半导体衬底上提供调节器电压。然而，调节器并不受如此限制。所述调节器相对于任何技术或在需要由容差低于输入电压往往会允许的容差的装置制造的降阶式电压调节器中具有广泛的适用性。
已出于说明和描述目的展现了本发明的以上详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。根据以上教示，能够作出许多修改和变化。选择所描述的实施例是为了最好地解释本发明的原理及其实际应用，借此使得所属领域的技术人员能够在各种实施例中并以适合于所预期的特定使用的各种修改来最好地利用本发明。希望本发明的范围由所附权利要求书界定。

Claims (35)

1.一种降阶式电压调节器，其包括经设计以在比电源电压低的最大装置电压下进行操作的装置，所述调节器包括：
输出调节装置，其耦合到所述电源电压和输出；
输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大装置电压；以及
旁路电路，其具有旁路输出装置且耦合到所述电源电压，所述旁路电路包含在所述电源处于所述最大装置电压时启用的保护电路。
2.根据权利要求1所述的调节器，其中所述输出调节装置包括p沟道晶体管。
3.根据权利要求2所述的调节器，其中所述p沟道晶体管具有在2.7到3.6伏范围内的操作最大额定电压，且所述电源电压在4.4到5.25伏的范围内。
4.根据权利要求2所述的调节器，其中所述输出装置保护电路包含栅极-源极保护组件。
5.根据权利要求2所述的调节器，其中所述输出装置保护电路包含栅极-漏极保护组件。
6.根据权利要求2所述的调节器，其中所述旁路输出装置是具有比所述输出调节装置低的输出电阻的p沟道晶体管。
7.根据权利要求6所述的调节器，其中所述旁路输出装置在尺寸上比所述输出调节装置大若干倍。
8.根据权利要求1所述的调节器，其进一步包含电压检测器，所述电压检测器输出指示所述电源电压是否处于所述最大装置电压或更大电压的信号。
9.根据权利要求2所述的调节器，其中所述输出装置保护电路和所述旁路电路耦合到所述信号。
10.根据权利要求9所述的调节器，其中基于所述信号启用或禁用所述旁路电路。
11.根据权利要求9所述的调节器，其中所述输出保护电路和所述保护电路由所述信号启用。
12.一种电压调节器，其供应比电源电压低的输出电压，所述电压调节器包括：
第一输出装置和第二输出装置，其每一者经设计为以比所述电源电压低的最大额定电压进行操作；
保护电路，其耦合到所述第一输出装置和所述第二输出装置，且相对于所述输出装置上的漏极负载和源极电压来调节所述第一和第二输出装置的栅极电压，以便不超过所述最大额定电压；
电压检测器，其耦合到所述电源电压和至少所述第二输出装置，当所述电源电压处于比所述第一和第二输出装置的最大操作电压低的电压时启用所述第二输出装置。
13.根据权利要求12所述的调节器，其中所述输出装置包括p沟道晶体管。
14.根据权利要求13所述的调节器，其中所述p沟道晶体管具有在2.7到3.6伏范围内的操作最大额定电压，且所述电源电压在4.4到5.25伏的范围内。
15.根据权利要求12所述的调节器，其中所述第二输出装置是具有比所述第一输出装置低的输出电阻的p沟道晶体管。
16.根据权利要求15所述的调节器，其中所述第二输出装置在尺寸上比所述第一输出装置大近似三倍。
17.根据权利要求12所述的调节器，其中所述电压检测器输出指示所述电源电压是否处于所述最大操作电压或更大电压的信号。
18.根据权利要求12所述的调节器，其中所述保护电路耦合到所述信号。
19.一种存储器系统，其包含去往主机装置的控制路径和数据路径，并接收来自所述主机装置的电源电压，所述存储器系统包括：
电压调节器，其包含
电压输入，其耦合到所述电源电压；
输出装置，其具有比最大可能电源电压小的最大装置操作电压，且耦合到调节器输出；
旁路装置，其具有比最大可能电源电压小的最大装置操作电压，且耦合到调节器输出；
保护电路，其耦合到所述电压输入、所述旁路装置和所述输出装置，所述保护电路包括多个以比所述主机在所述输入处提供的电压小的最大额定电压进行操作的输出控制装置；以及
电压检测器，其耦合到所述电源电压，且输出指示所述电源电压的电平的信号。
20.根据权利要求19所述的存储器系统，其中所述输出装置和所述旁路装置包括p沟道晶体管。
21.根据权利要求20所述的存储器系统，其中所述p沟道晶体管具有在2.7到3.6伏范围内的操作最大额定电压，且所述电源电压在4.4到5.25伏的范围内。
22.根据权利要求19所述的调节器，其中所述旁路装置是具有比所述输出调节装置低的输出电阻的p沟道晶体管。
23.根据权利要求22所述的调节器，其中所述旁路输出装置在尺寸上比所述输出调节装置大若干倍。
24.根据权利要求19所述的调节器，其中基于所述信号启用或禁用所述旁路电路。
25.一种用于主机系统的包含电压调节器电路的外围装置，其包括：
功能组件；
电压调节器，其具有耦合到所述电源电压和输出电源电压输入及输出的输出调节装置和旁路装置；
输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大额定电压；以及
旁路电路，其包含在所述电源处于所述最大额定电压时启用的保护电路。
26.根据权利要求25所述的外围装置，其中所述功能组件是存储器系统。
27.根据权利要求26所述的外围装置，其中所述存储器系统包含控制器和存储器阵列。
28.根据权利要求26所述的外围装置，其中所述存储器系统是pc卡。
29.根据权利要求26所述的外围装置，其中所述存储器系统是紧凑型快闪卡。
30.根据权利要求26所述的外围装置，其中所述存储器系统是安全数字卡。
31.根据权利要求26所述的外围装置，其中所述存储器系统是智能媒体卡。
32.根据权利要求26所述的外围装置，其中所述存储器系统是记忆棒。
33.根据权利要求26所述的外围装置，其中所述存储器系统是USB快闪驱动器。
34.一种存储器系统，其包括：
控制器；
存储器阵列；以及
电压调节器，其包含多个以比电源电压低的最大额定电压进行操作的装置，且具有耦合到所述电源电压和输出的输出调节装置；
输出装置保护电路，其响应于所述电源电压和所述输出以确保不超过所述输出调节装置的最大额定电压；以及
旁路电路，其具有旁路输出装置且耦合到所述电源电压，所述旁路电路包含在所述电源处于所述最大额定电压时启用的保护电路。
35.一种外围装置，其包括：
通用串行总线接口；
存储器阵列，其具有输入操作电压；以及
电压调节器，其包含耦合到所述电源电压和所述存储器阵列的输出调节装置，所述电压调节器包含
输出装置保护电路，其响应于所述电源电压以确保不超过所述输出调节装置的最大操作电压；以及
旁路电路，其具有耦合到所述存储器阵列的旁路输出装置，所述电路耦合到所述电源电压，所述旁路电路包含在所述电源处于所述最大电压时启用的保护电路。
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WD01 Invention patent application deemed withdrawn after publication

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