KR20070113198A - 바이패스 모드를 가지는 전압 정류기 - Google Patents

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KR20070113198A
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Abstract

공급 전압보다 낮은 최대 정격 전압에서 동작하도록 설계된 디바이스들로 구성된 바이패스를 가진 스텝다운 전압 정류기이며, 상기 정류기는 상기 공급 전압 및 출력에 연결된 출력 정류 디바이스를 포함한다. 출력 디바이스 보호 회로는 상기 공급 전압 및 상기 출력에 응답하여 출력 정류 디바이스의 상기 최대 정격 전압이 초과되지 않도록 한다. 바이패스 출력 디바이스를 가지며 상기 공급 전압에 연결된 바이패스 회로는 보호 회로와 함께 제공된다. 상기 출력 정류 디바이스는 p채널 트랜지스터들로 구성되며, 4.4-5.25V, 또는 2.9-3.5V의 범위에 있는 상기 공급 전압을 가지고, 2.7-3.6V의 동작 최대 정격 전압을 가질 수 있다.

Description

바이패스 모드를 가지는 전압 정류기{VOLTAGE REGULATOR WITH BYPASS MODE}
본 발명은 다중 전압 공급 응용들에서의 전압 정류에 관한 것이며, 특히 메모리 시스템과 같은 주변장치에 대한 것이다.
집적 회로(integrated circuit:IC) 기술에 있어서의 진보는 종종 회로를 제조하는데 사용되는 디바이스의 동작 전압 및 크기를 줄이는 것과 관련된다. 저(low)전력 디바이스는 일반적으로 회로 크기 및 전력 소모의 감소로 인해 저비용으로 연결된다. 현재, 3V 범위 이하에서 동작하는 트랜지스터를 가지는 저전력 집적 회로가 매우 유용하다. 상기 3V IC들은 그들의 고속 및 고 집적 밀도로 인해 표준 5V IC를 서서히 대체하고 있다. 게다가, 3V IC는 종래의 5V IC보다 전력을 적게 소모한다. 휴대 전화 및 랩탑(lap-top) 컴퓨터와 같은 배터리 구동 디바이스들에서, 저전압 집적회로는 디바이스가 더 높은 동작 전압을 필요로 하는 디바이스들 보다 더 길게 동작할 수 있게 한다.
공정 기술에서의 개선은 보다 작은 트랜지스터 디바이스 크기에 기여하였다. 이것은 또한 트랜지스터 기술의 각 연속적인 세대에서의 저 전력 공급 요구사항에 기여하였다. 예를 들어, 0.25 마이크론 프로세스(micron process) 디바이스는 약 2.5V의 전압에서 동작하고, 0.18 마이크론 프로세스는 1.8V (+/- 10%) 공급을 사용 하며, 0.15 마이크론 프로세스는 1.5 (+/- 10%) 전압 공급을, 0.13 마이크론 기술은 1.2V (+/- 10%) 공급 등등을 사용할 것이다.
새로운 반도체 프로세스의 저전력 요구사항이 항상 레거시(legacy) 호스트(host) 디바이스들과 호환가능한 것은 아니다. 예를 들면, 기존의 호스트(older host)는 오직 3 또는 1.8V를 요구하는 메모리 시스템에 5 또는 3V를 각각 공급할 수 있다. 컴퓨터 주변 장치는 그 결과 기존의 높은 전압 공급원뿐만 아니라 3.3V 호스트 공급원들 모두로부터의 연결을 수용하도록 설계되어야 한다. 그 결과 새로운 기술들로 구성된 디바이스들은, 그 디바이스들이 사용되는 상기 호스트 디바이스가 레거시 제품들과 함께 사용되는 더 높은 전압을 공급하는 것이 가능하도록 할 것이다. 따라서 전력 레벨 감지 및 전압 정류 기술들이 상기 메모리 디바이스에 적절한 전압을 제공하기 위해 사용된다.
그렇게 조절해야만 하는 주변장치 중 하나는 셀룰러 폰, 디지털 카메라, PDA(personal digital assistants), 이동 컴퓨팅 디바이스, 비이동 컴퓨팅 디바이스, 음성 및 영상 플레이어 및 다른 응용기기들에 사용될 수 있는 비휘발성 메모리이다. EEPROM(Electrical Erasable Programmable Read Only Memory) 및 플래쉬 메모리는 가장 인기있는 비휘발성 반도체 메모리 유형들 중 하나이다.
비휘발성 메모리는 수많은 방식으로 호스트 디바이스와 연결될 수 있다. 주변 기기 어댑터(adapters)는 컴퓨터 시스템 버스 및 전원에 직접 연결되는 집적 어댑터들, 그리고 USB(Universal Serial Bus) 또는 IEEE 1394 표준과 같은 임의의 많은 산업 표준 외부 시스템 접속으로 연결하도록 된 주변기기들을 포함한다. 그러한 디바이스들로 비휘발성 메모리를 연결시키는데 사용되는 일반적인 인터페이스는 USB 인터페이스이다. 많은 현재의 USB디바이스들은 3V에서 동작하도록 설계되었지만, 레거시 디바이스들로부터 3V 또는 5V 범위의 공급을 받을 수도 있다.
일반적으로, 새로운 프로세스 기술로 제조된 주변기기들을 높은 공급 전압을 제공하는 레거시 또는 호스트들에 연결하기 위하여, 스텝다운(step-down) 전압 정류기가 사용된다. 상기 정류기가 상기 주변기기들과 집적되는 경우에, 상기 주변기기에서 디바이스를 제조하는데 사용된 것과 동일한 프로세스 기술을 사용하여 상기 정류기를 제조하는 것이 바람직할 것이다. 그러나, 일반적으로 정류기로의 입력 부하가 저 전압 디바이스를 손상시킬 수 있기 때문에 이것은 가능하지가 않다.
본 출원과 함께 출원중인 출원번호 10/633,110는 3V 디바이스에 대해서 5V 공급을 3V 출력으로 정류하는 전압 정류기를 개시하고 있다. 상기 디바이스들은, 상기 디바이스를 손상시키지 않고 상기 디바이스들의 동작 레벨보다 더 큰 입력 전압으로 동작하도록 하는 상기 디바이스 내의 보호 회로에 의해 보호된다.
본 발명은, 잠재적인 입력 전압보다 낮은 동작 범위를 가지는 디바이스들이 상기 전압 정류기에 사용되는, 전압 정류기의 대안적인 구현을 제공한다.
본 발명의 목적 및 이점은, 본 발명의 바람직한 실시예가 도면들과 함께 설명되는 아래의 상세한 설명으로부터 더욱 명확해 질 것이다.
일 실시예에서, 본 발명은 공급 전압보다 낮은 최대 정격 전압에서 동작하도록 설계된 디바이스들을 포함하는 스텝다운 전압 정류기이다. 상기 정류기는, 상기 공급 전압 및 출력에 연결된 출력 정류 디바이스를 포함한다. 출력 디바이스 보호 회로는 상기 공급 전압 및 상기 출력에 응답하여, 상기 출력 정류 디바이스의 상기 최대 정격 전압이 초과되지 않도록 한다. 또한, 바이패스 출력 디바이스를 가지고 상기 공급 전압에 연결되는 바이패스 회로가 제공된다. 상기 바이패스 회로는 상기 공급이 상기 최대 디바이스 전압에 있을 때 인에이블(enable)되는 보호 회로를 포함한다. 일 실시예에서, 상기 출력 정류 디바이스는 p채널 트랜지스터를 포함하며, 그리고 4.4-5.25V의 범위의 공급 전압에서 2.7-3.6V 범위의 동작 최대 정격 전압을 가질 수 있다.
또 다른 실시예에서, 본 발명은 공급 전압보다 낮은 출력 전압을 공급하는 전압 정류기이다. 상기 정류기는 제 1 출력 디바이스 및 제 2 출력 디바이스를 포함하며, 상기 디바이스들 각각은 상기 공급 전압보다 낮은 최대 정격 전압에서 동작하도록 설계되었다. 상기 최대 정격 전압을 초과하지 않도록 하기 위해, 상기 출력 디바이스 상의 소스 전압 및 드레인 부하에 관하여 상기 제 1 및 제 2 출력 디바이스의 게이트 전압을 정류하도록 상기 제 1 출력 디바이스 및 상기 제 2 출력 디바이스에 연결된 보호 회로가 제공된다. 또한, 상기 공급 전압이 상기 제 1 및 제 2 출력 디바이스들에 대한 최대 동작 전압보다 낮은 전압에 있을 때 상기 제 2 출력 디바이스를 인에이블하는, 상기 공급 전압 및 적어도 상기 제 2 출력 디바이스에 연결된 전압 감지기가 제공된다. 또 다른 실시예에서, 상기 제 2 출력 디바이스는 상기 제 1 출력 디바이스보다 작은 출력 저항을 가지는 p채널 트랜지스터이고, 그리고 상기 제 1 출력 디바이스 보다 크기가 몇 배 더 클 수 있다.
또 다른 실시예에서, 본 발명은 호스트 디바이스로의 제어 경로 및 데이터 경로를 포함하고, 상기 호스트 디바이스로부터 공급 전압을 수신하는 메모리 시스템이다. 상기 서브시스템은 상기 공급 전압에 연결된 전압 입력; 최대 가능 공급 전압보다 낮은 최대 디바이스 동작 전압을 가지며 정류기 출력에 연결된 출력 디바이스; 최대 가능 공급 전압보다 낮은 최대 디바이스 동작 전압을 가지며 정류기 출력에 연결된 바이패스 디바이스; 상기 전압 입력, 상기 바이패스 디바이스 및 상기 출력 디바이스에 연결되고, 상기 입력에서 상기 호스트에 의해 제공된 전압보다 낮은 최대 정격 전압에서 동작하는 다수의 출력 제어 디바이스를 포함하는 보호 회로; 그리고 상기 공급 전압의 레벨을 나타내는 신호를 출력하는 상기 공급 전압에 연결된 전압 감지기를 포함하는 전압 정류기를 포함한다.
또 다른 실시예에서, 본 발명은 제어기, 메모리 어레이, 그리고 전압 정류기를 가지는 메모리 시스템이다. 상기 전압 정류기는 공급 전압보다 낮은 최대 정격 전압에서 동작하고 상기 공급 전압과 출력에 연결된 출력 정류 디바이스를 구비한 다수의 디바이스를 포함할 수 있다. 상기 시스템은 상기 출력 정류 디바이스의 상기 최대 정격 전압이 초과되지 않도록 상기 공급 전압 및 상기 출력에 응답하는 출력 디바이스 보호 회로를 포함한다. 상기 시스템은 또한 상기 공급이 상기 최대 정격 전압에 있을 때 인에이블되는 보호 회로를 포함하고, 바이패스 출력 디바이스를 가지며, 그리고 상기 공급 전압에 연결된 바이패스 회로를 포함할 수 있다.
본 발명은 특정 실시예와 관련하여 설명될 것이다. 본 발명의 다른 목적, 특 징 및 이점들이 명세서 및 다음의 도면을 참조하여 명백해 질것이다.
도 1은 본 발명의 기술을 구체화할 수 있는 주변 장치에 대한 호스트를 구성할 수 있는 범용 컴퓨터 시스템을 도시한다.
도 2는 본 발명에 따라 구성된 전압 정류기의 블록 다이아그램이다.
도 3은 본 발명에 따라 구성된 전압 정류기의 개략적인 다이아그램이다.
도 4는 정류기가 3V 입력 공급을 받을 경우, 도 3의 회로의 다양한 노드에 인가된 전압의 시간에 대한 시뮬레이션이다.
도 5는 정류기가 5V 입력 공급을 받을 경우, 도 3의 회로의 다양한 노드들에 인가된 전압의 시간에 대한 시뮬레이션이다.
본 발명은 호스트 공급이 디바이스 동작에 필요한 것을 초과할 때, 호스트에 연결된 디바이스를 동작하기 위한 정류 전압과, 그리고 공급 전압이 디바이스의 전원으로 충분할 때 상기 공급이 상기 디바이스로 바로 패스하도록 하는 바이패스 모드를 제공한다. 본 발명은 상기 호스트의 잠재적인 최대 공급 전압보다 낮은 최대 정격 전압에서 동작하도록 설계된 트랜지스터들 또는 다른 디바이스들로 구현된다. 본 발명은 필요한 전압보다 잠재적으로 높은 호스트 공급 전압이 주변기기 또는 전압 정류기에 손상을 주지 않도록 한다.
일 실시예에서, 본 발명은 비휘발성 메모리 시스템에 사용하기에 적절하다. 그러나, 본 발명은 메모리 시스템으로 한정되지 않는 무수한 용도를 가진다. 상기 시스템은 셀룰러 폰, 디지털 카메라, PDA, 이동 컴퓨팅 디바이스, 비이동 컴퓨팅 디바이스들 및 기타 다른 디바이스들과 같은 모든 유형의 호스트 디바이스와 함께 이용될 수 있다. 하나의 전형적인 호스트 디바이스는 컴퓨터 시스템이다. 도 1에 도시된 시스템은 예시적인 것이고 디지털 카메라, 음악 플레이어, 컴퓨터 등을 포함하는 임의의 수의 디바이스가 주변기기에 대한 호스트로서 역할할 수 있음을 밝혀둔다.
호스트로서 역할을 할 수 있고 본 발명의 다양한 양상이 구현될 수 있는 예시적인 범용 컴퓨터 시스템이 도 1에 개괄적으로 도시되어있다. 전형적인 컴퓨터 시스템 구조는 램(random access, main system memory)(120)과 시스템 버스(170)로 연결된 마이크로프로세서(110), 그리고 키보드, 모니터, 모뎀 등과 같은 적어도 하나의 입출력 디바이스(130)를 포함한다. 일반적으로, 하나 이상의 비휘발성 저장 시스템이 역시 시스템 버스(170)에 연결된다. 전형적으로, 그러한 메모리는 디스크 드라이브이며 그곳에 저장된 데이터는 현재의 프로세싱에서 사용되기 위해 시스템 휘발성 메모리(120)로 회수되고, 그리고 쉽게 추가되고, 변경되거나 고쳐진다.
주변 장치(200)가 역시 컴퓨터와 연결된다. 주변 기기는 시스템 버스(170)로부터 데이터 신호, 그리고 컴퓨터의 전원(도시되지 않음)으로부터 전원 전압을 수신하도록 연결될 수 있다. 주변기기는 메모리 카드와 같은, 주변 장치(200)의 기능요소(160)에 정류된 전력을 제공하는 전압 정류기(140)를 포함한다. 일 실시예에서, 상기 주변기기는 저장 메모리 시스템인 경우, 상기 시스템은 컴퓨터 시스템 버스에 연결될 수 있는 메모리 제어기와, 그리고 EEPROM 집적 회로 칩으로 이루어질 수 있는 메모리 어레이로 구성된다. 주변 기기가 메모리 시스템일 때, 상기 제어기 는 바람직하게는 단일 집적 회로 칩 상에 주로 형성되고 그리고 상기 메모리 어레이는 수많은 EEPROM 집적 회로 칩을 포함할 수 있다. 상기 메모리 시스템은 pc 카드, 컴팩트 플래쉬 카드(compact flash card), 시큐어 디지털 카드(secure digital card), 스마트 미디어 카드(smart media card), 메모리 스틱(memory stick), USB 플래쉬(USB flash)디바이스, 또는 기타 다른 물리적 형태로 제공될 수 있다. 데이터 및 명령들은 데이터 라인을 통해 컴퓨터로부터 주변 장치로 전달된다.
본 발명에 따른 전압 정류기(140)가 도 2에 도시된다. 정류기(140)는 클램프 회로(220) 및 정류기 회로(240a 및 240b)를 포함한다. 전압 감지기(125) 역시 도시되어 있다. 정류기(140)는 호스트 디바이스 또는 다른 전압원에 의해 제공되는 전압 Vin_53 및 Vss_53을 입력 전압으로서 수신한다. 일반적으로 Vin_53은 약 2.9V 내지 3.5 V의 3V 범위, 또는 약 4.4 V 내지 5.25 V의 5V 범위에 있을 것이며, 반면 Vss_53 은 그라운드(ground)에 있게 될 것이다. Vbgbuf(band gap buffer voltage) 및 isrc(bias current)역시 도 2에 도시되어 있다. Vbgbuf 및 isrc는 주변 장치에 의해 발생 될 수 있다. Vgbuf는 1.3과 1.5V 사이의 범위를 가질 것이고, 한편 Isrc는 약 2.5 마이크로암페어(microamps)를 제공할 것이다.
전압 감지기(125)는 Vin_53의 전압 레벨이 임계 이상인지 또는 이하인지 여부를 표시하는 레벨 감지기 출력 LV_53을 제공한다. 만약 Vin_53이 예를 들어 4.4-5.25V와 같은 "5V 범위"에 있다면, LV_53의 출력은 논리레벨 "low" 신호(4.4V에서 5.25V 정도)이다. 만약 Vin_53이 "3V 범위"(예를 들어 2.9-3.3V와 같이)에 있다면, LV_53의 출력은 2.9V에서 3.5V의 범위의 논리레벨 "high"출력일 것이다. 감지 기(125)의 출력은 버퍼(127)에 의해 게이팅(gated)된다. 버퍼(127)는 정류기 Vout_53의 출력에 의해 인에이블(enable)된다. 이것은 정류기 회로가 항상 "on"(정류된 출력 전압을 제공하는)이어서, 입력 전압 Vin_53이 상기 회로를 통해 전달되고 나서야 비로소 정류기 회로 바이패스가 일어날 수 있도록 한다는 점에서 Vin_53의 램핑(ramping)에서 보호할 수 있게 한다.
클램프 회로(220)는 상기 정류기 회로가 정류된 출력 Vout_53을 제공하도록 하는 제어 신호(Vprot, Vprot1 , Vprot2)를 발생하도록 Vin_53 및 LV_53을 이용한다. 정류기(240a 및 240b)는 LV_53에 의해 반영된 입력 전압 Vin_53에 따라 제어된다.
출원 번호 10/633,110에서, 단일 보호 출력 스테이지(single protected output stage)가 사용된다. 본 발명에 따르면, 바이패스 모드에서 저 출력 저항을 구현하기 위해 두 개의 정류기 스테이지(240a, 240b)가 제공된다. 정류 모드에서, 스테이지(240a)는 Vin_53에서 5V 범위의 입력을 3V 출력으로 줄이도록 동작한다. 바이패스 모드에서는, 3V 범위 입력은 스테이지들(240a 및 240b)에 의해 동시에 정류기 출력으로 패스된다.
일반적으로, 만약 Vin_53이 5V 범위에 있다면, 정류기(240a)는 on이고 정류기 (240b)는 off이다. Vin_53이 3V 범위 내에 있는 경우, 정류기(140)는 바이패스 모드에 있다. 즉, Vin_53은 두 개의 회로(240a 및 240b) 모두에 있는 출력 디바이스들을 통해 Vout_53으로 패스된다. 신호 Vprot, Vprot1, Vprot2는 정류기(240a 및 240b)를 포함하는 개별 디바이스들을 보호하기 위해 사용되고, 따라서 상기 정류기 들이 3V 디바이스를 사용하여 구성될 수 있도록 한다. 정류기(240a, 240b) 및 클램프 회로(220)의 부가적인 세부사항들은 도 3과 관련하여 아래에서 설명된다.
도 3은 클램프 회로 및 전압 정류기 회로를 개략적으로 보여준다. 일 실시예에서, 도 3에서 도시된 회로의 모든 트랜지스터들은 "3V" 디바이스이다. 즉, 각 트랜지스터는 3.6V의 최대 정격 동작 전압을 가진다. 앞서 설명한 것에 따르면, 최대 정격 전압을 낮추기 위해서, 트랜지스터 설계자들은 채널 길이를 변경하고 산화물 두께를 줄여왔다. 4.4 및 5.3V 사이의 레벨의 Vin_53의 공급 전압이 디바이스들의 게이트들에 직접 영향을 미치도록 되어 있다면, 상기 디바이스들에 손상이 일어날 것이다. 따라서, 본 발명의 회로들은, 상기 정류기에서 사용된 3V 디바이스들이 높은 입력 전압에 의해 손상되지 않도록 하기 위해서, 도 3에서 도시된 출력 디바이스(P2a 및 P2b) 뿐만 아니라, 회로 내에 있는 각 요소들에 대한 보호 방식(protection scheme)을 이용한다. 당업자에 의해 쉽게 인식될 것이므로, 이 보호 방식은 5V에서 3V로의 스텝다운의 실시예 외의 다른 응용예들로 확장될 수 있다.
도 3과 관련하여, 호스트 입력 전압 Vin_53 및 Vss_53이 클램프 회로(220)에 제공된다. 또한 상기 호스트로부터 신호 LV_53이 제공되고, 이 신호는 클램프 회로(220)가 4개의 출력-Vclamp는 3.3V의 범위에 있는 정류되지 않은 아날로그 출력 전압이고, 정류기 회로 내부의 휘발성 디바이스들에 대한 보호를 제공하기 위한 정류기 회로에 의해 사용되는 세 개의 "보호"제어 전압인 Vprot, Vprot1 및 Vprot2을 제공하는 저항 분배기(resistive divider) 및 용량 분배기(capacitive divider)를 포함하는지 여부를 나타낸다. Vclamp는 정류되지 않은 아날로그 전력 필요에 사용 되기 위해 상기 정류기들을 통해 상기 주변 기기로 패스하도록 허용된다. 유사하게 Vin_53은 상기 클랩프 회로(220)를 통해 정류기(240a 및 240b)로 패스한다.
클램프 회로(220)는 p채널 MOSFET P6, P8 및 P9로 구성된 용량 분배기 및 R1에서 R4까지의 저항으로 구성된 저항 분배기를 포함한다. 상기 용량 분배기는 네 개의 출력 Vprot, Vprot1 , Vprot 2 및 Vclamp가 정류기 회로(240)에 동시에 제공되도록 한다. 일 실시예에서, 저항 R1은 125k ohms의 값을 가지고, 저항 R2는 50k ohms의 값을 가지며, 저항 R3는 60k ohms의 값을, 그리고 저항 R4는 290k ohms의 값을 가진다. P채널 MOSFET P8는 디바이스 P9와 마찬가지로, 공통으로 연결된 베이스, 소스 및 드레인을 가지며, 디바이스 P8의 게이트는 디바이스 P9의 베이스와 연결되며, P9의 게이트는 저항 R3 및 R4 사이의 탭(tap) 및 디바이스 P6의 게이트와 연결된다. P6의 베이스, 소스 및 드레인은 Vss_53 및 출력 트랜지스터 N10의 베이스와 연결된다. 디바이스 N10은 Vin_53과 연결된 드레인, 그리고 저항 R1 및 R2사이의 탭(tap)과 연결된 게이트를 가진다.
일 실시예에서, 당업자에 의해 잘 이해되는 바와 같이, 클램프 회로는 10 마이크로암페어의 전류로 동작하고, 그리고 Vprot, Vprot1, 및 Vprot2의 출력은 저항 분배기의 출력에 의해 제공된다. Vprot1 및 Vprot2는 p채널 디바이스 P3와 연결된다. Vprot은 저항 R3 및 R4 사이의 탭에 의해 제공된다. Vclamp는 저항 R1 및 R2간의 탭을 사용하여 N10 양단에 전압을 인에이블함으로써 제공되는 제어 전압이다.
Vin_53으로부터 제공된 전력이 급속히 램프(ramp)할 수 있기 때문에, 용량 분배기 연결 MOSFETS P6, P8 및 P9는 트랜지스터 N10의 게이트 스트레스(stress)를 보호하도록 응답하고, Vprot, Vprot1, Vprot2 및 Vin_53이 동시에 전달되도록 보장한다.
클램프 회로(220)는 디바이스 P13의 게이트에 연결된 LV_53에 의해 제어된다. 만약 LV_53이 high(Vin_53이 3V 범위에 있다는 것을 나타냄)라면, 그것의 출력은 P13을 유효하게 차단하기에 충분한 약 3V가 될 것이다. Vprot2은 Vin_53으로, 그리고 Vprot1 및 Vprot2는 그라운드로 될 것이다. 이러한 출력들은 이번에는 아래에서 설명하는 처럼, 정류기(240a 및 240b)의 소자들에 영향을 미친다. 만약 LV_53이 low(Vin_53이 5V 범위에 있다는 것을 나타냄)라면, 그것은 그라운드에 있을 것이다. 디바이스 P13은 소스에서 드레인으로 전도하여, Vprot1 및 Vprot2 간의 연결을 효과적으로 단락(short)시킨다.
5V 범위에서, Vin_53은 약 4.4 - 5.5V의 범위에 있다. N10에서의 게이트 전압은 약 3.3-4V의 범위에 있으며, 4.4-5.5V의 드레인 전압을 가진다. Vin_53이 4.4V일 때, Vclamp의 출력은 약 2.86V일 것이고, Vprot1과 Vprot2은 약 2.65V 그리고 Vprot은 2.43V일 것이다. Vin_53이 5.2V일때, Vclamp는 3.43V, Vprot1 및 Vprot2는 3.45 그리고 Vprot은 2.9V일 것이다. 위에서 설명한 바와 같이, Vin_53이 3V 범위에 있을때, Vprot 및 Vprot1는 그라운드에 있을 것이고, Vprot2는 약 3V 그리고 Vclamp는 약 2.5V에 있을 것이다.
정류기 스테이지(240a)는 차동 쌍(differential pair)(260) 및 출력 보호 회로(275)로 구성된다. 출력 보호 회로는 출력 정류 디바이스 P2a와 연결된다. 본 발명에 따르면, 보호 회로(275)는 트랜지스터 P2a의 최대 정격 전압을 초과하지 않도 록 하기 위해 노드 gateP의 전압을 제어한다. 보호 회로(275) 및 차동 쌍 회로(260)의 모든 디바이스들이 3V 디바이스이기 때문에, 이들 모든 디바이스들도 역시 디바이스에 걸리는 과도한 전압으로부터 보호되어야 한다.
디바이스 P2a는 Vin_53에 연결된 베이스 및 소스, 그리고 정류기의 출력 Vout_53을 제공하는 드레인을 가지는 p채널 MOSFET이다. 상기 P2a는 또한 약 3.6V의 최대 정격 전압을 가지며, 그리고 상기 P2a는 출력 디바이스이기 때문에, 정류기의 안정성을 보장하는 열쇠이다. 차동 쌍 회로(260)는 n채널 MOSFET N4 및 N5, n채널 MOSFET N0 및 N1, 그리고 p채널 MOSFET p0 및 pi를 포함한다. 트랜지스터 N4의 드레인은 노드 gateP에서 출력 디바이스 P2를 제어하는 전압을 제공한다. 디바이스 N1, N0,N4 및 N5는 공통 연결된 베이스를 가지며, 여기서 트랜지스터 N4 및 N5의 게이트들은 Vprot에 연결되어 있다. 트랜지스터 PO 및 P1의 베이스 및 소스는 Vin_53에 연결되고, 상기 트랜지스터들의 게이트는 공통으로 연결된다. 트랜지스터 PO 및 P1은 공통으로 연결된 게이트를 가지고, 다이오드 구성으로 연결되기 때문에, 이들의 소스-게이트(source to gate)전압은 자체보호(self-protecting)된다. Vprot의 출력은 일반적으로 2.4에서 2.9V의 범위에 있을것이다. PO는 P1과 동일한 게이트를 공유한다는 사실 때문에 상기 P0는 P1에 의해 보호된다.
트랜지스터 N4 및 N5은 각각 Vprot에 연결된 게이트를 가짐으로써, 트랜지스터 N4 및 N5의 게이트-소스 및 게이트-드레인 인터페이스들에 걸린 전압이 Vin_53과 Vss_53사이의 비교적 중간에 놓여있도록 한다. 각각 Vss_53에 연결된 베이스, 전류 발생기 N2에 연결된 소스, 그리고 N4 및 N5의 소스에 연결된 드레인을 가지는 트랜지스터 N0 및 N1은, 트랜지스터 N4 및 N5에 의해 보호된다. 트랜지스터 N2 및 N3는 차동쌍 회로(260)에 대한 바이어스 전류를 제공한다.
위에서 설명한 바와 같이, 트랜지스터 P2a는 정류기(240a)의 출력 트랜지스터이다. 따라서 P2a의 소스는 Vin_53에 연결되며 드레인은 출력 Vout을 제공한다. 드레인 출력은 또한 190 k ohms 및 140 k ohms의 공칭값을 가지는 저항 R6 및 R5로 구성된 저항 분배기를 통해 출력 피드백을 제공한다. 디바이스 N9는 Vprot1에 의해 제어되는 게이트를 가지며, 저항 R5에 연결된 드레인 및 그라운드에 연결된 소스를 가진다.
보호 회로(275)는 N채널 트랜지스터 N18a 및 N6a, 그리고 P채널 트랜지스터 P7으로 구성된다. 일반적으로, 보호회로(275)는 입력 전압 Vin_53이 램프함에 따라, 노드 gateP가 너무 높거나 너무 낮게 되지 않도록 하여 P2a가 손상을 입지 않도록 한다. 이것을 달성하기 위해서, 상기 보호 회로는 출력 트랜지스터 P2a의 게이트의 전압이 Vin_53 마이너스(minus) 3.6V(도 2의 회로내에 있는 디바이스들의 전압)보다 절대 낮지 않도록 보장한다. 어떤 부하도 Vout_53에서 제공되지 않는 최악의 시나리오에서, 트랜지스터 P2a의 게이트(gateP)와 출력 전압 사이의 전압은 결코 3.6V보다 크지 않을 것이다.
트랜지스터 N6a는 게이트-소스 인터페이스에 걸리는 과전압으로부터 P2a를 보호한다. 디바이스 N18a 및 P7은 게이트-드레인 인터페이스에 걸리는 과전압으로부터 P2a를 보호한다. N18a는 Vprot2에 의해 제어되는 게이트, 그리고 P7의 소스에 연결된 소스를 가진다. P7은 Vout으로부터의 피드백에 의해 제어되는 게이트를 가 진다. N6a는 Vprot에 의해 제어되는 게이트를 가진다.
또한 바이패스 모드에서 차동쌍(260)을 통해 전압 경로를 효과적으로 디스에이블(disable) 시키는 바이패스 인에이블 트랜지스터 P4가 도시되어 있다.
정류기(240b)는 출력 디바이스 P2b를 역시 포함한다. 디바이스 P2a와 같이, 디바이스 P2b는 Vin_53에 연결된 베이스 및 소스, 그리고 정류기의 출력 Vout_53을 제공하는(P2a와 함께) 드레인을 가지는 p채널 MOSFET이다. 디바이스 P2b는 바이패스 모드에서 동작할 때 P2a보다 낮은 출력 저항을 제공하도록 설계된다. 결과적으로, P2b는 P2a보다 크기가 더 크다. 크기 차이는 정류기 및 정류기가 사용될 제품에 대한 소정의 설계 사양에 기반하고, 그리고 상기 크기 차이는 그러한 규격에 따라 달라진다. 당업자는 두 디바이스 간의 크기 차이가 광범위하게 변할 수 있다는 것을 인식할 것이다. 일 실시예에서, P2b는 P2a보다 몇배 더 크고, 다른 예에서는 P2a보다 3배 이상 더 크다.
정류기(240b)는 디바이스 P3, N18b 및 N6b를 포함하며, P2b에 대한 보호 회로를 역시 포함한다. 디바이스 N8b 및 P7b는 후술하는 바와 같이 LV_53 신호를 래치(latch)한다. N6b가 Vprot1에 의해 제어되고, 디바이스 N18b 및 P3는 Vprot2에 연결된 게이트를 가진다. P3의 드레인은 Vin_53에 연결되고, 그리고 소스는 P2b의 게이트로 연결된다. 디바이스 N8b 및 P7b는 LV_53 신호에 대한 래치를 포함한다.
디바이스 P2b는 게이트-드레인 및 게이트-소스 전압이 절대 3V 임계 전압을 초과하지 않도록 함으로써 보호된다. Vin_53이 5V 범위에 있을 때, Vprot2는 약 2.2 - 3.3V의 출력(저항 분배기의 중간으로부터 태핑(tap) 되어있음)을 가질 것이 다. Vprot2가 항상 약 2.2-3.3V의 범위에 있을 것이므로, 게이트-소스 및 게이트-드레인 전압이 디바이스의 동작 전압을 절대 초과하지 않도록 하면서, P3b의 게이트는 상기 P3b의 소스에서의 5V 최대 전압과, 그리고 상기 P3b의 드레인에서의 그라운드사이에 있을 것이다.
3V 및 5V 동작 입력 전압 하에서 정류기(140)의 동작은 도 3,4 및 5를 참고하여 논의될 것이다. 도 4 및 5는 각각 3V 및 5V 범위 동작에 있는 정류기 회로(140)의 gateP 및 gateP2에서의 전압뿐만 아니라, LV_53, Vin_53, Vprot, Vprot1, Vprot2 및 출력 Vout_53 사이의 관계를 보여준다.
도 4는 시간 TO, T1 및 T2에서의 Vin_53, Vout_53, Vclamp, gateP, Vprot, Vprot2, gateP2 및 LV_53의 상대적인 전압 레벨을 나타냄으로써 3V 범위에서의 정류기의 동작을 보여준다. 시간 TO에서, 입력 전압 Vin_53은 램프업(ramp up) 하기 시작한다. 처음에는, LV_53은 3V 신호가 아직 감지되지 않았음을 나타내는 low 상태이다. T0에서, Vin_53, Vout_53, Vclamp, Vprot, Vprot1 및 Vprot2의 레벨이 비례하여 램프한다. Vin_53이 증가함에 따라, 시간 T0의 바로 후에, 정류기(240b)가 본질적으로 on 또는 off되도록 제어하는 gateP2의 레벨이 Vin_53과 같은 전압으로 점프할 것이며, P2b는 off 상태로 남아있다. 도 3을 참고하면, Vin_53이 3V로 램프하고 마찬가지로 Vout_53도 3V로 램프하면서, P7b, N18b 및 P3 간의 충돌이 일어난다. Vout_53이 오직 3V로, 그리고 Vin_53, (N6b 및 N18b를 제어하는) Vprot1 및 Vprot2 보다 천천히 램프하기 때문에, Vport2에 의해 제어되는 P3는 gateP2를 high로 끌어올릴 것이다.
Vin_53이 T0와 T1 사이에서 램프할 때, 오직 정류기(240a)만이 on에 있을것이다. LV_53 신호가 수신되고 그리고 Vin_53이 3V 범위 입력 전압을 제공할 때, 정류기 회로는 Vin_53이 낮은 저항성을 갖는 P2a 및 P2b를 통해 Vout_53으로 패스하도록 한다. 시간 T1에서, Vin_53은 그것의 최대치에 도달할 것이고 Vout_53은 시간 T2가 될때까지 계속 서서히 증가할 것이다. Vin_53은 3V로 램프하고, Vclamp는 LV_53 전압이 high로 될 때까지 입력전압 Vin_53을 대략 따를 것이다.
시간 T1에서, LV_53은 입력전압이 3V 범위에 있다는 것을 나타내면서 high로 되며, 이는 Vclamp, gateP, Vprot2, Vprot1, Vprot 및 gateP2에서 반응을 야기한다. 클램프 회로(220)에서, P13은 차단되어, Vprot1 및 Vprot는 그라운드로 가게 할 것이다. Vprot2는 high로 남아있고 그것의 피크 전압에서 고정(locked)될 것이다. gateP 및 gateP2는 또한 그라운드로 떨어져 출력 트랜지스터 P2a 및 P2b를 턴온할 것이다.
gateP는 N10 및 N18a에 의해 내려갈 것이다. Vprot2는 N18a 및 N10이 전도되도록 하여, N10 및 N18a가 N10을 통해 gateP를 그라운드로 내려가도록 한다. 다음, 이것은 정류기 출력으로 Vin_53을 패스하는 P2a를 턴온한다.
시간 T0에서, gateP2에서 노드가 high여서, P2b를 차단하기 때문에 정류기(240b)는 off된다. 그러나, T1에서 LV_53이 high로 갈때, Vprot1는 N6b를 차단 할 것이고, 그리고 Vprot2는 N18을 인에이블 하고 P3를 차단 할 것이다. LV_53은 N8b를 인에이블하고 gateP2는 그라운드로 내려가 P2b를 인에이블한다. 그라운드의 Vprot1는 N6b를 차단할것이며, 그리고 3V의 Vprot2는 N18b를 인에이블하고 P3를 차 단 할 것이다. 따라서, 노드 gateP2는 N18b를 통해 그라운드로 되고 N8b는 그라운드로 되고 그리고 P2b는 3V Vin_53 입력을 Vout_53으로 패스한다. 이것은 도 4에서 화살표(402)로 그려져 있다.
도 3 및 5는 정류 모드를 도시한다. 처음에는, Vin_53이 동일한 타임 프레임에서 5V로 램프하기 때문에, 두 개의 정류기 모두 on상태이다. 정류기(240b)에서, P7b, N18b 및 P3 사이의 충돌(fight)에서, Vprot1 및 Vprot2 간의 연결을 단락시키면서 디바이스 P13은 on되며, gateP2는 더 낮게 유지될 것이고(도 5에서 보다 긴 상승 시간 및 보다 낮은 크기(magnitude)에 의해 증명되는 바와 같이), 따라서 P2b는 도통한다. Vprot1 및 Vprot2는 또한 더 빨리 램프하기 때문에, 그것들은 N6b 및 N18b가 도통하도록 하고, 그리고 P3가 gateP2의 전압을 빠르게 high로 하는 것을 제한한다. 시간 T1에서, LV_53 신호가 제공되지 않기 때문에, 출력 전압 Vout_53은 P7b를 차단하여, N18b 및 N6b가 gateP2를 2.1V 아래의 전압 레벨로 떨어뜨리는 것을 방지한다. P2b 디바이스의 주어진 구성에서, 상기 디바이스는 약 2.1-2.7V의 범위아래 레벨에서 도통될 것이다.
Vout_53이 상승할 때, 그것은 P2b에 대한 P7b를 통한 그라운드로의 경로를 차단할 것이고, 그리고 gateP2에서 전압은 high로 될 것이고(5V 범위까지), 따라서 P2b 및 정류기(240b)를 차단 할 것이다. 따라서 정류기(240a)는 출력 디바이스 P2a에 걸리는 5V 전압에 대한 스텝다운(step down)을 제공한다. 디바이스 P2a는 5V 모드에서 디바이스의 전압강하(voltage drop)가 3V 범위의 안정적인 출력 전압을 제공하도록 하는 크기로 만들어진다.
상술한 바와 같이, 3V 디바이스들이 정류기에서 사용된다. 정류 모드에서, 보호 회로(275)는 gateP에서 램프를 제어하고, 따라서 트랜지스터 P2a의 게이트-소스, 게이트-드레인 전압을 보호한다. 입력 전압 Vin_53 및 보호 전압 Vprot 및 Vprot2가 매우 빨리 램프하는 경우에, p채널 트랜지스터 P7a과 함께 트랜지스터 N6a 및 N18a가 on될 것이므로, gateP에서의 노드도 역시 빨리 상승할 것이다. P7a는 Vout_53이 P7의 최대 정격 임계에 도달하면 차단될 것이다.
Vout_53에서 3V의 정류된 출력이 될 때까지 gateP는 P2a의 최대 정격 전압 보다 낮게 유지되어야 한다. gateP가 1.6V로 램프할 때, 그것의 상승 시간은 N18a 및 P7a의 경로에 의해 저지될 것이다. 이 경로가 on 이기 때문에, 그것은 gateP를 홀드다운(hold down) 할 것이다. 따라서, Vout에 부하가 존재하지 않는 상황 동안, N18a 및 P7a의 존재는 출력 전압이 그것의 원하는 레벨에 도달하기 전에 gateP에서 부하가 높은 전압 레일(rail)로 되지 않을 것임을 보장한다. 일단 출력이 3.3V가 되면, P7a는 차단되고 gateP는 상승을 계속하도록 허용된다. 약 4.9V의 gateP에서, 게이트와 드레인 간의 전압은 여전히 단지 1.3V일 것이다.
출력 전압이 더 천천히 상승하는 경우에, 트랜지스터 P7a의 최대 정격 전압이 달성될 때까지 gateP와 네거티브 레일(negative rail) 사이의 전도 경로는 다시 계속되도록 허용된다. 이 상황에서의 잠재적인 문제는 gateP가 게이트-소스 인터페이스에 손상의 위험성을 감수하지 않고 너무 낮게 유지될 수 없다는 것이다. P7의 전도 경로가 종료된 후에 N6은 gateP에서 전압이 1.7V에서 유지되도록 한다. 그럼에도 불구하고, 트랜지스터 P2의 소스와 gateP 사이의 전압은 결코 3.6V를 초 과하지 않을것이다.
회로(240b)에서, Vprot1 및 Vprot2는 Vin_53을 따르기 때문에 N8b는 Vin_53 와 그라운드 사이의 출력을 제공하여, P3, N6b 및 N18b의 게이트-드레인 전압이 이들 디바이스들에 대한 동작 범위를 초과하지 않음을 보장한다. 상술한 바와 같이, gateP2에서는 절대 풀(full) 5V 스윙(swing)이 일어나지 않는다. 트루(true) 5V 신호가 P2b를 차단하는데 필요한 반면, gateP2가 2.1-2.7V 아래로 내려가는 한, P2b는 turn on 될 수 있다. 따라서, "동적(dynamic)" 5V 신호가 gateP2에서 만들어진다. 트루 5V 신호가 디바이스를 완전히 차단하는데 필요하지만, 2.1보다 작은 신호가 디바이스를 차단할 것이다. 일단 Vout_53이 high로 가면, 그것은 P3가 gateP2를 high로 올리도록 하면서, P7b를 차단 한다. gateP2가 결코 그라운드로 가지 않기 때문에, 이것은 출력 트랜지스터 P2b를 보호한다.
따라서, 본 발명의 회로의 모든 소자들은 펀치쓰루상태(punch-through phase)에서, 또는 디바이스의 게이트-드레인 또는 게이트-소스 연결을 스트레스(stressing)하는 구성에서 그들의 최대 정격 전압을 초과하는 전압을 가지지 않도록 보호된다. 이런 방식으로, 디바이스들은 손상되지 않을 것이다.
본 발명은 호스트 컴퓨터 시스템과 함께 사용하기 위해 만들어지는 주변 장치의 반도체 디바이스를 제조하는데 사용되는 기술이 전압 정류기를 구성하는데 이용될 수 있다는 이점을 제공한다. 사전에, 예를 들어 5V에서 3V로 스텝다운을 요구하는 전압 정류기가 이용된다면, 상기 전압 정류기는 상기 주변장치를 제조하는데 이용되는 3V 디바이스들과 함께 5V 디바이스를 제조하기 위한 프로세스 단계들 및 별도의 마스킹(masking)을 요구하는 5V 최대 정격 전압 디바이스를 사용할 것이다. 본 발명의 관점에서, 동일한 기술이 사용될 수 있다. 본 발명은 정류기 전압이 메모리 디바이스로서 동일한 반도체 기판에 제공되는 비휘발성 메모리에서의 사용과 관련하여 특정 응용가능성을 가진다. 그러나, 정류기는 그렇게 제한되지 않는다. 상기 정류기는 임의의 기술과 관련하여 넓은 응용가능성을 가지거나 또는 입력 전압이 허용하는 것보다 낮은 공차(tolerance)를 가지는 디바이스들로 제조된 스텝다운 전압 정류기에서 요구된다.
본 발명의 상술한 상세한 설명은 설명을 목적으로 한 것이다. 그것은 본 발명을 개시된 형태로만 한정하거나 모두 설명하도록 의도된 것이 아니다. 많은 수정과 변형이 상기 내용의 관점에서 가능하다. 설명된 실시예들은 본 발명의 원리들을 최대한 잘 설명하기 위해 선택되었으며 그럼으로써 그것의 실제 응용은 당업자가 다양한 실시예 및 고려하는 특정 사용에 적절하게 다양한 수정을 가하여 본 발명을 최대로 잘 이용할 수 있도록 한다. 본 발명의 범위는 여기에 첨부되는 청구범위에 의해 정의된다.

Claims (35)

  1. 공급 전압보다 낮은 최대 디바이스 전압에서 동작하도록 설계된 디바이스들을 포함하는 스텝다운(step down) 전압 정류기로서,
    상기 공급 전압 및 출력에 연결된 출력 정류 디바이스;
    상기 출력 정류 디바이스의 상기 최대 디바이스 전압이 초과되지 않도록, 상기 공급 전압 및 상기 출력에 응답하는 출력 디바이스 보호 회로; 그리고
    상기 공급이 상기 최대 디바이스 전압에 있을 때 인에이블되는 보호 회로를 포함함과 아울러, 바이패스 출력 디바이스를 가지고 상기 공급 전압에 연결되는 바이패스 회로를 포함하는 것을 특징으로 하는 스텝다운 전압 정류기.
  2. 제 1 항에 있어서,
    상기 출력 정류 디바이스는 p채널 트랜지스터를 포함하는 것을 특징으로 하는 스텝다운 전압 정류기.
  3. 제 2 항에 있어서,
    상기 p채널 트랜지스터는 2.7-3.6V의 범위의 동작 최대 정격 전압을 가지고 상기 공급 전압은 4.4-5.25V의 범위에 있는 것을 특징으로 하는 스텝다운 전압 정류기.
  4. 제 2 항에 있어서,
    상기 출력 디바이스 보호 회로는 게이트-소스 보호 요소를 포함하는 것을 특징으로 하는 스텝다운 전압 정류기.
  5. 제 2 항에 있어서,
    상기 출력 디바이스 보호 회로는 게이트-드레인 보호 요소를 포함하는 것을 특징으로 하는 스텝다운 전압 정류기.
  6. 제 2 항에 있어서,
    상기 바이패스 출력 디바이스는 상기 출력 정류 디바이스보다 낮은 출력 저항을 가지는 p채널 트랜지스터인 것을 특징으로 하는 스텝다운 전압 정류기.
  7. 제 6 항에 있어서,
    상기 바이패스 출력 디바이스는 상기 출력 정류 디바이스보다 크기가 몇 배 더큰 것을 특징으로 하는 스텝다운 전압 정류기.
  8. 제 1 항에 있어서,
    상기 공급 전압이 상기 최대 디바이스 전압 또는 그보다 더 큰 전압인지 여부를 나타내는 신호를 출력하는 전압 감지기를 더 포함하는 것을 특징으로 하는 스텝다운 전압 정류기.
  9. 제 2 항에 있어서,
    상기 출력 디바이스 보호 회로 및 상기 바이패스 회로는 상기 신호에 연결되는 것을 특징으로 하는 스텝다운 전압 정류기.
  10. 제 9 항에 있어서,
    상기 바이패스 회로는 상기 신호에 기반하여 인에이블 또는 디스에이블 되는 것을 특징으로 하는 스텝다운 전압 정류기.
  11. 제 9 항에 있어서,
    상기 출력 보호 회로 및 상기 보호 회로는 상기 신호에 의해서 인에이블 되는 것을 특징으로 하는 스텝다운 전압 정류기.
  12. 공급 전압보다 낮은 출력 전압을 공급하는 전압 정류기로서
    제 1 출력 디바이스 및 제 2 출력 디바이스와, 여기서 상기 제 1 출력 디바이스 및 상기 제 2 출력 디바이스 각각은 상기 공급 전압보다 낮은 최대 정격 전압에서 동작하도록 설계되며;
    상기 최대 정격 전압을 초과하기 않도록 하기 위해, 상기 출력 디바이스 상의 소스 전압 및 드레인 부하에 관하여 상기 제 1 및 제 2 출력 디바이스의 게이트 전압을 정류하는 상기 제 1 출력 디바이스 및 상기 제 2 출력 디바이스에 연결된 보호 회로;
    상기 공급 전압이 상기 제 1 및 제 2 출력 디바이스들에 대한 최대 동작 전압보다 낮은 전압에 있을 때 상기 제 2 출력 디바이스를 인에이블하는, 상기 공급 전압 및 적어도 상기 제 2 출력 디바이스에 연결된 전압 감지기를 포함하는 것을 특징으로 하는 전압 정류기.
  13. 제 12 항에 있어서,
    상기 출력 디바이스들은 p채널 트랜지스터들을 포함하는 것을 특징으로 하는 전압 정류기.
  14. 제 13 항에 있어서,
    상기 p 채널 트랜지스터들은 2.7-3.6V의 범위에서 동작 최대 정격 전압을 가지고 상기 공급 전압은 4.4-5.25V의 범위에 있는 것을 특징으로 하는 전압 정류기.
  15. 제 12 항에 있어서,
    상기 제 2 출력 디바이스는 상기 제 1 출력 디바이스보다 낮은 출력 저항을 가지는 p 채널 트랜지스터인 것을 특징으로 하는 전압 정류기.
  16. 제 15 항에 있어서,
    상기 제 2 출력 디바이스는 상기 제 1 출력 디바이스보다 크기가 약 3 배 더 큰 것을 특징으로 하는 전압 정류기.
  17. 제 12 항에 있어서,
    상기 전압 감지기는 상기 공급 전압이 상기 최대 동작 전압 또는 더 큰 전압인지를 나타내는 신호를 출력하는 것을 특징으로 하는 전압 정류기.
  18. 제 12 항에 있어서,
    상기 보호 회로는 상기 신호에 연결되는 것을 특징으로 하는 전압 정류기.
  19. 호스트 디바이스로의 제어 경로 및 데이터 경로를 구비하여, 상기 호스트 디바이스로부터 공급 전압을 수신하는 메모리 시스템으로서,
    상기 공급 전압에 연결된 전압 입력;
    최대 가능 공급 전압보다 낮은 최대 디바이스 동작 전압을 가지며 정류기 출력에 연결된 출력 디바이스;
    최대 가능 공급 전압보다 낮은 최대 디바이스 동작 전압을 가지며 정류기 출력에 연결된 바이패스 디바이스;
    상기 전압 입력, 상기 바이패스 디바이스 및 상기 출력 디바이스에 연결되고, 상기 입력에서 상기 호스트에 의해 제공된 전압보다 낮은 최대 정격 전압에서 동작하는 다수의 출력 제어 디바이스를 포함하는 보호 회로; 그리고
    상기 공급 전압의 레벨을 나타내는 신호를 출력하는 상기 공급 전압에 연결 된 전압 감지기를 포함하는 전압 정류기를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 출력 디바이스 및 상기 바이패스 디바이스는 p채널 트랜지스터들을 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 p채널 트랜지스터들은 2.7-3.6V의 범위에서 동작 최대 정격 전압을 가지고 상기 공급 전압은 4.4-5.25V의 범위에 있는 것을 특징으로 하는 메모리 시스템.
  22. 제 19 항에 있어서,
    상기 바이패스 디바이스가 상기 출력 정류 디바이스보다 낮은 출력 저항을 가지는 p채널 트랜지스터인 것을 특징으로 하는 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 바이패스 출력 디바이스가 상기 출력 정류 디바이스보다 크기가 몇 배 더 큰 것을 특징으로 하는 메모리 시스템.
  24. 제 19 항에 있어서,
    상기 바이패스 회로가 상기 신호에 기반하여 인에이블 또는 디스에이블 되는 것을 특징으로 하는 메모리 시스템.
  25. 전압 정류기 회로를 포함하는 호스트 시스템에 대한 주변 장치로서,
    기능 요소;
    상기 공급 전압 및 출력 공급 전압 입력 및 출력에 연결된 바이패스 디바이스 및 출력 정류 디바이스를 가지는 전압 정류기;
    상기 출력 정류 디바이스의 상기 최대 정격 전압이 초과되지 않도록 하기 위한 상기 출력 및 상기 공급 전압에 응답하는 출력 디바이스 보호 회로; 그리고
    상기 공급이 상기 최대 정격 전압에 있을 때 인에이블되는 보호 회로를 포함하는 바이패스 회로를 포함하는 것을 특징으로 하는 주변 장치.
  26. 제 25 항에 있어서,
    상기 기능 요소는 메모리 시스템인 것을 특징으로 하는 주변 장치.
  27. 제 26 항에 있어서,
    상기 메모리 시스템은 제어기 및 메모리 어레이를 포함하는 것을 특징으로 하는 주변 장치.
  28. 제 26 항에 있어서,
    상기 메모리 시스템은 pc카드인 것을 특징으로 하는 주변 장치.
  29. 제 26 항에 있어서,
    상기 메모리 시스템은 컴팩스 플래쉬 카드(compact flash card)인 것을 특징으로 하는 주변 장치.
  30. 제 26 항에 있어서,
    상기 메모리 시스템은 시큐어 디지털 카드(secure digital card)인 것을 특징으로 하는 주변 장치.
  31. 제 26 항에 있어서,
    상기 메모리 시스템은 스마트 미디어 카드(smart media card)인 것을 특징으로 하는 주변 장치.
  32. 제 26 항에 있어서,
    상기 메모리 시스템은 메모리 스틱(memory stick)인 것을 특징으로 하는 주변 장치.
  33. 제 26 항에 있어서,
    상기 메모리 시스템은 USB 플래쉬 드라이브(flash drive)인 것을 특징으로 하는 주변 장치.
  34. 메모리 시스템으로서,
    제어기;
    메모리 어레이;그리고
    공급 전압보다 낮은 최대 정격 전압에서 동작하는 다수의 디바이스를 포함하고 상기 공급 전압 및 출력에 연결된 출력 정류 디바이스를 가지는 전압 정류기;
    상기 출력 정류 디바이스의 상기 최대 정격 전압이 초과되지 않도록 하기 위한 상기 공급 전압 및 상기 출력에 응답하는 출력 디바이스 보호 회로;그리고
    상기 공급이 상기 최대 정격 전압에 있을 때 인에이블되는 보호 회로를 포함하고, 바이패스 출력 디바이스를 가지며, 상기 공급 전압에 연결된 바이패스 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  35. 주변 장치로서,
    USB(universal serial bus) 인터페이스;
    입력 동작 전압을 가지는 메모리 어레이;그리고
    출력 정류 디바이스의 최대 동작 전압이 초과되지 않도록 하기 위한 상기 공급 전압에 응답하는 출력 디바이스 보호 회로를 포함하며, 상기 공급 전압 및 상기 메모리 어레이에 연결된 출력 정류 디바이스를 포함하는 전압 정류기;그리고
    상기 메모리 어레이에 연결되는 바이패스 출력 디바이스를 가지며, 상기 회로는 공급 전압에 연결되고, 상기 공급이 상기 최대 전압에 있을 때 인에이블되는 보호 회로를 포함하는 바이패스 회로를 포함하는 주변 장치.
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