JPH08211954A - 電源降圧回路 - Google Patents
電源降圧回路Info
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- JPH08211954A JPH08211954A JP7019624A JP1962495A JPH08211954A JP H08211954 A JPH08211954 A JP H08211954A JP 7019624 A JP7019624 A JP 7019624A JP 1962495 A JP1962495 A JP 1962495A JP H08211954 A JPH08211954 A JP H08211954A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F5/00—Systems for regulating electric variables by detecting deviations in the electric input to the system and thereby controlling a device within the system to obtain a regulated output
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 半導体ＩＣ回路装置内部の回路への電源電圧
を外部電源電圧を降圧して生成する電源降圧回路におい
て、外部電源電圧の降圧出力と、降圧しないそのままの
外部電圧とを切替えて導出するとき、切替え回路の占有
面積を大としない。 【構成】 ０〜５Ｖの間で変化する外部電圧ＶCCを、降
圧回路１と内部電源負荷回路２のトランジスタＰ３で降
圧して３Ｖの内部電圧Ｖint を得るとき、４Ｖの閾値を
有する電圧検出回路３で外部電圧ＶCCを検出する。ＶCC
が４Ｖ以内の間は、この電圧検出出力Ｃをスイッチ回路
４のＴＧ４２を介してＰ３へ印加して制御する。ＶCCが
４Ｖを越えると、降圧回路１の出力をＴＧ４１を介して
Ｐ３へ印加して制御する。電源電圧をそのまま切替える
ことはないので、スイッチ回路４は小面積で良い。
を外部電源電圧を降圧して生成する電源降圧回路におい
て、外部電源電圧の降圧出力と、降圧しないそのままの
外部電圧とを切替えて導出するとき、切替え回路の占有
面積を大としない。 【構成】 ０〜５Ｖの間で変化する外部電圧ＶCCを、降
圧回路１と内部電源負荷回路２のトランジスタＰ３で降
圧して３Ｖの内部電圧Ｖint を得るとき、４Ｖの閾値を
有する電圧検出回路３で外部電圧ＶCCを検出する。ＶCC
が４Ｖ以内の間は、この電圧検出出力Ｃをスイッチ回路
４のＴＧ４２を介してＰ３へ印加して制御する。ＶCCが
４Ｖを越えると、降圧回路１の出力をＴＧ４１を介して
Ｐ３へ印加して制御する。電源電圧をそのまま切替える
ことはないので、スイッチ回路４は小面積で良い。
Description
【０００１】
【産業上の利用分野】本発明は電源降圧回路に関し、特
に外部より供給される電源電圧を降圧しこの降圧電圧を
半導体集積回路装置の内部回路の動作電源として使用す
るための電源降圧回路に関するものである。
に外部より供給される電源電圧を降圧しこの降圧電圧を
半導体集積回路装置の内部回路の動作電源として使用す
るための電源降圧回路に関するものである。
【０００２】
【従来の技術】この種の電源降圧回路の例としては、図
４（Ａ）に示す様なものがある。図において、外部電源
電圧ＶCCは降圧回路１により降圧され、この降圧電圧に
より内部電源負荷回路６を制御して内部電源電圧Ｖint
として出力される様になっている。
４（Ａ）に示す様なものがある。図において、外部電源
電圧ＶCCは降圧回路１により降圧され、この降圧電圧に
より内部電源負荷回路６を制御して内部電源電圧Ｖint
として出力される様になっている。
【０００３】降圧回路１は、抵抗ＲとＮチャネル型ＭＯ
ＳトランジスタＮ１とによる分圧回路と、この分圧出力
を差動入力の一方とする差動回路とからなる。この差動
回路は差動対のＮチャネル型ＭＯＳトランジスタＮ２，
Ｎ３と、電流源用Ｎチャネル型ＭＯＳトランジスタＮ４
と、カレントミラー型アクティブロードであるＰチャネ
ル型ＭＯＳトランジスタＰ１，Ｐ２とからなっている。
ＳトランジスタＮ１とによる分圧回路と、この分圧出力
を差動入力の一方とする差動回路とからなる。この差動
回路は差動対のＮチャネル型ＭＯＳトランジスタＮ２，
Ｎ３と、電流源用Ｎチャネル型ＭＯＳトランジスタＮ４
と、カレントミラー型アクティブロードであるＰチャネ
ル型ＭＯＳトランジスタＰ１，Ｐ２とからなっている。
【０００４】トランジスタＮ２のドレイン出力（差動回
路出力）は内部電源負荷回路２を構成するＰチャネル型
ＭＯＳトランジスタＰ３のゲート入力となっており、こ
のトランジスタＰ３のソースには外部電圧ＶCCが印加さ
れている。そして、そのドレイン出力から降圧電圧Ｖin
t が導出されて内部の図示せぬ回路の動作電源となると
共に、差動回路の差動入力の他方（トランジスタＮ３の
ゲート入力）へ印加されることにより、フィードバック
されている。
路出力）は内部電源負荷回路２を構成するＰチャネル型
ＭＯＳトランジスタＰ３のゲート入力となっており、こ
のトランジスタＰ３のソースには外部電圧ＶCCが印加さ
れている。そして、そのドレイン出力から降圧電圧Ｖin
t が導出されて内部の図示せぬ回路の動作電源となると
共に、差動回路の差動入力の他方（トランジスタＮ３の
ゲート入力）へ印加されることにより、フィードバック
されている。
【０００５】この構成により、抵抗ＲとトランジスタＮ
１とによる分圧出力（ａ点の電圧）と降圧出力Ｖint と
が常に等しくなる様に制御されるものである。
１とによる分圧出力（ａ点の電圧）と降圧出力Ｖint と
が常に等しくなる様に制御されるものである。
【０００６】図４（Ｂ）は図４（Ａ）の回路の入出力関
係を示しており、例えば外部電圧ＶCCが５ボルトのとき
降圧電圧Ｖint は３ボルトになる様に設計される。
係を示しており、例えば外部電圧ＶCCが５ボルトのとき
降圧電圧Ｖint は３ボルトになる様に設計される。
【０００７】外部電圧ＶCCを降圧しないで使用する場合
には、特開平４−３４５９９５号公報に開示の構成が用
いられる。この構成を図５に示す。図５において、降圧
回路５１（図４（Ａ）の回路を用いることができる）の
降圧出力と、降圧回路５１を経ない外部電圧ＶCCとをス
イッチ５２により択一的に導出して、半導体集積回路装
置の内部電圧Ｖint として用いるようになっている。
には、特開平４−３４５９９５号公報に開示の構成が用
いられる。この構成を図５に示す。図５において、降圧
回路５１（図４（Ａ）の回路を用いることができる）の
降圧出力と、降圧回路５１を経ない外部電圧ＶCCとをス
イッチ５２により択一的に導出して、半導体集積回路装
置の内部電圧Ｖint として用いるようになっている。
【０００８】このスイッチ５２の切替え制御のために、
外部電源電圧検出回路５３が設けられており、外部電圧
ＶCCがある判定電圧以下のときには、降圧回路５１を介
すことなく、直接にこの外部電圧ＶCCを内部電圧Ｖint
とするものである。
外部電源電圧検出回路５３が設けられており、外部電圧
ＶCCがある判定電圧以下のときには、降圧回路５１を介
すことなく、直接にこの外部電圧ＶCCを内部電圧Ｖint
とするものである。
【０００９】
【発明が解決しようとする課題】図５で示される切替え
回路５２は、外部電圧ＶCCを直接内部電圧Ｖint として
導出する構成となっているために、インピーダンスの低
い大きな占有面積を有するスイッチ素子で構成する必要
があるという欠点がある。
回路５２は、外部電圧ＶCCを直接内部電圧Ｖint として
導出する構成となっているために、インピーダンスの低
い大きな占有面積を有するスイッチ素子で構成する必要
があるという欠点がある。
【００１０】また、図４（Ａ）の回路構成では、外部電
源電圧ＶCCが５Ｖのときと３Ｖのときでは、降圧電圧Ｖ
int もそれに応じて３Ｖや略２Ｖとなり、内部回路が３
Ｖで動作する様設計された回路の場合には、Ｖint ≒２
Ｖでは規格外となり、誤動作を生ずることは避けられな
いという欠点がある。
源電圧ＶCCが５Ｖのときと３Ｖのときでは、降圧電圧Ｖ
int もそれに応じて３Ｖや略２Ｖとなり、内部回路が３
Ｖで動作する様設計された回路の場合には、Ｖint ≒２
Ｖでは規格外となり、誤動作を生ずることは避けられな
いという欠点がある。
【００１１】本発明の目的は、スイッチ素子を低インピ
ーダンスとする必要がなく、よって占有面積が大となら
ない電源降圧回路を提供することである。
ーダンスとする必要がなく、よって占有面積が大となら
ない電源降圧回路を提供することである。
【００１２】本発明の他の目的は、外部電源電圧が５Ｖ
や３Ｖのときも降圧電圧を略３Ｖに保つことができ、内
部回路への動作電源としての規格を満足することができ
る電源降圧回路を提供することである。
や３Ｖのときも降圧電圧を略３Ｖに保つことができ、内
部回路への動作電源としての規格を満足することができ
る電源降圧回路を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、ゼロレ
ベルから第１レベルまでの電圧範囲を取り得る外部電圧
を分圧する分圧回路と、この分圧電圧と出力電圧端子の
出力電圧とを差動入力とする差動回路と、この差動回路
の出力をゲート入力とし前記外部電圧がソースへ供給さ
れドレイが前記出力電圧端子に接続された出力トランジ
スタ素子とを含む電源降圧回路であって、前記外部電圧
のレベル検出をなす電圧検出回路と、この検出結果に応
じて前記トランジスタ素子のゲート入力を前記差動回路
の出力から前記検出結果に切替える切替え回路とを含む
ことを特徴とする電源降圧回路が得られる。
ベルから第１レベルまでの電圧範囲を取り得る外部電圧
を分圧する分圧回路と、この分圧電圧と出力電圧端子の
出力電圧とを差動入力とする差動回路と、この差動回路
の出力をゲート入力とし前記外部電圧がソースへ供給さ
れドレイが前記出力電圧端子に接続された出力トランジ
スタ素子とを含む電源降圧回路であって、前記外部電圧
のレベル検出をなす電圧検出回路と、この検出結果に応
じて前記トランジスタ素子のゲート入力を前記差動回路
の出力から前記検出結果に切替える切替え回路とを含む
ことを特徴とする電源降圧回路が得られる。
【００１４】
【作用】ゼロレベルから第１レベルまでの電圧範囲をと
り得る外部電圧を第２レベルに降圧する降圧回路と、外
部電圧のレベルを検出する電圧検出回路とを設け、降圧
回路を外部電圧が第１レベル〜第２レベルの電圧範囲で
活性動作させ、第２レベル〜ゼロレベルの電圧範囲では
電圧検出回路の出力に応じて内部電圧を導出するように
する。
り得る外部電圧を第２レベルに降圧する降圧回路と、外
部電圧のレベルを検出する電圧検出回路とを設け、降圧
回路を外部電圧が第１レベル〜第２レベルの電圧範囲で
活性動作させ、第２レベル〜ゼロレベルの電圧範囲では
電圧検出回路の出力に応じて内部電圧を導出するように
する。
【００１５】直接外部電圧を切替える必要がないので、
切替え部のスイッチ素子は低インピーダンスとする必要
がなく占有面積を大とすることはない。また、電圧検出
回路の検出閾値を適当に設定することにより、外部電圧
が５Ｖや３Ｖのときも降圧電圧を略３Ｖの規格電圧にす
ることができる。
切替え部のスイッチ素子は低インピーダンスとする必要
がなく占有面積を大とすることはない。また、電圧検出
回路の検出閾値を適当に設定することにより、外部電圧
が５Ｖや３Ｖのときも降圧電圧を略３Ｖの規格電圧にす
ることができる。
【００１６】
【実施例】以下に図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１７】図１は本発明の一実施例の回路図であり、
図４と同等部分は同一符号にて示している。降圧回路１
の差動回路（トランジスタＮ２，Ｎ３）の出力と内部電
源負荷回路２のトランジスタＰ３のゲート入力との間に
スイッチ回路４が設けられている。
図４と同等部分は同一符号にて示している。降圧回路１
の差動回路（トランジスタＮ２，Ｎ３）の出力と内部電
源負荷回路２のトランジスタＰ３のゲート入力との間に
スイッチ回路４が設けられている。
【００１８】このスイッチ回路４の切替え制御のために
電圧検出回路３が設けられている。この電圧検出回路３
は、外部電圧ＶCCのレベルを検出するものであり、Ｐチ
ャネル型ＭＯＳトランジスタＰ４とＮチャネル型ＭＯＳ
トランジスタＮ５とによる分圧回路と、この分圧出力
（ｂ点の電圧）を入力とするＣＭＯＳインバータ３１
（トランジスタＰ５，Ｎ６）とからなり、このＣＭＯＳ
インバータ３１の出力（Ｃ点の電圧）が検出出力となっ
ている。
電圧検出回路３が設けられている。この電圧検出回路３
は、外部電圧ＶCCのレベルを検出するものであり、Ｐチ
ャネル型ＭＯＳトランジスタＰ４とＮチャネル型ＭＯＳ
トランジスタＮ５とによる分圧回路と、この分圧出力
（ｂ点の電圧）を入力とするＣＭＯＳインバータ３１
（トランジスタＰ５，Ｎ６）とからなり、このＣＭＯＳ
インバータ３１の出力（Ｃ点の電圧）が検出出力となっ
ている。
【００１９】この検出出力はスイッチ回路４へ入力され
ており、このスイッチ回路４はＣ点の電圧を入力とする
ＣＭＯＳインバータ４３（トランジスタＰ６，Ｎ７）
と、このインバータ４３の入出力によりオンオフ制御さ
れるトランスファゲート（ＴＧ）４１，４２とからな
る。トランスファゲート４１は降圧回路１の差動トラン
ジスタＮ２のドレイン出力と内部電源負荷回路２のトラ
ンジスタＰ３のゲート入力との間をオンオフ制御する。
また、トランスファゲート４２は電圧検出回路３の検出
出力Ｃのインバータ４３（Ｐ６，Ｎ７）による反転出力
とトランジスタＰ３のゲート入力との間をオンオフ制御
する。
ており、このスイッチ回路４はＣ点の電圧を入力とする
ＣＭＯＳインバータ４３（トランジスタＰ６，Ｎ７）
と、このインバータ４３の入出力によりオンオフ制御さ
れるトランスファゲート（ＴＧ）４１，４２とからな
る。トランスファゲート４１は降圧回路１の差動トラン
ジスタＮ２のドレイン出力と内部電源負荷回路２のトラ
ンジスタＰ３のゲート入力との間をオンオフ制御する。
また、トランスファゲート４２は電圧検出回路３の検出
出力Ｃのインバータ４３（Ｐ６，Ｎ７）による反転出力
とトランジスタＰ３のゲート入力との間をオンオフ制御
する。
【００２０】更に、降圧回路１の差動回路の活性制御を
行うための制御回路５が設けられている。降圧電源電圧
Ｖint を動作電圧として動作する内部回路（図示せず）
がメモリ回路であるとすると、この制御回路５はチップ
イネーブル信号ＣＥ（ローアクティブ）をゲート入力と
するＰチャネル型ＭＯＳトランジスタＰ７とＮチャネル
型ＭＯＳトランジスタＮ８と、インバータ３１の出力Ｃ
をゲート入力とするＰチャネル型ＭＯＳトランジスタＰ
８とＮチャネル型ＭＯＳトランジスタＮ９とからなり、
２入力ＮＯＲ回路として動作する。このＮＯＲ出力が先
の差動回路の電流源トランジスタＮ４のゲート制御信号
となっている。
行うための制御回路５が設けられている。降圧電源電圧
Ｖint を動作電圧として動作する内部回路（図示せず）
がメモリ回路であるとすると、この制御回路５はチップ
イネーブル信号ＣＥ（ローアクティブ）をゲート入力と
するＰチャネル型ＭＯＳトランジスタＰ７とＮチャネル
型ＭＯＳトランジスタＮ８と、インバータ３１の出力Ｃ
をゲート入力とするＰチャネル型ＭＯＳトランジスタＰ
８とＮチャネル型ＭＯＳトランジスタＮ９とからなり、
２入力ＮＯＲ回路として動作する。このＮＯＲ出力が先
の差動回路の電流源トランジスタＮ４のゲート制御信号
となっている。
【００２１】電圧検出回路３は分圧回路（Ｎ５，Ｐ４）
とＣＭＯＳインバータ（Ｎ６，Ｐ３１）からなってお
り、通常インバータの閾値レベルは１／２ＶCCに設定さ
れているが、本例では、ＶCCが３Ｖのときにその出力Ｃ
がハイレベルになる様にその閾値を予め定めておくもの
とする。
とＣＭＯＳインバータ（Ｎ６，Ｐ３１）からなってお
り、通常インバータの閾値レベルは１／２ＶCCに設定さ
れているが、本例では、ＶCCが３Ｖのときにその出力Ｃ
がハイレベルになる様にその閾値を予め定めておくもの
とする。
【００２２】具体的には、外部電源ＶCCが０〜５Ｖまで
の範囲をとるとし、ＶCCが５Ｖのとき降圧出力電圧Ｖin
t が３Ｖであるとすると、３Ｖと５Ｖとの中間レベルで
ある４Ｖ（０．８ＶCC）が閾値となる様に、インバータ
（Ｎ６，Ｐ５）の各素子定数を定めるものとする。
の範囲をとるとし、ＶCCが５Ｖのとき降圧出力電圧Ｖin
t が３Ｖであるとすると、３Ｖと５Ｖとの中間レベルで
ある４Ｖ（０．８ＶCC）が閾値となる様に、インバータ
（Ｎ６，Ｐ５）の各素子定数を定めるものとする。
【００２３】図２は上述した如き数値の場合の外部電圧
ＶCC（０〜５Ｖ）に対するｂ点の電圧変化と内部降圧電
圧Ｖint の変化との関係を示す図である。
ＶCC（０〜５Ｖ）に対するｂ点の電圧変化と内部降圧電
圧Ｖint の変化との関係を示す図である。
【００２４】外部電圧ＶCCが０Ｖから４Ｖ（電圧検出回
路３の閾値）までの間は、ｂ点の分圧出力は図２ｂの様
に変化する。尚、ＶCCが１Ｖ位で、Ｎチャネル型トラン
ジスタＮ５がオンとなり、分圧動作が開始される。この
間インバータ３１の出力Ｃは、分圧出力ｂが４Ｖ（閾
値）以下であるので、ハイレベルを出力しており、よっ
て切替え回路４のトランスファゲート４２はオン、トラ
ンスファゲート４１はオフとなっている。
路３の閾値）までの間は、ｂ点の分圧出力は図２ｂの様
に変化する。尚、ＶCCが１Ｖ位で、Ｎチャネル型トラン
ジスタＮ５がオンとなり、分圧動作が開始される。この
間インバータ３１の出力Ｃは、分圧出力ｂが４Ｖ（閾
値）以下であるので、ハイレベルを出力しており、よっ
て切替え回路４のトランスファゲート４２はオン、トラ
ンスファゲート４１はオフとなっている。
【００２５】従って、内部電源負荷回路２のトランジス
タＰ３のゲートにはインバータ３１の出力Ｃを入力とす
るインバータ４３の出力が供給されている。このとき、
インバータ３１の出力Ｃはハイレベルであり、インバー
タ４３の出力はローレベルであるから、Ｐチャネル型ト
ランジスタＰ３はオン状態にあり、そのソース電圧であ
るＶCCがトランジスタＰ３のドレインすなわちＶint と
なって導出されている。
タＰ３のゲートにはインバータ３１の出力Ｃを入力とす
るインバータ４３の出力が供給されている。このとき、
インバータ３１の出力Ｃはハイレベルであり、インバー
タ４３の出力はローレベルであるから、Ｐチャネル型ト
ランジスタＰ３はオン状態にあり、そのソース電圧であ
るＶCCがトランジスタＰ３のドレインすなわちＶint と
なって導出されている。
【００２６】ＶCCが上昇して分圧出力ｂがインバータ３
１の閾値である４Ｖ近くになると、インバータ３１と４
３及びトランスファゲート４２の作用により、トランジ
スタＰ３のソース出力は飽和して３Ｖより若干高いレベ
ルとなって上昇しない。
１の閾値である４Ｖ近くになると、インバータ３１と４
３及びトランスファゲート４２の作用により、トランジ
スタＰ３のソース出力は飽和して３Ｖより若干高いレベ
ルとなって上昇しない。
【００２７】尚、この間は、制御回路５のトランジスタ
Ｎ９のゲートにハイレベルの出力Ｃが印加されているの
で、このトランジスタ９はオンとなり、よってトランジ
スタ９のドレインはローレベルとなって降圧回路１の電
流源トランジスタＮ４をオフとし、差動回路（Ｎ２，Ｎ
３）は非活性化されている。
Ｎ９のゲートにハイレベルの出力Ｃが印加されているの
で、このトランジスタ９はオンとなり、よってトランジ
スタ９のドレインはローレベルとなって降圧回路１の電
流源トランジスタＮ４をオフとし、差動回路（Ｎ２，Ｎ
３）は非活性化されている。
【００２８】そして、分圧出力ｂが４Ｖになると、イン
バータ３１は反転してその出力Ｃはローレベルとなり、
トランスファゲート４２はオフ、４１はオンとなる。同
時に、差動回路の電流源トランジスタＮ４もオン制御さ
れるので、降圧回路１は活性状態となる。
バータ３１は反転してその出力Ｃはローレベルとなり、
トランスファゲート４２はオフ、４１はオンとなる。同
時に、差動回路の電流源トランジスタＮ４もオン制御さ
れるので、降圧回路１は活性状態となる。
【００２９】その結果、トランジスタＰ３のゲートに
は、降圧回路１の差動回路出力が供給され、図４（Ａ）
の回路と同様な降圧動作を行う。
は、降圧回路１の差動回路出力が供給され、図４（Ａ）
の回路と同様な降圧動作を行う。
【００３０】尚、３Ｖ系の回路（３Ｖの電源電圧で動作
する回路であり、本例ではＶint を動作電源とするメモ
リ等の回路）での動作保償電圧は、一般に２．７〜３．
３Ｖ若しくは３．０〜３．６Ｖであるので、図２の電圧
波形に示す如く、外部電圧ＶCCが３〜５Ｖの間では、Ｖ
int は２．７〜３．３Ｖ位の範囲となっており、動作保
償電圧範囲内であり、充分仕様を満足していることにな
る。
する回路であり、本例ではＶint を動作電源とするメモ
リ等の回路）での動作保償電圧は、一般に２．７〜３．
３Ｖ若しくは３．０〜３．６Ｖであるので、図２の電圧
波形に示す如く、外部電圧ＶCCが３〜５Ｖの間では、Ｖ
int は２．７〜３．３Ｖ位の範囲となっており、動作保
償電圧範囲内であり、充分仕様を満足していることにな
る。
【００３１】更に、ＶCCが３Ｖのときも５Ｖのときも、
出力電圧Ｖint は共に略３Ｖと一定となっているから、
内部回路の動作電源としては好適である。
出力電圧Ｖint は共に略３Ｖと一定となっているから、
内部回路の動作電源としては好適である。
【００３２】図３は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。本例
では、図１の切替え回路４を設ける代りに、内部電源負
荷回路２内にスイッチ素子を設けたものである。すなわ
ち、制御回路５内の２入力ＮＯＲ回路（Ｎ８，Ｎ９）の
出力によりＰチャネル型ＭＯＳトランジスタＰ９，Ｐ１
０をオンオフ制御するようにしている。
り、図１と同等部分は同一符号により示している。本例
では、図１の切替え回路４を設ける代りに、内部電源負
荷回路２内にスイッチ素子を設けたものである。すなわ
ち、制御回路５内の２入力ＮＯＲ回路（Ｎ８，Ｎ９）の
出力によりＰチャネル型ＭＯＳトランジスタＰ９，Ｐ１
０をオンオフ制御するようにしている。
【００３３】トランジスタＰ９，Ｐ１０のソースにはＶ
CCを印加し、トランジスタＰ９のドレイン出力によりト
ランジスタＰ３を制御する。トランジスタＰ３とＰ１０
のドレイン出力を共通として内部降圧電圧Ｖint とする
と共に、差動回路のトランジスタＮ３の入力へフィード
バックしている。
CCを印加し、トランジスタＰ９のドレイン出力によりト
ランジスタＰ３を制御する。トランジスタＰ３とＰ１０
のドレイン出力を共通として内部降圧電圧Ｖint とする
と共に、差動回路のトランジスタＮ３の入力へフィード
バックしている。
【００３４】かかる構成においても、外部電圧ＶCCが０
〜４Ｖの間は、電圧検出回路３のインバータ３１の出力
Ｃはハイレベルとなっているので、２入力ＮＯＲ回路の
出力（Ｎ９のドレイン）はローレベルになっている。従
って、トランジスタＰ３はオフでトランジスタＰ１０は
オフであり、また電流源トランジスタＮ４もオフとなっ
て差動回路は非活性化されている。
〜４Ｖの間は、電圧検出回路３のインバータ３１の出力
Ｃはハイレベルとなっているので、２入力ＮＯＲ回路の
出力（Ｎ９のドレイン）はローレベルになっている。従
って、トランジスタＰ３はオフでトランジスタＰ１０は
オフであり、また電流源トランジスタＮ４もオフとなっ
て差動回路は非活性化されている。
【００３５】よって、Ｐチャネル型トランジスタＰ１０
のゲートには、電圧検出回路３の出力Ｃが２入力ＮＯＲ
回路のインバータを介して印加されていることになり、
図１の回路と等価になる。
のゲートには、電圧検出回路３の出力Ｃが２入力ＮＯＲ
回路のインバータを介して印加されていることになり、
図１の回路と等価になる。
【００３６】外部電圧ＶCCが４Ｖ以上になると、インバ
ータ３１の出力Ｃがローレベルになるので、降圧回路１
が活性化されると共に、Ｐチャネル型トランジスタＰ３
がオン、Ｐ１０がオフとなり、やはり図１の回路と等価
になることは明らかである。
ータ３１の出力Ｃがローレベルになるので、降圧回路１
が活性化されると共に、Ｐチャネル型トランジスタＰ３
がオン、Ｐ１０がオフとなり、やはり図１の回路と等価
になることは明らかである。
【００３７】この図３の実施例では、図１の切替え回路
４が不要となるので、回路が簡単化され、それだけ寄生
抵抗や寄生容量がなくなり、電源降圧回路全体の特性が
改善される。
４が不要となるので、回路が簡単化され、それだけ寄生
抵抗や寄生容量がなくなり、電源降圧回路全体の特性が
改善される。
【００３８】
【発明の効果】以上述べた様に、本発明によれば、外部
電圧のレベル判定をなす電圧検出回路により外部電圧が
第１レベルのときは降圧回路の出力電圧を用い、電圧検
出回路の閾値レベル以下のときには、この電圧検出回路
の出力を用いて、内部電源負荷回路のＭＯＳトランジス
タを制御するようにして内部電圧を得ているので、大き
な面積を要するスイッチ素子が必要ないという効果があ
る。
電圧のレベル判定をなす電圧検出回路により外部電圧が
第１レベルのときは降圧回路の出力電圧を用い、電圧検
出回路の閾値レベル以下のときには、この電圧検出回路
の出力を用いて、内部電源負荷回路のＭＯＳトランジス
タを制御するようにして内部電圧を得ているので、大き
な面積を要するスイッチ素子が必要ないという効果があ
る。
【００３９】また、電圧検出回路の閾値レベルを第１レ
ベルと正規内部電圧レベルとの中間に設定することによ
り、外部電圧の広い範囲に亘り、規格範囲の降圧出力
（内部電圧）を得ることができるという効果がある。
ベルと正規内部電圧レベルとの中間に設定することによ
り、外部電圧の広い範囲に亘り、規格範囲の降圧出力
（内部電圧）を得ることができるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の入出力特性図である。
【図３】本発明の他の実施例の回路図である。
【図４】（Ａ）は従来の電源降圧回路の例を示す図，
（Ｂ）はその入出力特性図である。
（Ｂ）はその入出力特性図である。
【図５】従来の電源降圧回路の応用例を示す図である。
１ 降圧回路 ２ 内部電源負荷回路 ３ 電圧検出回路 ４ スイッチ回路 ５ 制御回路 ３１，４３ インバータ ４１，４２ トランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】本発明によれば、ゼロレ
ベルから第１レベルまでの電圧範囲を取り得る外部電圧
を分圧する分圧回路と、この分圧電圧と出力電圧端子の
出力電圧とを差動入力とする差動回路と、この差動回路
の出力をゲート入力とし前記外部電圧がソースへ供給さ
れドレインが前記出力電圧端子に接続された出力トラン
ジスタ素子とを含む電源降圧回路であって、前記外部電
圧のレベル検出をなす電圧検出回路と、この検出結果に
応じて前記トランジスタ素子のゲート入力を前記差動回
路の出力から前記検出結果に切替える切替え回路とを含
むことを特徴とする電源降圧回路が得られる。
ベルから第１レベルまでの電圧範囲を取り得る外部電圧
を分圧する分圧回路と、この分圧電圧と出力電圧端子の
出力電圧とを差動入力とする差動回路と、この差動回路
の出力をゲート入力とし前記外部電圧がソースへ供給さ
れドレインが前記出力電圧端子に接続された出力トラン
ジスタ素子とを含む電源降圧回路であって、前記外部電
圧のレベル検出をなす電圧検出回路と、この検出結果に
応じて前記トランジスタ素子のゲート入力を前記差動回
路の出力から前記検出結果に切替える切替え回路とを含
むことを特徴とする電源降圧回路が得られる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (6)
- 【請求項１】 ゼロレベルから第１レベルまでの電圧範
囲を取り得る外部電圧を分圧する分圧回路と、この分圧
電圧と出力電圧端子の出力電圧とを差動入力とする差動
回路と、この差動回路の出力をゲート入力とし前記外部
電圧がソースへ供給されドレイが前記出力電圧端子に接
続された出力トランジスタ素子とを含む電源降圧回路で
あって、前記外部電圧のレベル検出をなす電圧検出回路
と、この検出結果に応じて前記トランジスタ素子のゲー
ト入力を前記差動回路の出力から前記検出結果に切替え
る切替え回路とを含むことを特徴とする電源降圧回路。 - 【請求項２】 前記電圧検出回路は所定閾値を有しこの
閾値に対する前記外部電圧の大小を検出するよう構成さ
れており、前記切替え回路は、前記閾値に対して前記外
部電圧が小なるとき前記ゲート入力を前記検出結果に切
替え、大なるとき前記差動回路の出力に切替えることを
特徴とする請求項１記載の電源降圧回路。 - 【請求項３】 前記外部電圧が前記第１レベルのときに
前記出力電圧はそれより低い第２レベルに降圧され、前
記所定閾値は前記第１レベルと第２レベルとの間の中間
レベルに設定されていることを特徴とする請求項２記載
の電源降圧回路。 - 【請求項４】 前記外部電圧が前記所定閾値より小なる
とき前記差動回路を非活性化する制御回路を更に含むこ
とを特徴とする請求項２または３記載の電源降圧回路。 - 【請求項５】 前記電圧検出回路は、前記外部電圧を分
圧する分圧手段と、この分圧出力を入力とする第１のイ
ンバータとを有し、前記切替え回路は、前記第１のイン
バータの出力を入力とする第２のインバータと、この第
２のインバータの出力を前記ゲート入力とするスイッチ
手段とを有することを特徴とする請求項４記載の電源降
圧回路。 - 【請求項６】 前記所定閾値は、前記電圧検出回路の分
圧手段の分圧レベルと前記第１のインバータの閾値とに
より決定されることを特徴とする請求項５記載の電源降
圧回路。
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|---|---|---|---|
| JP7019624A JP2785732B2 (ja) | 1995-02-08 | 1995-02-08 | 電源降圧回路 |
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| KR1019960003034A KR0153305B1 (ko) | 1995-02-08 | 1996-02-08 | 전력 소모를 감소시키도록 설계된 정전원 회로를 구비한 반도체회로 |
| TW085101561A TW286444B (ja) | 1995-02-08 | 1996-02-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019624A JP2785732B2 (ja) | 1995-02-08 | 1995-02-08 | 電源降圧回路 |
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| JPH08211954A true JPH08211954A (ja) | 1996-08-20 |
| JP2785732B2 JP2785732B2 (ja) | 1998-08-13 |
Family
ID=12004356
Family Applications (1)
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|---|---|---|---|
| JP7019624A Expired - Lifetime JP2785732B2 (ja) | 1995-02-08 | 1995-02-08 | 電源降圧回路 |
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| JP (1) | JP2785732B2 (ja) |
| KR (1) | KR0153305B1 (ja) |
| TW (1) | TW286444B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111395A (en) * | 1999-07-07 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Power supply voltage step-down circuitry |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| JP2013501442A (ja) * | 2009-08-07 | 2013-01-10 | シーメンス アクチエンゲゼルシヤフト | 特に圧電式のマイクロジェネレータを有しているエネルギ自立型のマイクロシステムのためのトリガ回路及び整流器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621542B2 (ja) * | 1997-02-27 | 2005-02-16 | 株式会社東芝 | 半導体集積回路 |
| US5880623A (en) * | 1997-02-28 | 1999-03-09 | Exar Corporation | Power supply control techniques for FET circuits |
| JPH1166855A (ja) * | 1997-06-10 | 1999-03-09 | Fujitsu Ltd | 電位検出回路、半導体装置、及び半導体記憶装置 |
| JPH11231954A (ja) | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 内部電源電圧発生回路 |
| WO2002009119A1 (fr) * | 2000-07-25 | 2002-01-31 | Nec Corporation | Circuit de regulation du niveau de tension interne, memoire semi-conducteur et procede de commande dudit circuit et de ladite memoire |
| US7095273B2 (en) * | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| US6674305B1 (en) * | 2002-07-08 | 2004-01-06 | Semiconductor Components Industries Llc | Method of forming a semiconductor device and structure therefor |
| US7212067B2 (en) * | 2003-08-01 | 2007-05-01 | Sandisk Corporation | Voltage regulator with bypass for multi-voltage storage system |
| KR100626367B1 (ko) * | 2003-10-02 | 2006-09-20 | 삼성전자주식회사 | 내부전압 발생장치 |
| US7164561B2 (en) * | 2004-02-13 | 2007-01-16 | Sandisk Corporation | Voltage regulator using protected low voltage devices |
| JP4354360B2 (ja) * | 2004-07-26 | 2009-10-28 | Ｏｋｉセミコンダクタ株式会社 | 降圧電源装置 |
| US8638161B2 (en) * | 2011-07-20 | 2014-01-28 | Nxp B.V. | Power control device and method therefor |
| US9122293B2 (en) | 2012-10-31 | 2015-09-01 | Qualcomm Incorporated | Method and apparatus for LDO and distributed LDO transient response accelerator |
| US9170590B2 (en) | 2012-10-31 | 2015-10-27 | Qualcomm Incorporated | Method and apparatus for load adaptive LDO bias and compensation |
| US9235225B2 (en) | 2012-11-06 | 2016-01-12 | Qualcomm Incorporated | Method and apparatus reduced switch-on rate low dropout regulator (LDO) bias and compensation |
| US8981745B2 (en) * | 2012-11-18 | 2015-03-17 | Qualcomm Incorporated | Method and apparatus for bypass mode low dropout (LDO) regulator |
| JP6466761B2 (ja) * | 2015-03-31 | 2019-02-06 | ラピスセミコンダクタ株式会社 | 半導体装置、及び電源供給方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129769A (ja) * | 1987-11-12 | 1989-05-23 | Hitachi Ltd | 半導体集積回路 |
| JPH06295585A (ja) * | 1991-08-19 | 1994-10-21 | Samsung Electron Co Ltd | 内部電源電圧発生回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184031A (en) * | 1990-02-08 | 1993-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5283762A (en) * | 1990-05-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device containing voltage converting circuit and operating method thereof |
| JPH04345995A (ja) * | 1991-05-22 | 1992-12-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
-
1995
- 1995-02-08 JP JP7019624A patent/JP2785732B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-07 US US08/598,260 patent/US5696465A/en not_active Expired - Fee Related
- 1996-02-08 KR KR1019960003034A patent/KR0153305B1/ko not_active IP Right Cessation
- 1996-02-08 TW TW085101561A patent/TW286444B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129769A (ja) * | 1987-11-12 | 1989-05-23 | Hitachi Ltd | 半導体集積回路 |
| JPH06295585A (ja) * | 1991-08-19 | 1994-10-21 | Samsung Electron Co Ltd | 内部電源電圧発生回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111395A (en) * | 1999-07-07 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Power supply voltage step-down circuitry |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| JP2013501442A (ja) * | 2009-08-07 | 2013-01-10 | シーメンス アクチエンゲゼルシヤフト | 特に圧電式のマイクロジェネレータを有しているエネルギ自立型のマイクロシステムのためのトリガ回路及び整流器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5696465A (en) | 1997-12-09 |
| KR960032133A (ko) | 1996-09-17 |
| TW286444B (ja) | 1996-09-21 |
| JP2785732B2 (ja) | 1998-08-13 |
| KR0153305B1 (ko) | 1998-12-15 |
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