KR930009056A - 제1전압 부스팅 회로를 가진 집적 회로 - Google Patents

제1전압 부스팅 회로를 가진 집적 회로 Download PDF

Info

Publication number
KR930009056A
KR930009056A KR1019920019406A KR920019406A KR930009056A KR 930009056 A KR930009056 A KR 930009056A KR 1019920019406 A KR1019920019406 A KR 1019920019406A KR 920019406 A KR920019406 A KR 920019406A KR 930009056 A KR930009056 A KR 930009056A
Authority
KR
South Korea
Prior art keywords
voltage
boosting
power supply
boosted
source
Prior art date
Application number
KR1019920019406A
Other languages
English (en)
Other versions
KR100278725B1 (ko
Inventor
리현
Original Assignee
제임스 에이치.폭스
아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제임스 에이치.폭스, 아메리칸 텔리폰 앤드 텔레그라프 캄파니 filed Critical 제임스 에이치.폭스
Publication of KR930009056A publication Critical patent/KR930009056A/ko
Application granted granted Critical
Publication of KR100278725B1 publication Critical patent/KR100278725B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

매우 많은 집적 회로 응용이 부스팅된 노드에 대해 존재하고, 그때 전압은 전원 레벨이상으로 승압된다. 이는 전형적으로 마이크로프로세서안의 클럭 구동기 회로와, 동적/정적 메모리 칩안에 로우 라인(row lines), 및 기판 바이어스 발생기를 포함한다. 한편, 종래 기술에 있어서, 단지 n-채널 트랜지스터만이 드레인-대-기판 다이오드의 순바이어스를 방지하기 위해 노드를 양의 전원 레벨이상으로 부스팅하는데 사용될 수 있다. 본 발명은 디바이스 소스/드레인 영역이 부스팅된 노드에 접속되게 해준다. 이것은 상기 디바이스가 형성되는 n-터브(101)의 전압을 부스팅시키므로써 이루어지며, 그에 따라 p 소스/드레인 영역이 랫치-업(latuh-jp)또는 다른 문제점없이 부스팅되게 해준다. 마찬가지로, n-채널 디바이스가 Vss 보다 더 음의 값으로 부스팅된 노드에 접속될 수도 있다.

Description

제1전압 부스팅 회로를 가진 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실행하는데 사용될수도 있는 반도체 영역의 대표적인 단면도
제2도는 본 발명을 실행하는데 사용될수도 있는 대표적인 회로 실시예를 도시한 도면
제3도는 더 높은 전압을 얻기위해 다중-부스팅 기술의 실시예를 도시한 도면

Claims (10)

  1. 소스/드레인 영역상의 주어진 전원 전압보다 더 큰 제1부스팅 전압 레벨을 제공하는 부스팅 회로와 함께 소정의 도전형 기판(100)내에 형성된 상기 정반대 도전형의 제1터브 영역(101)내에 형성된 소정의 도전형의 소스/드레인 영역(102,103)을 가진 전계 효과 트랜지스터를 포함하는, 상기 제1전압 부스팅 회로를 가진 집적회로에 있어서, 상기 소스/드레인 영역(103)중 하나가 전기적으로 상기 제1터브 영역(101)에 접속되며, 그에 따라 상기 제1터브 영역상의 전압이 상기 제1부스팅 전압 레벨로 상승되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 소스/드레인 영역(103)이 상기 정반대 도전형의 강하게 도핑된 터브-타이 영역(104)에 의해 상기 제1터브 영역에 전기적으로 접속되는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 제1터브 영역(31)에서 분리된 상기 정반대 도전형의 부가적인 터브 영역(32)내에 형성된 상기 소정의 도전형의 소스/드레인 영역(37,38)을 가진 전계 효과 트랜지스터를 포함하는 부가적인 전압 부스팅 회로로써 그에 따라 상기 제1전압 부스팅 회로로부터 부스팅된 전압 레벨이 상기 제1부스팅 전압 레벨보다 큰 제2부스팅 전압 레벨로 상기 부가적인 전압 부스팅 회로에 의해 좀 더 부스팅되는 부가적인 전압 부스팅 회로를 포함하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 제1전압 부스팅 회로가 상기 소정의 도전형의 소스/드레인 영역을 가진 전계 효과 트랜지스터(21)의 게이트 캐패시턴스에 의해 형성되는 부스팅 캐패시터를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서, 상기 제1전압 부스팅 회로가 상기 소정의 도전형의 소스/드레인 영역을 보유한 트랜지스터(20)를 포함하며, 이때 상기 소스/드레인 영역중 하나는 상기 소정의 전원 전압에 접속되고, 다른 하나는 상기 부스팅 캐패시터에 접속되는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 제1터브 영역이 상기 기판에 대해 원하는 캐패시턴스 레벨을 얻기에 충분한 크기를 가진 상기 기판과 함께 접합 영역을 갖는 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 도핑된 터브 영역이 상기 기판안에 형성된 상기 정반대 도전형의 최소한 하나의 다른 도핑 터브 영역에 접속되고, 그에 따라 상기 접속딘 터브 영역의 전체 접합 영역이 원하는 주기동안 부스팅된 전압을 유지하도록 상기 기판에 대해 원하는 캐패시턴스 레벨을 얻기에 충분한 크기를 갖게 되는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 캐패시턴스가 최소한 100 피코패럿인 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 소정의 도전형이 p-형이고, 상기 소정의 전원전압이 양의 전원전압이며, 그때 상기 부스팅된 전압이 상기 소정의 전원전압보다 더 양의 값을 갖는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, 상기 소정의 도전형이 n형이고, 상기 소정의 전원전압이 음의 전원전압이며, 그때 상기 부스팅된 전압이 상기 소정의 전원전압보다 좀더 음의 값을 갖는 것을 특징으로 하는 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920019406A 1991-10-24 1992-10-22 제1전압 부스팅 회로를 가진 집적회로 KR100278725B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/782,034 US5289025A (en) 1991-10-24 1991-10-24 Integrated circuit having a boosted node
US782,034 1991-10-24

Publications (2)

Publication Number Publication Date
KR930009056A true KR930009056A (ko) 1993-05-22
KR100278725B1 KR100278725B1 (ko) 2001-02-01

Family

ID=25124740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920019406A KR100278725B1 (ko) 1991-10-24 1992-10-22 제1전압 부스팅 회로를 가진 집적회로

Country Status (6)

Country Link
US (1) US5289025A (ko)
EP (1) EP0539110B1 (ko)
JP (1) JPH05243493A (ko)
KR (1) KR100278725B1 (ko)
DE (1) DE69219270T2 (ko)
HK (1) HK107797A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418476A (en) * 1994-07-28 1995-05-23 At&T Corp. Low voltage output buffer with improved speed
JP3102833B2 (ja) * 1994-09-06 2000-10-23 株式会社 沖マイクロデザイン 昇圧回路
US5814875A (en) * 1995-01-31 1998-09-29 Nippon Steel Corporation Semiconductor device and method of manufacturing the same apparatus and method for providing semiconductor devices having a field shield element between devices
US5698877A (en) * 1995-10-31 1997-12-16 Gonzalez; Fernando Charge-pumping to increase electron collection efficiency
US5883423A (en) * 1996-02-23 1999-03-16 National Semiconductor Corporation Decoupling capacitor for integrated circuit signal driver
US6777753B1 (en) * 2000-07-12 2004-08-17 The United States Of America As Represented By The Secretary Of The Navy CMOS devices hardened against total dose radiation effects
US6605973B1 (en) 2002-03-15 2003-08-12 Taiwan Semiconductor Manufacturing Company High voltage discharge circuit
US7829928B2 (en) * 2006-06-26 2010-11-09 System General Corp. Semiconductor structure of a high side driver and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916430A (en) * 1973-03-14 1975-10-28 Rca Corp System for eliminating substrate bias effect in field effect transistor circuits
US4091360A (en) * 1976-09-01 1978-05-23 Bell Telephone Laboratories, Incorporated Dynamic precharge circuitry
US4639622A (en) * 1984-11-19 1987-01-27 International Business Machines Corporation Boosting word-line clock circuit for semiconductor memory
US4660177A (en) * 1985-01-14 1987-04-21 American Telephone And Telegraph Company Dual port complementary memory
US4649523A (en) * 1985-02-08 1987-03-10 At&T Bell Laboratories Semiconductor memory with boosted word line
US4583157A (en) * 1985-02-08 1986-04-15 At&T Bell Laboratories Integrated circuit having a variably boosted node
ATE79977T1 (de) * 1987-06-10 1992-09-15 Siemens Ag Schaltungsanordnung in einer integrierten halbleiterschaltung.
JPH0713871B2 (ja) * 1987-06-11 1995-02-15 三菱電機株式会社 ダイナミツクｒａｍ
US4905073A (en) * 1987-06-22 1990-02-27 At&T Bell Laboratories Integrated circuit with improved tub tie
JPH03191192A (ja) * 1989-12-20 1991-08-21 Kenzo Kouchi ドア構造
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram

Also Published As

Publication number Publication date
KR100278725B1 (ko) 2001-02-01
EP0539110A1 (en) 1993-04-28
HK107797A (en) 1997-08-22
DE69219270D1 (de) 1997-05-28
US5289025A (en) 1994-02-22
JPH05243493A (ja) 1993-09-21
DE69219270T2 (de) 1997-08-07
EP0539110B1 (en) 1997-04-23

Similar Documents

Publication Publication Date Title
EP0116820B1 (en) Complementary mos circuit
KR930022373A (ko) 챠지펌핑효율이 개선된 챠지펌프회로
KR950007094A (ko) 씨엠오에스(cmos) 집적회로
KR870011696A (ko) 전원전압강하회로
KR950030487A (ko) 래치-업을 방지한 씨모스형 데이타 출력버퍼
KR880009447A (ko) 레치업 방지회로를 가진 c-mos 집적회로장치
KR100243496B1 (ko) 반도체 장치
KR950020709A (ko) 소프트에러가 감소된 메모리셀 및 메모리장치와 소프트에러의 감소방법
KR940022826A (ko) 반도체 기판상에 제조된 집적 회로
KR970018596A (ko) 반도체 집적회로 장치
KR880004578A (ko) 래치업 방지회로를 가진 cmos 집적회로 장치
JP2710113B2 (ja) 相補性回路技術による集積回路
US4873668A (en) Integrated circuit in complementary circuit technology comprising a substrate bias generator
KR960035626A (ko) 파워 온 리셋 회로
KR970053865A (ko) 반도체장치
KR880004579A (ko) 래치업 방지회로를 cmos 직접회로 장치
KR900701045A (ko) 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로
KR930009056A (ko) 제1전압 부스팅 회로를 가진 집적 회로
KR930003381A (ko) 전압 리미터 회로를 갖는 반도체 집적 회로
US6157070A (en) Protection circuit against latch-up in a multiple-supply integrated circuit
KR910010707A (ko) 기준전압 발생장치
JPH0344423B2 (ko)
JPS63308794A (ja) 基板バイアス回路
KR960030395A (ko) 저전압출력회로 및 반도체장치
KR100211759B1 (ko) 듀얼 백 바이어스 공급 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111019

Year of fee payment: 12

EXPY Expiration of term