JPH05243493A - 昇圧節点を有する集積回路 - Google Patents
昇圧節点を有する集積回路Info
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- JPH05243493A JPH05243493A JP4284809A JP28480992A JPH05243493A JP H05243493 A JPH05243493 A JP H05243493A JP 4284809 A JP4284809 A JP 4284809A JP 28480992 A JP28480992 A JP 28480992A JP H05243493 A JPH05243493 A JP H05243493A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Abstract
(57)【要約】 （修正有）
【目的】 与えられたパワー供給レベル以上に上昇させ
た電圧を有する集積回路を提供する。 【構成】 伝導型基板１００中に第１のタブ領域１０１
を設け、さらにその中に伝導型のソース／ドレイン領域
１０２，１０３を有する電界効果トランジスタを含む第
１の電圧上昇回路を有し、該回路はソース／ドレイン領
域にパワー供給電圧より高い上昇電圧レベルを発生す
る。この際、ソース／ドレイン領域１０３は、タブ領域
１０１に電気的に接続されている。
た電圧を有する集積回路を提供する。 【構成】 伝導型基板１００中に第１のタブ領域１０１
を設け、さらにその中に伝導型のソース／ドレイン領域
１０２，１０３を有する電界効果トランジスタを含む第
１の電圧上昇回路を有し、該回路はソース／ドレイン領
域にパワー供給電圧より高い上昇電圧レベルを発生す
る。この際、ソース／ドレイン領域１０３は、タブ領域
１０１に電気的に接続されている。
Description
【０００１】本発明の背景 本発明の分野 本発明は与えられたパワー供給レベル以上に上昇させた
電圧を有する集積回路に係る。
電圧を有する集積回路に係る。
【０００２】従来技術の記述 集積回路の設計において、回路節点における電圧を、パ
ワー供給電圧を越える値に上昇させることがしばしば望
ましい。たとえば５ボルト集積回路の場合、約６ないし
７ボルトの上昇レベルを、しばしば発生させる。上昇さ
せたレベルはクロックドライバとして働くトランジスタ
のゲート、スタティック又はダイナミックメモリチップ
の場合の列ドライバに印加される。このように、典型的
な場合０．５ないし２ボルトの範囲であるトランジスタ
の閾値電圧降下は、上昇した電圧により克服され、より
強いクロック又は列電圧が、改善された集積回路動作に
対して得られる。更に別の用途においては、基板電圧は
いわゆるバックゲートバイアス発生器により、上昇させ
られる。たとえば、負上昇電圧は典型的な場合、トラン
ジスタ閾値を高め、回路容量を減すため、Ｖss以下の電
圧に基板をバイアスするために用いられてきた。
ワー供給電圧を越える値に上昇させることがしばしば望
ましい。たとえば５ボルト集積回路の場合、約６ないし
７ボルトの上昇レベルを、しばしば発生させる。上昇さ
せたレベルはクロックドライバとして働くトランジスタ
のゲート、スタティック又はダイナミックメモリチップ
の場合の列ドライバに印加される。このように、典型的
な場合０．５ないし２ボルトの範囲であるトランジスタ
の閾値電圧降下は、上昇した電圧により克服され、より
強いクロック又は列電圧が、改善された集積回路動作に
対して得られる。更に別の用途においては、基板電圧は
いわゆるバックゲートバイアス発生器により、上昇させ
られる。たとえば、負上昇電圧は典型的な場合、トラン
ジスタ閾値を高め、回路容量を減すため、Ｖss以下の電
圧に基板をバイアスするために用いられてきた。
【０００３】ＣＭＯＳ技術で改良された従来技術の昇圧
回路において、ｎ−チャネルトランジスタは正電圧を上
昇させる（ＶDD以上）ために、一方ｐ−チャネルトラン
ジスタは負電圧を上昇させる（ＶSS以下）ために用いら
れた。ダイナミックメモリ中で用いられたｎ−チャネル
上昇回路の一列は、本件と同じ権利者が有する米国特許
第４，６４９，５２３号に示されているが、なお他の型
の回路も可能である。昇圧正節点に接続されたｎ−チャ
ネルデバイスをこのように用いることにより、トランジ
スタのソースはドレイン領域と、それが形成された半導
体領域間が、順方向バイアスされるのが防止される。す
なわち、ｎ形ドレイン領域上の正電圧は、ドレインと下
のｐ形領域間の接合を、逆バイアスする。そうでない
と、ドレインと下の領域間の順方向バイアス伝導が、集
積回路の動作に望ましくない効果を生じる。たとえば、
伝導により上昇回路の負荷が下り、パワーを浪費する。
また、伝導により下の領域に望ましくないキャリヤが注
入される可能性があり、それによってＣＭＯＳ回路にラ
ッチアップが生じうる。しかし、この制約により、与え
られた形の昇圧節点に接続された１つの伝導形のみのソ
ース／ドレイン領域を使用することに対し、設計上の自
由度が制限される。
回路において、ｎ−チャネルトランジスタは正電圧を上
昇させる（ＶDD以上）ために、一方ｐ−チャネルトラン
ジスタは負電圧を上昇させる（ＶSS以下）ために用いら
れた。ダイナミックメモリ中で用いられたｎ−チャネル
上昇回路の一列は、本件と同じ権利者が有する米国特許
第４，６４９，５２３号に示されているが、なお他の型
の回路も可能である。昇圧正節点に接続されたｎ−チャ
ネルデバイスをこのように用いることにより、トランジ
スタのソースはドレイン領域と、それが形成された半導
体領域間が、順方向バイアスされるのが防止される。す
なわち、ｎ形ドレイン領域上の正電圧は、ドレインと下
のｐ形領域間の接合を、逆バイアスする。そうでない
と、ドレインと下の領域間の順方向バイアス伝導が、集
積回路の動作に望ましくない効果を生じる。たとえば、
伝導により上昇回路の負荷が下り、パワーを浪費する。
また、伝導により下の領域に望ましくないキャリヤが注
入される可能性があり、それによってＣＭＯＳ回路にラ
ッチアップが生じうる。しかし、この制約により、与え
られた形の昇圧節点に接続された１つの伝導形のみのソ
ース／ドレイン領域を使用することに対し、設計上の自
由度が制限される。
【０００４】ソース／ドレイン領域が形成される下の領
域は、必ずではないがしばしば”タブ”（あるいは”井
戸”ともよばれる）領域で、それは基板の他の部分とは
別にドープされる。ツイン−タブＣＭＯＳプロセスは当
業者には周知であり、その場合ｎ−チャネル及びｐ−チ
ャネルデバイスの両方がタブの中に形成され、それぞれ
ｐ−タブ及びｎ−タブである。あるいは、単一タブＣＭ
ＯＳプロセスが周知であり、その場合１つの型のデバイ
スのみがタブ中に形成され、他の形は周囲の基板中に形
成される。より最近では、トリプル−タブプロセスが用
いられており、それにより２つの異なるドーピングレベ
ルをもつタブが１つの形のデバイス（典型的な場合、ｎ
−チャネルトランジスタ）用に用いられ、もう１つのタ
ブは、他の形のデバイス（典型的な場合ｐ−チャネルト
ランジスタ）用である。従来技術において、ｎ−タブは
通常正のパワー供給源（ＶDD）に電気的に接続され、一
方ｐ−タブは通常負のパワー供給源（ＶSS）に接続され
る。従って、ＶDDより１ダイオード電圧降下（約０．６
ボルト）だけ高いｐ−チャネルデバイスのソース／ドレ
イン上の電圧が、ｎ−タブへの伝導を生じる。同様に、
ＶSSより１ダイオード電圧降下だけ低いｎ−チャネルデ
バイスのソース／ドレイン領域上の電圧は、ｐ−タブへ
の伝導を生じる。
域は、必ずではないがしばしば”タブ”（あるいは”井
戸”ともよばれる）領域で、それは基板の他の部分とは
別にドープされる。ツイン−タブＣＭＯＳプロセスは当
業者には周知であり、その場合ｎ−チャネル及びｐ−チ
ャネルデバイスの両方がタブの中に形成され、それぞれ
ｐ−タブ及びｎ−タブである。あるいは、単一タブＣＭ
ＯＳプロセスが周知であり、その場合１つの型のデバイ
スのみがタブ中に形成され、他の形は周囲の基板中に形
成される。より最近では、トリプル−タブプロセスが用
いられており、それにより２つの異なるドーピングレベ
ルをもつタブが１つの形のデバイス（典型的な場合、ｎ
−チャネルトランジスタ）用に用いられ、もう１つのタ
ブは、他の形のデバイス（典型的な場合ｐ−チャネルト
ランジスタ）用である。従来技術において、ｎ−タブは
通常正のパワー供給源（ＶDD）に電気的に接続され、一
方ｐ−タブは通常負のパワー供給源（ＶSS）に接続され
る。従って、ＶDDより１ダイオード電圧降下（約０．６
ボルト）だけ高いｐ−チャネルデバイスのソース／ドレ
イン上の電圧が、ｎ−タブへの伝導を生じる。同様に、
ＶSSより１ダイオード電圧降下だけ低いｎ−チャネルデ
バイスのソース／ドレイン領域上の電圧は、ｐ−タブへ
の伝導を生じる。
【０００５】本発明の要約 節点上の電圧をパワー供給レベルより高く上昇させるた
めの手段を有する集積回路を発明した。電界効果トラン
ジスタは昇圧節点に接続されたソース／ドレイン領域を
もち、ソース／ドレイン領域が中に形成される半導体領
域は、パワー供給レベルより高いレベルを供給する電圧
手段に接続されている。典型的な場合、これはタブ−タ
イによって上昇させたソース／ドレイン領域に半導体領
域を接続することによって達成される。このようにし
て、ｐ−チャネルトランジスタは正パワー供給レベル
（ＶDD）より高く上昇させた節点に接続してもよい。あ
るいは更に、ｎ−チャネルトランジスタを、負のパワー
供給レベル（ＶSS）より下に昇圧させた節点に接続して
もよい。
めの手段を有する集積回路を発明した。電界効果トラン
ジスタは昇圧節点に接続されたソース／ドレイン領域を
もち、ソース／ドレイン領域が中に形成される半導体領
域は、パワー供給レベルより高いレベルを供給する電圧
手段に接続されている。典型的な場合、これはタブ−タ
イによって上昇させたソース／ドレイン領域に半導体領
域を接続することによって達成される。このようにし
て、ｐ−チャネルトランジスタは正パワー供給レベル
（ＶDD）より高く上昇させた節点に接続してもよい。あ
るいは更に、ｎ−チャネルトランジスタを、負のパワー
供給レベル（ＶSS）より下に昇圧させた節点に接続して
もよい。
【０００６】詳細な記述 この詳細な記述は、パワー供給レベルより高いレベルに
上昇させた節点をもつ集積回路に関してである。正の上
昇電圧（たとえばＶDDより更に正）の場合、このことは
昇圧節点に接続したｐ−チャネルトランジスタ・ソース
／ドレイン領域を用いて達成される。負の上昇電圧（Ｖ
SSより更に負）の場合、このことはたとえば昇圧した節
点に接続させたｎ−チャネルトランジスタ・ソース／ド
レイン領域を用いて達成される。トランジスタソース／
ドレイン領域が中に形成される半導体領域も昇圧され、
それによって順方向バイアスされたｐ−ｎ接合が生じる
のが防止される。従って、本発明は設計の自由度を増
し、他の利点を生じる。なぜなら、従来技術の設計に必
要なものとは反対の極性をもつトランジスタを、用いて
もよいからである。
上昇させた節点をもつ集積回路に関してである。正の上
昇電圧（たとえばＶDDより更に正）の場合、このことは
昇圧節点に接続したｐ−チャネルトランジスタ・ソース
／ドレイン領域を用いて達成される。負の上昇電圧（Ｖ
SSより更に負）の場合、このことはたとえば昇圧した節
点に接続させたｎ−チャネルトランジスタ・ソース／ド
レイン領域を用いて達成される。トランジスタソース／
ドレイン領域が中に形成される半導体領域も昇圧され、
それによって順方向バイアスされたｐ−ｎ接合が生じる
のが防止される。従って、本発明は設計の自由度を増
し、他の利点を生じる。なぜなら、従来技術の設計に必
要なものとは反対の極性をもつトランジスタを、用いて
もよいからである。
【０００７】図１を参照すると、本発明を実施するのに
用いてもよい半導体領域の例の断面が、ｐ−基板（１０
０）中に形成されているように示されている。ここで用
いるように、”基板”は特に制限なく、半導体ウエハ材
料又はその上に形成されたエピタキシャル材料を含む。
当業者には周知の技術に従って、ｐ−チャネルトランジ
スタがｎ−タブ（１０１）中に形成される。ｐ+ ソース
領域（１０２）及びｐ+ ドレイン領域（１０３）は、ゲ
ート誘電体（１１０）及びゲート導電体電極（１０９）
の下のｎ−チャネル領域によって分離されている。フィ
ールド酸化物領域（１０５）及び（１０６）と下のｐ領
域は、タブ（１０１）中に形成されたデバイスを、隣接
した半導体領域中に形成された他のデバイスから分離し
ており、そのことは、タブ（１０１）を囲むｐ−基板
（１００）の一部として示されている。しかし、デュア
ル（又はトリプル）タブプロセスにおいては、ｎ−タブ
（１０１）に隣接して形成された他のタブ（たとえばｐ
−タブ）があってもよい。チャネルストップ注入を、フ
ィールド酸化物領域下に対して、必要に応じて含めてよ
く、閾値調整注入をやはり当業者には周知の原理に従っ
て、チャネル領域中に含めてもよい。また、従来技術に
従って、ｐ−基板（１００）をＶSSに接続するｐ+ ドー
プ領域（１１２）も示されている。場合によっては、リ
ード（１１３）で示されるように、集積回路チップの裏
面にある金属導電体が、パワー供給源に接続している。
基板の上には誘電体ガラス（１２０--- １２２）があ
り、それを通して電極窓が必要に応じてあけられる。こ
れまで述べたように、集積回路は従来のもので、各種の
従来技術に従って作ってよい。
用いてもよい半導体領域の例の断面が、ｐ−基板（１０
０）中に形成されているように示されている。ここで用
いるように、”基板”は特に制限なく、半導体ウエハ材
料又はその上に形成されたエピタキシャル材料を含む。
当業者には周知の技術に従って、ｐ−チャネルトランジ
スタがｎ−タブ（１０１）中に形成される。ｐ+ ソース
領域（１０２）及びｐ+ ドレイン領域（１０３）は、ゲ
ート誘電体（１１０）及びゲート導電体電極（１０９）
の下のｎ−チャネル領域によって分離されている。フィ
ールド酸化物領域（１０５）及び（１０６）と下のｐ領
域は、タブ（１０１）中に形成されたデバイスを、隣接
した半導体領域中に形成された他のデバイスから分離し
ており、そのことは、タブ（１０１）を囲むｐ−基板
（１００）の一部として示されている。しかし、デュア
ル（又はトリプル）タブプロセスにおいては、ｎ−タブ
（１０１）に隣接して形成された他のタブ（たとえばｐ
−タブ）があってもよい。チャネルストップ注入を、フ
ィールド酸化物領域下に対して、必要に応じて含めてよ
く、閾値調整注入をやはり当業者には周知の原理に従っ
て、チャネル領域中に含めてもよい。また、従来技術に
従って、ｐ−基板（１００）をＶSSに接続するｐ+ ドー
プ領域（１１２）も示されている。場合によっては、リ
ード（１１３）で示されるように、集積回路チップの裏
面にある金属導電体が、パワー供給源に接続している。
基板の上には誘電体ガラス（１２０--- １２２）があ
り、それを通して電極窓が必要に応じてあけられる。こ
れまで述べたように、集積回路は従来のもので、各種の
従来技術に従って作ってよい。
【０００８】本発明の技術では、上昇しているパワー供
給電圧より高いレベルに、タブを昇圧させるための手段
が含まれる。このことは、昇圧させたソース／ドレイン
領域をそれが形成されているタブに接続し、それによっ
てタブをソース／ドレイン領域と同じポテンシャルに昇
圧させることにより達成できる。たとえば、図１に示さ
れるように、導電体（１１１）はソース／ドレイン領域
（１０３）を高濃度ドープ（ｎ+ ）タブ−タイ領域（１
０４）に接続し、それはｎ−タブ領域（１０１）とオー
ム性接触を作っている。導電体（１１１）は典型的な場
合、金属（たとえばアルミニウム）、ドープされたポリ
シリコン、金属シリサイド又は金属窒化物でよい。導電
体は図示されるように誘電体フィールド酸化物領域（１
０７）上にあってもよく、当業者には周知の方法で形成
される。シリサイド層を用いてソース／ドレイン領域
（１０３）をタブ−タイ（１０４）に接続する別の方法
は、本出願と権利者を同じくする米国特許第４，９０
５，０７３号に述べられている。図１に示されるよう
に、タブ容量（１１４）があり、これはｎ−タブ（１０
１）とｐ−基板（１００）間の逆バイアスされた接合に
よる。このタブ容量の大きさは、ｎ−タブの周囲の大き
さとともに増加する。タブ容量は以下で詳細に述べるよ
うに、昇圧された節点への電荷蓄積を容易にするような
大きさにしてよい。
給電圧より高いレベルに、タブを昇圧させるための手段
が含まれる。このことは、昇圧させたソース／ドレイン
領域をそれが形成されているタブに接続し、それによっ
てタブをソース／ドレイン領域と同じポテンシャルに昇
圧させることにより達成できる。たとえば、図１に示さ
れるように、導電体（１１１）はソース／ドレイン領域
（１０３）を高濃度ドープ（ｎ+ ）タブ−タイ領域（１
０４）に接続し、それはｎ−タブ領域（１０１）とオー
ム性接触を作っている。導電体（１１１）は典型的な場
合、金属（たとえばアルミニウム）、ドープされたポリ
シリコン、金属シリサイド又は金属窒化物でよい。導電
体は図示されるように誘電体フィールド酸化物領域（１
０７）上にあってもよく、当業者には周知の方法で形成
される。シリサイド層を用いてソース／ドレイン領域
（１０３）をタブ−タイ（１０４）に接続する別の方法
は、本出願と権利者を同じくする米国特許第４，９０
５，０７３号に述べられている。図１に示されるよう
に、タブ容量（１１４）があり、これはｎ−タブ（１０
１）とｐ−基板（１００）間の逆バイアスされた接合に
よる。このタブ容量の大きさは、ｎ−タブの周囲の大き
さとともに増加する。タブ容量は以下で詳細に述べるよ
うに、昇圧された節点への電荷蓄積を容易にするような
大きさにしてよい。
【０００９】図２を参照すると、本技術を実施する回路
の実施例が示されているが、なお他の設計も可能であ
る。ｐ−チャネルトランジスタ（２０）は信号ＣＫが低
くなる時ターンオンし、それによって電圧ＶDDがトラン
ジスタ（２１）のソース／ドレイン領域に接続される。
トランジスタ（２１）は昇圧用容量として働き、チャネ
ル領域は１つのプレートとして働き、ゲート電極はもう
一方のプレート、ゲート誘電体は容量誘電体として、当
業者には周知の原理に従って働く。トランジスタ（２
０）が導電性になると、順方向バイアス接合が最初ｐ+
ソース／ドレイン領域トランジスタ（２１）のｎ−チャ
ネル領域間に生じる。従って、ＶDDにほぼ等しい電圧
が、トランジスタ（２１）のゲート容量に蓄積される。
の実施例が示されているが、なお他の設計も可能であ
る。ｐ−チャネルトランジスタ（２０）は信号ＣＫが低
くなる時ターンオンし、それによって電圧ＶDDがトラン
ジスタ（２１）のソース／ドレイン領域に接続される。
トランジスタ（２１）は昇圧用容量として働き、チャネ
ル領域は１つのプレートとして働き、ゲート電極はもう
一方のプレート、ゲート誘電体は容量誘電体として、当
業者には周知の原理に従って働く。トランジスタ（２
０）が導電性になると、順方向バイアス接合が最初ｐ+
ソース／ドレイン領域トランジスタ（２１）のｎ−チャ
ネル領域間に生じる。従って、ＶDDにほぼ等しい電圧
が、トランジスタ（２１）のゲート容量に蓄積される。
【外１】
【００１０】図２に示されるように、すべてのｐ−チャ
ネルトランジスタ（２０、２１、及び２２）のドレイン
は、それらが形成されるタブ領域に、電気的に接続され
る。典型的な場合、これらのトランジスタは別々のｎ−
タブ中に形成される。このことは、１つのタブで上昇し
た電圧は、他のタブから分離され、半導電性レベルにお
いてすら、ｐ−ｎソース／ドレインと基板接合が順方向
バイアスされることが確実に避けられる助けとなる。し
かし、昇圧回路中のトランジスタはもし必要なら、同じ
タブ中に形成してもよく、最も典型的なのは、軽い負荷
を駆動する時である。加えて、それらのソース／ドレイ
ン領域に上昇した電圧を受ける回路中のｐ−チャネルト
ランジスタは、昇圧タブ中に配置されるのが望ましい。
たとえば、ｐ−チャネル列駆動トランジスタは、昇圧ト
ランジスタ（たとえば２２）が形成されるのと同じタブ
中に形成してもよく、あるいはそれに電気的に接続され
た別のタブ中に形成してもよい。
ネルトランジスタ（２０、２１、及び２２）のドレイン
は、それらが形成されるタブ領域に、電気的に接続され
る。典型的な場合、これらのトランジスタは別々のｎ−
タブ中に形成される。このことは、１つのタブで上昇し
た電圧は、他のタブから分離され、半導電性レベルにお
いてすら、ｐ−ｎソース／ドレインと基板接合が順方向
バイアスされることが確実に避けられる助けとなる。し
かし、昇圧回路中のトランジスタはもし必要なら、同じ
タブ中に形成してもよく、最も典型的なのは、軽い負荷
を駆動する時である。加えて、それらのソース／ドレイ
ン領域に上昇した電圧を受ける回路中のｐ−チャネルト
ランジスタは、昇圧タブ中に配置されるのが望ましい。
たとえば、ｐ−チャネル列駆動トランジスタは、昇圧ト
ランジスタ（たとえば２２）が形成されるのと同じタブ
中に形成してもよく、あるいはそれに電気的に接続され
た別のタブ中に形成してもよい。
【００１１】当業者には明らかなように、昇圧タブ中に
配置された任意のトランジスタの閾値は、上昇電圧のた
めシフトする傾向がある。この効果は周知の式で計算で
きる。たとえば、エム ショージ（Ｍ．Shoji)ＣＭＯＳ
ディジタル回路技術、１、９章、２６−２９頁、プレン
ティス−ホール社、エンブルウッド・クリフ、ニュージ
ャージー、１９８８を参照のこと。このシフトは昇圧の
レベルに依存する。現在主流の１つである０．９ミクロ
ンＣＭＯＳ技術の場合、昇圧節点電圧で、パワー供給電
圧（ＶDD）以上の１つの閾値（約１ボルト）は、０．２
ボルトシフトし、多くの場合無視できる。他の場合、当
業者に周知の原理に従い、それは回路設計で考慮しても
よく、あるいは影響を受けるトランジスタのチャネル領
域中への閾値調整注入によってもよい。昇圧節点に接続
されたトランジスタ領域は、図２の昇圧回路中のドレイ
ン領域と電気的には考えてもよいが、昇圧節点に接続さ
れた他のドープ領域は、各種回路設計においてソース領
域として働かせてもよい。ここで用いている“ソース／
ドレイン”という用語は、いずれかの機能をさす。
配置された任意のトランジスタの閾値は、上昇電圧のた
めシフトする傾向がある。この効果は周知の式で計算で
きる。たとえば、エム ショージ（Ｍ．Shoji)ＣＭＯＳ
ディジタル回路技術、１、９章、２６−２９頁、プレン
ティス−ホール社、エンブルウッド・クリフ、ニュージ
ャージー、１９８８を参照のこと。このシフトは昇圧の
レベルに依存する。現在主流の１つである０．９ミクロ
ンＣＭＯＳ技術の場合、昇圧節点電圧で、パワー供給電
圧（ＶDD）以上の１つの閾値（約１ボルト）は、０．２
ボルトシフトし、多くの場合無視できる。他の場合、当
業者に周知の原理に従い、それは回路設計で考慮しても
よく、あるいは影響を受けるトランジスタのチャネル領
域中への閾値調整注入によってもよい。昇圧節点に接続
されたトランジスタ領域は、図２の昇圧回路中のドレイ
ン領域と電気的には考えてもよいが、昇圧節点に接続さ
れた他のドープ領域は、各種回路設計においてソース領
域として働かせてもよい。ここで用いている“ソース／
ドレイン”という用語は、いずれかの機能をさす。
【００１２】図２にも示されるように、昇圧回路により
供給される電荷を蓄積する昇圧蓄積容量（２４）があ
り、それによってＶboost は昇圧時間中、昇圧節点（２
５）が負荷に電流を供給する間、比較的一定に保たれ
る。ほとんどの用途において、少くとも１．０ピコファ
ラッドの昇圧蓄積容量は、典型的な負荷を駆動する限り
望ましく、上昇電圧を上昇させている間の所望の時間、
許容されるレベルに保つためには、しばしば少くとも１
０ピコファラッドが望ましい。図１の場合について上で
議論したように、この容量（２４）はタブ−基板接合容
量から得ると便利である。場合によっては、昇圧トラン
ジスタ（２０、２１及び２２）が配置されたタブ（又は
複数のタブ）が、十分な容量を供給する。たとえば、追
加されたタブ（１１５）は容量（１１７）を追加する。
追加されたタブ（１１５）は高濃度ドープタブ−タイ領
域（１１６）及び導電体（１１８）によってタブ（１０
１）に接続してもよく、導電体（１１８）は（図１の外
で）導電体（１１１）に接触する。追加されるタブはた
とえばコンタクトパッド下のように、集積回路の使用さ
れない領域中に配置してもよい。そこには名目上、回路
は存在しない。従って、多くの場合、本発明を実施する
のに、余分の集積回路チップ領域を必要としない。一例
では、０．９ミクロンＣＭＯＳ技術で実施される集積回
路の場合、１cm2のタブ面積で１．１×１０4 ピコファ
ラッドの容量を生じ、１００ピコファラッドを越える全
容量が、ほとんどの場合容易に与えられる。
供給される電荷を蓄積する昇圧蓄積容量（２４）があ
り、それによってＶboost は昇圧時間中、昇圧節点（２
５）が負荷に電流を供給する間、比較的一定に保たれ
る。ほとんどの用途において、少くとも１．０ピコファ
ラッドの昇圧蓄積容量は、典型的な負荷を駆動する限り
望ましく、上昇電圧を上昇させている間の所望の時間、
許容されるレベルに保つためには、しばしば少くとも１
０ピコファラッドが望ましい。図１の場合について上で
議論したように、この容量（２４）はタブ−基板接合容
量から得ると便利である。場合によっては、昇圧トラン
ジスタ（２０、２１及び２２）が配置されたタブ（又は
複数のタブ）が、十分な容量を供給する。たとえば、追
加されたタブ（１１５）は容量（１１７）を追加する。
追加されたタブ（１１５）は高濃度ドープタブ−タイ領
域（１１６）及び導電体（１１８）によってタブ（１０
１）に接続してもよく、導電体（１１８）は（図１の外
で）導電体（１１１）に接触する。追加されるタブはた
とえばコンタクトパッド下のように、集積回路の使用さ
れない領域中に配置してもよい。そこには名目上、回路
は存在しない。従って、多くの場合、本発明を実施する
のに、余分の集積回路チップ領域を必要としない。一例
では、０．９ミクロンＣＭＯＳ技術で実施される集積回
路の場合、１cm2のタブ面積で１．１×１０4 ピコファ
ラッドの容量を生じ、１００ピコファラッドを越える全
容量が、ほとんどの場合容易に与えられる。
【００１３】図２に示されるように、当業者には周知の
回路技術に従い、上昇電圧が所望のレベルを越えるのを
防止するために、必要に応じてｎ−チャネル電圧固定ト
ランジスタ（２３）を含んでもよい。しかし、より一定
の上昇電圧を保つために、他の方法を用いてもよい。た
とえば、比較的一定の昇圧出力レベルを保つ複数の昇圧
容量を使用することについては、本出願と権利者を同じ
くする米国特許第４，５８３，１５７号に述べられてい
る。
回路技術に従い、上昇電圧が所望のレベルを越えるのを
防止するために、必要に応じてｎ−チャネル電圧固定ト
ランジスタ（２３）を含んでもよい。しかし、より一定
の上昇電圧を保つために、他の方法を用いてもよい。た
とえば、比較的一定の昇圧出力レベルを保つ複数の昇圧
容量を使用することについては、本出願と権利者を同じ
くする米国特許第４，５８３，１５７号に述べられてい
る。
【００１４】上の実施例の昇圧回路中のトランジスタ
は、タブ領域中に配置されたが、それはすべての場合に
必要というわけではない。たとえば、単一タブプロセス
においては、ｐ−タブはｎ形基板中に配置されるが、ｐ
−チャネル昇圧トランジスタはｎ形基板中に形成しても
よい。その場合、基板全体を昇圧ソース／ドレイン領域
に接続してもよい。昇圧節点上に電荷を蓄積する容量
（図２中の（２４））は、ｐ−タブ中のｎ形拡散領域を
用いて形成し、昇圧節点に上の導電体により接続しても
よい。昇圧領域（タブ又はそれ以外のもの）中に形成さ
れたすべてのトランジスタは、それらの動作閾値が、上
で示された量だけシフトすることに注意されたい。別の
変形では、上の実施例は逆バイアスされたｐ−ｎ接合
（タブ境界又はそれ以外のもの）が、昇圧節点上に電荷
を蓄積する容量として働くことを示しているが、他の形
も可能である。たとえば、金属−絶縁体−半導体（ＭＩ
Ｓ）容量を用いてもよい。その場合、金属、ドープされ
たポリシリコン又はシリサイド導電体は、酸化物又は窒
化物絶縁体により、ドープされた基板領域から分離され
る。更に別の形の容量も当業者には周知であり、図１の
実施例で示されたタブ容量に加えるが、その代りに用い
てよい。
は、タブ領域中に配置されたが、それはすべての場合に
必要というわけではない。たとえば、単一タブプロセス
においては、ｐ−タブはｎ形基板中に配置されるが、ｐ
−チャネル昇圧トランジスタはｎ形基板中に形成しても
よい。その場合、基板全体を昇圧ソース／ドレイン領域
に接続してもよい。昇圧節点上に電荷を蓄積する容量
（図２中の（２４））は、ｐ−タブ中のｎ形拡散領域を
用いて形成し、昇圧節点に上の導電体により接続しても
よい。昇圧領域（タブ又はそれ以外のもの）中に形成さ
れたすべてのトランジスタは、それらの動作閾値が、上
で示された量だけシフトすることに注意されたい。別の
変形では、上の実施例は逆バイアスされたｐ−ｎ接合
（タブ境界又はそれ以外のもの）が、昇圧節点上に電荷
を蓄積する容量として働くことを示しているが、他の形
も可能である。たとえば、金属−絶縁体−半導体（ＭＩ
Ｓ）容量を用いてもよい。その場合、金属、ドープされ
たポリシリコン又はシリサイド導電体は、酸化物又は窒
化物絶縁体により、ドープされた基板領域から分離され
る。更に別の形の容量も当業者には周知であり、図１の
実施例で示されたタブ容量に加えるが、その代りに用い
てよい。
【００１５】上昇した電圧は典型的な場合、図２に示さ
れた回路の場合、パワー供給電圧より約１閾値電圧（Ｖ
t ）高く、典型的なＣＭＯＳ技術における与えられたパ
ワー供給レベルより、０．５ないし２．０ボルトの範囲
だけ高い。しかし、用途によっては、より高いレベルが
必要である。たとえば、液晶表示駆動又はプログラム可
能電気的消去リードオンリーメモリー（ＥＥＰＲＯＭ）
の場合、パワー供給レベルより５ないし２０ボルト上の
範囲の電圧が望ましい。そのようなより高い上昇電圧を
得るためには、本発明において多段昇圧技術を用いても
よい。その場合、多段の昇圧回路は、それぞれ別のタブ
中に配置される。たとえば、図３を参照すると、ｐ−基
板（３０）中に配置された第１のｎ−タブ（３１）及び
第２のｎ−タブ（３２）は、それぞれ昇圧回路（図示さ
れていない）を含む。（説明を簡単にするために、タブ
−タイ及び他の半導体領域は、図３中には示されていな
い。）タブ（３１）中の昇圧回路は、ｐ+ ソース領域
（３４）上にパワー供給電圧（ＶDD）を受け、ｐ+ ドレ
イン領域（３５）上に上昇した電圧Ｖboost を発生す
る。導電体（３６）を通して伝えられる電圧Ｖboost
は、タブ（３２）中の昇圧回路へのパワー供給電圧とし
て働き、それは更にＶboost ′のレベルに電圧を上昇さ
せる。更に、必要に応じてタブを追加してもよく、それ
によってより高い電圧を得てもよい。従来技術とのこの
違いに注意されたい。従来技術では、すべての昇圧回路
は同じタブ中に配置されるか、タブは同じ電位を有す
る。
れた回路の場合、パワー供給電圧より約１閾値電圧（Ｖ
t ）高く、典型的なＣＭＯＳ技術における与えられたパ
ワー供給レベルより、０．５ないし２．０ボルトの範囲
だけ高い。しかし、用途によっては、より高いレベルが
必要である。たとえば、液晶表示駆動又はプログラム可
能電気的消去リードオンリーメモリー（ＥＥＰＲＯＭ）
の場合、パワー供給レベルより５ないし２０ボルト上の
範囲の電圧が望ましい。そのようなより高い上昇電圧を
得るためには、本発明において多段昇圧技術を用いても
よい。その場合、多段の昇圧回路は、それぞれ別のタブ
中に配置される。たとえば、図３を参照すると、ｐ−基
板（３０）中に配置された第１のｎ−タブ（３１）及び
第２のｎ−タブ（３２）は、それぞれ昇圧回路（図示さ
れていない）を含む。（説明を簡単にするために、タブ
−タイ及び他の半導体領域は、図３中には示されていな
い。）タブ（３１）中の昇圧回路は、ｐ+ ソース領域
（３４）上にパワー供給電圧（ＶDD）を受け、ｐ+ ドレ
イン領域（３５）上に上昇した電圧Ｖboost を発生す
る。導電体（３６）を通して伝えられる電圧Ｖboost
は、タブ（３２）中の昇圧回路へのパワー供給電圧とし
て働き、それは更にＶboost ′のレベルに電圧を上昇さ
せる。更に、必要に応じてタブを追加してもよく、それ
によってより高い電圧を得てもよい。従来技術とのこの
違いに注意されたい。従来技術では、すべての昇圧回路
は同じタブ中に配置されるか、タブは同じ電位を有す
る。
【００１６】上の実施例ではＶDDより大きな正の上昇電
圧を発生させるために、ｐ−チャネルトランジスタを用
いる場合について示したが、ＶSS以下の負に上昇した電
圧を発生させることが可能である。その場合、図１に示
された半導体領域の伝導形は逆転され、ＶSSの代りにパ
ワー供給電圧ＶDDが、基板に供給される。更に、図２の
昇圧回路中ではｎ−チャネルトランジスタが使われ、図
２に示されたパワー供給電圧は逆転される。たとえば、
ある用途において、正の上昇電圧はｐ−チャネル入力デ
バイスを含むｎ−タブを、ＶDD＝３．３ボルトで動作す
る集積回路中で、ＶDDより約２ボルト高くバイアスす
る。従って、入力回路上の静電放射保護ダイオードは、
入力ボンドパッドに５ボルトの論理信号が存在する時、
順方向バイアスされず、それによって論理信号はダイオ
ードによって切りとられない。本発明の技術の多くの応
用が可能である。正又は負の上昇電圧のいずれの場合
も、上昇電圧はここで用いられる対応するパワー供給電
圧より“大きい”と考えられる。なぜなら、その大きさ
はパワー供給レベルを越えて増すからである。もし必要
なら、正及び負の両方の上昇電圧を、同じ集積回路チッ
プ上で供給してもよい。
圧を発生させるために、ｐ−チャネルトランジスタを用
いる場合について示したが、ＶSS以下の負に上昇した電
圧を発生させることが可能である。その場合、図１に示
された半導体領域の伝導形は逆転され、ＶSSの代りにパ
ワー供給電圧ＶDDが、基板に供給される。更に、図２の
昇圧回路中ではｎ−チャネルトランジスタが使われ、図
２に示されたパワー供給電圧は逆転される。たとえば、
ある用途において、正の上昇電圧はｐ−チャネル入力デ
バイスを含むｎ−タブを、ＶDD＝３．３ボルトで動作す
る集積回路中で、ＶDDより約２ボルト高くバイアスす
る。従って、入力回路上の静電放射保護ダイオードは、
入力ボンドパッドに５ボルトの論理信号が存在する時、
順方向バイアスされず、それによって論理信号はダイオ
ードによって切りとられない。本発明の技術の多くの応
用が可能である。正又は負の上昇電圧のいずれの場合
も、上昇電圧はここで用いられる対応するパワー供給電
圧より“大きい”と考えられる。なぜなら、その大きさ
はパワー供給レベルを越えて増すからである。もし必要
なら、正及び負の両方の上昇電圧を、同じ集積回路チッ
プ上で供給してもよい。
【図１】本発明を実施するために用いてよい半導体領域
の典型的な断面を示す図である。
の典型的な断面を示す図である。
【図２】本発明を実施するために用いてよい典型的な回
路実施例を示す図である。
路実施例を示す図である。
【図３】より高い電圧を得るための多段昇圧技術の実施
例を示す図である。
例を示す図である。
２０、２１、２２ トランジスタ ２３ 固定トランジスタ ２４ 昇圧蓄積容量、容量 ２５ 節点 ３１、３２ タブ ３４ ソース領域 ３５ ドレイン領域 ３６ 導電体 ３７ ソース領域 ３８ ドレイン領域 １００ 基板 １０１ ｎ−タブ、タブ、タブ領域 １０２ ソース領域 １０３ ドレイン領域 １０４ タブ−タイ １０５、１０６、１０７ フィールド酸化物領域 １０９ ゲート誘電体電極 １１０ ゲート誘電体 １１１ 導電体 １１２ ｐ+ ドープ領域 １１３ リード １１４ タブ容量 １１５ タブ １１６ タブ−タイ領域 １１７ 容量 １１８ 導電体 １２０、１２１、１２２ 誘電体ガラス
Claims (10)
- 【請求項１】 与えられた伝導形の基板（１００）中に
形成された相対する伝導形の第１のタブ領域（１０１）
中に形成された与えられた伝導形のソース／ドレイン領
域（１０２，１０３）を有する電界効果トランジスタを
含む第１の電圧上昇回路を有し、前記上昇回路は前記ソ
ース／ドレイン領域上に、与えられたパワー供給電圧よ
り高い第１の上昇電圧レベルを発生する集積回路におい
て、前記ソース／ドレイン領域（１０３）の与えられた
１つは、前記第１のタブ領域（１０１）に電気的に接続
され、それによって前記第１のタブ領域上の電圧は、前
記第１の上昇電圧レベルに昇圧することを特徴とする集
積回路。 - 【請求項２】 請求項１に記載の集積回路において、前
記与えられたソース／ドレイン領域（１０３）は、前記
相対する伝導形の高濃度ドープタブータイ領域（１０
４）によって、前記第１のタブ領域に電気的に接続され
る集積回路。 - 【請求項３】 請求項１に記載の集積回路において、前
記第１のタブ領域（３１）からは分離され、前記相対す
る伝導形の追加されたタブ領域中に形成された前記与え
られた伝導形のソース／ドレイン領域（３７，３８）を
有する電界効果トランジスタを含む追加された電圧上昇
回路が更に含まれ、それによって前記第１の電圧上昇回
路から上昇した電圧レベルは、前記追加された電圧上昇
回路によって、前記第１の上昇電圧レベルより高い第２
の上昇電圧レベルまで更に昇圧する集積回路。 - 【請求項４】 請求項１に記載の集積回路において、前
記第１の電圧上昇回路は前記与えられた伝導形のソース
／ドレイン領域を有する電界効果トレンジスタ（２１）
のゲート容量により形成される昇圧容量を有する集積回
路。 - 【請求項５】 請求項４に記載の集積回路において、前
記与えられた伝導形のソース／ドレイン領域を有するト
ランジスタ（２０）を、前記第１の電圧上昇回路が更に
含み、前記ソース／ドレイン領域の与えられた１つは、
前記与えられたパワー供給電圧に接続され、前記ソース
／ドレイン領域のもう１つは、前記昇圧容量に接続され
る集積回路。 - 【請求項６】 請求項１に記載の集積回路において、前
記第１のタブ領域は前記基板に対して所望のレベルの容
量を得るのに十分大きな前記基板との接合面積を有し、
それによって上昇した電圧レベルは所望の時間保たれる
集積回路。 - 【請求項７】 請求項１に記載の集積回路において、前
記ドープされたタブ領域は、前記基板中に形成された前
記相対する伝導形の少くとも１つの異なってドープされ
たタブ領域に接続され、それによって接続されたタブ領
域の全接合面積は、所望の時間、上昇電圧レベルを維持
するため、前記基板に対して所望の容量を得るのに十分
な大きさになる集積回路。 - 【請求項８】 請求項７に記載の集積回路において、前
記容量は少くとも１００ピコファラッドである集積回
路。 - 【請求項９】 請求項１に記載の集積回路において、前
記与えられた伝導形はｐ形で、前記与えられたパワー供
給電圧は正のパワー供給電圧であり、上昇した電圧は前
記与えられたパワー供給電圧より正である集積回路。 - 【請求項１０】 請求項１に記載の集積回路において、
前記与えられた伝導形はｎ形で、前記与えられたパワー
供給電圧は、負のパワー供給電圧であり、上昇した電圧
は前記与えられたパワー供給電圧より負である集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/782,034 US5289025A (en) | 1991-10-24 | 1991-10-24 | Integrated circuit having a boosted node |
| US782034 | 1991-10-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243493A true JPH05243493A (ja) | 1993-09-21 |
Family
ID=25124740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4284809A Pending JPH05243493A (ja) | 1991-10-24 | 1992-10-23 | 昇圧節点を有する集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5289025A (ja) |
| EP (1) | EP0539110B1 (ja) |
| JP (1) | JPH05243493A (ja) |
| KR (1) | KR100278725B1 (ja) |
| DE (1) | DE69219270T2 (ja) |
| HK (1) | HK107797A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418476A (en) * | 1994-07-28 | 1995-05-23 | At&T Corp. | Low voltage output buffer with improved speed |
| JP3102833B2 (ja) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| US5814875A (en) * | 1995-01-31 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device and method of manufacturing the same apparatus and method for providing semiconductor devices having a field shield element between devices |
| US5698877A (en) * | 1995-10-31 | 1997-12-16 | Gonzalez; Fernando | Charge-pumping to increase electron collection efficiency |
| US5883423A (en) * | 1996-02-23 | 1999-03-16 | National Semiconductor Corporation | Decoupling capacitor for integrated circuit signal driver |
| US6777753B1 (en) * | 2000-07-12 | 2004-08-17 | The United States Of America As Represented By The Secretary Of The Navy | CMOS devices hardened against total dose radiation effects |
| US6605973B1 (en) | 2002-03-15 | 2003-08-12 | Taiwan Semiconductor Manufacturing Company | High voltage discharge circuit |
| US7829928B2 (en) * | 2006-06-26 | 2010-11-09 | System General Corp. | Semiconductor structure of a high side driver and method for manufacturing the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
| US4091360A (en) * | 1976-09-01 | 1978-05-23 | Bell Telephone Laboratories, Incorporated | Dynamic precharge circuitry |
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| US4660177A (en) * | 1985-01-14 | 1987-04-21 | American Telephone And Telegraph Company | Dual port complementary memory |
| US4649523A (en) * | 1985-02-08 | 1987-03-10 | At&T Bell Laboratories | Semiconductor memory with boosted word line |
| US4583157A (en) * | 1985-02-08 | 1986-04-15 | At&T Bell Laboratories | Integrated circuit having a variably boosted node |
| ATE79977T1 (de) * | 1987-06-10 | 1992-09-15 | Siemens Ag | Schaltungsanordnung in einer integrierten halbleiterschaltung. |
| JPH0713871B2 (ja) * | 1987-06-11 | 1995-02-15 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| US4905073A (en) * | 1987-06-22 | 1990-02-27 | At&T Bell Laboratories | Integrated circuit with improved tub tie |
| JPH03191192A (ja) * | 1989-12-20 | 1991-08-21 | Kenzo Kouchi | ドア構造 |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
-
1991
- 1991-10-24 US US07/782,034 patent/US5289025A/en not_active Expired - Lifetime
-
1992
- 1992-10-16 DE DE69219270T patent/DE69219270T2/de not_active Expired - Fee Related
- 1992-10-16 EP EP92309450A patent/EP0539110B1/en not_active Expired - Lifetime
- 1992-10-22 KR KR1019920019406A patent/KR100278725B1/ko not_active IP Right Cessation
- 1992-10-23 JP JP4284809A patent/JPH05243493A/ja active Pending
-
1997
- 1997-06-26 HK HK107797A patent/HK107797A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69219270D1 (de) | 1997-05-28 |
| US5289025A (en) | 1994-02-22 |
| KR100278725B1 (ko) | 2001-02-01 |
| KR930009056A (ko) | 1993-05-22 |
| EP0539110B1 (en) | 1997-04-23 |
| EP0539110A1 (en) | 1993-04-28 |
| HK107797A (en) | 1997-08-22 |
| DE69219270T2 (de) | 1997-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021015 |