JPH0249513B2 - - Google Patents
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- JPH0249513B2 JPH0249513B2 JP56168698A JP16869881A JPH0249513B2 JP H0249513 B2 JPH0249513 B2 JP H0249513B2 JP 56168698 A JP56168698 A JP 56168698A JP 16869881 A JP16869881 A JP 16869881A JP H0249513 B2 JPH0249513 B2 JP H0249513B2
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000015654 memory Effects 0.000 claims description 24
- 238000012360 testing method Methods 0.000 claims description 22
- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 230000032683 aging Effects 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101150050425 CCC2 gene Proteins 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Description
【発明の詳細な説明】
本発明は、高密度の集積回路、とくに、高密度
の半導体メモリに好適な集積回路に関する。
の半導体メモリに好適な集積回路に関する。
従来、半導体メモリの高集積化のために、特開
昭51−104276では、２種のゲート酸化膜厚と２種
のゲート領域表面濃度を組み合せた技術が提示さ
れている。また、特開昭50−119543には、メモリ
アレー部のSi表面を高濃度にイオン打ちこみする
ことによつて、メモリアレー部のトランジスタの
チヤネル長をより小にしたり、拡散層間隔をより
小にして集積度を向上させる技術が提示されてい
る。しかし、このような技術によつて、トランジ
スタ等の回路素子の寸法を小さくした場合、これ
らの回路素子の絶縁破壊に対する耐圧が小さくな
らざるをえない。したがつて、これらの回路素子
に与える電源電圧又はこれらの回路によつて発生
される信号電圧は、回路素子の寸法を小さくした
ことに伴なつて小さくする必要がある。
昭51−104276では、２種のゲート酸化膜厚と２種
のゲート領域表面濃度を組み合せた技術が提示さ
れている。また、特開昭50−119543には、メモリ
アレー部のSi表面を高濃度にイオン打ちこみする
ことによつて、メモリアレー部のトランジスタの
チヤネル長をより小にしたり、拡散層間隔をより
小にして集積度を向上させる技術が提示されてい
る。しかし、このような技術によつて、トランジ
スタ等の回路素子の寸法を小さくした場合、これ
らの回路素子の絶縁破壊に対する耐圧が小さくな
らざるをえない。したがつて、これらの回路素子
に与える電源電圧又はこれらの回路によつて発生
される信号電圧は、回路素子の寸法を小さくした
ことに伴なつて小さくする必要がある。
一方ユーザの使いやすさからみれば、外部から
の印加電圧（メモリLSIのパツケージの電源ピン
に印加される電圧）は、メモリを構成するトラン
ジスタの寸法いかんによらず一定にしたいという
要望がある。したがつて外部からの印加電圧を下
げることは望ましくない。したがつて、上述の従
来技術によつては、高い外部電圧を用いることの
できる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路に
もあてはまる。
の印加電圧（メモリLSIのパツケージの電源ピン
に印加される電圧）は、メモリを構成するトラン
ジスタの寸法いかんによらず一定にしたいという
要望がある。したがつて外部からの印加電圧を下
げることは望ましくない。したがつて、上述の従
来技術によつては、高い外部電圧を用いることの
できる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路に
もあてはまる。
発明者等は上記問題を解決すべく、特願昭56−
57143号において高い外部電圧を用いることがで
き、寸法が小さく、低い動作電圧で動作する回路
素子を内部に有する高集精度の集積回路の実現法
を提案した。
57143号において高い外部電圧を用いることがで
き、寸法が小さく、低い動作電圧で動作する回路
素子を内部に有する高集精度の集積回路の実現法
を提案した。
上記出願においては、
(1) 一般に集積回路のうち、外部入力端子に接続
された回路素子の耐圧は高くなければならな
い。この端子に外部から高い電圧が供給されて
も、また、静電力が発生しても、この素子が破
壊されないようにするためである。したがつ
て、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である、 (2) 集積回路のうち、内部の回路は前述のごと
く、寸法を小さくし、それにより、耐圧が小さ
くなつても破壊されないようにするために、そ
れらへ供給する電源電圧あるいはそれらにより
発生される信号電圧の値を小さくすることが望
ましい、の２点を考慮し、大きな振巾の信号に
応答する第１の回路内の回路素子は、耐圧が大
きくなるように大きな寸法にて形成するととも
に、この回路の出力信号に応答する第２の回路
の回路素子は、高集積化するために小さい寸法
にて形成することを提案している。更に、高
い、第１の電源電圧が入力され、第２の回路に
この第１の電源電圧より低い第２の電源電圧を
供給するための、寸法の大きな回路素子からな
る電源回路を設け、第１の回路を第１の電源電
圧が入力され、第２の電源電圧に対応した大き
さの電圧を有する内部信号を発生するように構
成する。第２の回路は、第２の電源電圧が入力
され、この内部信号により起動され、第２の電
源電圧に対応した大きさの電圧を有する信号の
出力するように構成することを提案している。
された回路素子の耐圧は高くなければならな
い。この端子に外部から高い電圧が供給されて
も、また、静電力が発生しても、この素子が破
壊されないようにするためである。したがつ
て、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である、 (2) 集積回路のうち、内部の回路は前述のごと
く、寸法を小さくし、それにより、耐圧が小さ
くなつても破壊されないようにするために、そ
れらへ供給する電源電圧あるいはそれらにより
発生される信号電圧の値を小さくすることが望
ましい、の２点を考慮し、大きな振巾の信号に
応答する第１の回路内の回路素子は、耐圧が大
きくなるように大きな寸法にて形成するととも
に、この回路の出力信号に応答する第２の回路
の回路素子は、高集積化するために小さい寸法
にて形成することを提案している。更に、高
い、第１の電源電圧が入力され、第２の回路に
この第１の電源電圧より低い第２の電源電圧を
供給するための、寸法の大きな回路素子からな
る電源回路を設け、第１の回路を第１の電源電
圧が入力され、第２の電源電圧に対応した大き
さの電圧を有する内部信号を発生するように構
成する。第２の回路は、第２の電源電圧が入力
され、この内部信号により起動され、第２の電
源電圧に対応した大きさの電圧を有する信号の
出力するように構成することを提案している。
この結果、第１、第２の回路は、耐圧に関して
問題はなくでき、さらに、第２の回路は、小さい
寸法の回路素子で形成されるために、また、集積
回路全体の中では、第２の回路が占せる面積が大
きいため、集積回路全体としてみたときに高集積
化が図られている。
問題はなくでき、さらに、第２の回路は、小さい
寸法の回路素子で形成されるために、また、集積
回路全体の中では、第２の回路が占せる面積が大
きいため、集積回路全体としてみたときに高集積
化が図られている。
第１図は、上記出願になる方式の概念を示すた
めのＰ型基板１０からなるダイナミツクメモリ用
のメモリチツプの断面図である。Ｎ型モストラン
ジスタ（以下MOUTと称す）QPのゲート酸化膜
tpx2はMOST、Qmのゲート酸化膜tpx2より厚くさ
れ、MOST、QPのドレインDPには、高いドレイ
ン電圧、たとえば外部電圧VCC（たとえば5v）が
供給され、MOST、QnのドレインDnには、この
電圧VCCが入力される内部電源電圧発生回路３０
（これは実際には、基板１０内に形成されている）
により、VCCより低い電圧VDP（たとえば3.5V）が
供給されている。
めのＰ型基板１０からなるダイナミツクメモリ用
のメモリチツプの断面図である。Ｎ型モストラン
ジスタ（以下MOUTと称す）QPのゲート酸化膜
tpx2はMOST、Qmのゲート酸化膜tpx2より厚くさ
れ、MOST、QPのドレインDPには、高いドレイ
ン電圧、たとえば外部電圧VCC（たとえば5v）が
供給され、MOST、QnのドレインDnには、この
電圧VCCが入力される内部電源電圧発生回路３０
（これは実際には、基板１０内に形成されている）
により、VCCより低い電圧VDP（たとえば3.5V）が
供給されている。
外部電圧はVCCは、基板電圧発生回路２０に入
力され、ここで基板１０のバイアス電圧たとえば
−3Vを発生する。なお、回路２０は、基板１０
の外部に記載されているが、実際には基板１０の
内部に設けられている。通常メモリの集積度は、
メモリアレーとそれを駆動する、あるいはそれか
ら出力される微少信号を増巾するセンスアンプ
（図示せず）などの、メモリアレーに直接接続さ
れている周辺回路（直接周辺回路）からなる第１
の回路図４０の集積度で決まる。しがつてこの部
分のMOST、Qnの寸法は小さくしたい。この寸
法はMOST、Qnの耐圧、あるいはホツトエレク
トロン、基板電流などの関係から、一般に動作電
圧を低くすることによつて小にすことは可能であ
る。ここでは、MOST、Qnのゲート酸化膜tpx1を
薄くし、ドレイン電圧はVCCより低い電圧VDPと
し、チヤネル長を短かくしMOST、Qnの寸法を
小さくすることを実現している。勿論、ゲート
Gnの電圧の最大値も一般的にはVDPにする必要が
ある。一方、その他の制御回路、つまり直接周辺
回路を制御する回路（間接周辺回路）からなる第
２の回路部５０は、チツプ全体に占めるその面積
は約10％であるから、特に寸法の小さなMOST
を使う必要もない。むしろこの間接周辺回路は外
部の入力端子が接続されるから、静電破壊耐圧な
どが十分高くなければならない。このためには一
般にここのMOSTQPのゲート酸化膜tpx2を厚く
し、それに伴ない寸法（たとえばチヤネル長）の
大きなMOSTQPを使う必要がある。ここでは、
このゲート酸化膜tpx2をゲート酸化膜tpx1より厚く
し、チヤネル長を長くしたことに伴ない、QPの
ドレイン電圧を、Qnのドレイン電圧VDPより高い
VCCとする。勿論ゲートGPの電圧の最大値は一般
的にはVCCとする。なお、QP，QnのソースSP，
Snはいずれもアース電位に保持される。第１図
のように、高集精度に影響するメモリアレーと直
接周辺回路からなる第１の回路部４０のMOST
Qnの寸法は小さくし、間接周辺回路からなる第
２の回路部５０のMOST QPの寸法はより大きく
するわけである。またこうすることによつて、チ
ツプ外部から電源電圧（VCC：たとえば5V）を動
作電圧とすることによつて、MOST、QPは動作
可能となる。またQnはVCCをチツプ内で電圧変換
して、より低い動作電圧（VDP：たとえば3.5V）
で動作可能となる。一般に動作電圧を低くするほ
ど、それに応じてVthも低くするのが高速という
点で望ましい。この点、MOSTの一般的特性か
らゲート酸化膜tpxが小になればVthも低くなるの
で、メモリの動作速度に大きな部分を占める第１
の回路部の動作速度を高速化できる。
力され、ここで基板１０のバイアス電圧たとえば
−3Vを発生する。なお、回路２０は、基板１０
の外部に記載されているが、実際には基板１０の
内部に設けられている。通常メモリの集積度は、
メモリアレーとそれを駆動する、あるいはそれか
ら出力される微少信号を増巾するセンスアンプ
（図示せず）などの、メモリアレーに直接接続さ
れている周辺回路（直接周辺回路）からなる第１
の回路図４０の集積度で決まる。しがつてこの部
分のMOST、Qnの寸法は小さくしたい。この寸
法はMOST、Qnの耐圧、あるいはホツトエレク
トロン、基板電流などの関係から、一般に動作電
圧を低くすることによつて小にすことは可能であ
る。ここでは、MOST、Qnのゲート酸化膜tpx1を
薄くし、ドレイン電圧はVCCより低い電圧VDPと
し、チヤネル長を短かくしMOST、Qnの寸法を
小さくすることを実現している。勿論、ゲート
Gnの電圧の最大値も一般的にはVDPにする必要が
ある。一方、その他の制御回路、つまり直接周辺
回路を制御する回路（間接周辺回路）からなる第
２の回路部５０は、チツプ全体に占めるその面積
は約10％であるから、特に寸法の小さなMOST
を使う必要もない。むしろこの間接周辺回路は外
部の入力端子が接続されるから、静電破壊耐圧な
どが十分高くなければならない。このためには一
般にここのMOSTQPのゲート酸化膜tpx2を厚く
し、それに伴ない寸法（たとえばチヤネル長）の
大きなMOSTQPを使う必要がある。ここでは、
このゲート酸化膜tpx2をゲート酸化膜tpx1より厚く
し、チヤネル長を長くしたことに伴ない、QPの
ドレイン電圧を、Qnのドレイン電圧VDPより高い
VCCとする。勿論ゲートGPの電圧の最大値は一般
的にはVCCとする。なお、QP，QnのソースSP，
Snはいずれもアース電位に保持される。第１図
のように、高集精度に影響するメモリアレーと直
接周辺回路からなる第１の回路部４０のMOST
Qnの寸法は小さくし、間接周辺回路からなる第
２の回路部５０のMOST QPの寸法はより大きく
するわけである。またこうすることによつて、チ
ツプ外部から電源電圧（VCC：たとえば5V）を動
作電圧とすることによつて、MOST、QPは動作
可能となる。またQnはVCCをチツプ内で電圧変換
して、より低い動作電圧（VDP：たとえば3.5V）
で動作可能となる。一般に動作電圧を低くするほ
ど、それに応じてVthも低くするのが高速という
点で望ましい。この点、MOSTの一般的特性か
らゲート酸化膜tpxが小になればVthも低くなるの
で、メモリの動作速度に大きな部分を占める第１
の回路部の動作速度を高速化できる。
したがつて本方式は高速化という点でも都合が
よい。尚、用途に応じてイオン打込み技術によつ
て、しき電圧Vthを適宜調整できることは明らか
である。
よい。尚、用途に応じてイオン打込み技術によつ
て、しき電圧Vthを適宜調整できることは明らか
である。
さて、以上のような回路にて、内部電源電圧発
生回路３０として定電圧回路を用いた場合、外部
からの電源電圧（VCC）が過大になつたとして
も、耐圧の低い第１の回路部４０に加わる信号電
圧は一定であるので第１の回路内の別細な
MOSTを破壊から防ることができるという利点
がある。ところが反面、有効なエージングテスト
を実施することが困難であるという欠点を有す
る。
生回路３０として定電圧回路を用いた場合、外部
からの電源電圧（VCC）が過大になつたとして
も、耐圧の低い第１の回路部４０に加わる信号電
圧は一定であるので第１の回路内の別細な
MOSTを破壊から防ることができるという利点
がある。ところが反面、有効なエージングテスト
を実施することが困難であるという欠点を有す
る。
通常の集積回路では、最終製造工程の後に、通
常動作で用いられる電圧より高い電圧を故意に回
路内の各トランジスタに印加し、ゲート酸化膜不
良などでもともと故障の発生し易いトランジスタ
を初期に見つけるエージングテストを実施し、信
頼性を保証している。このエージングテストによ
る不良の発見率を向上させるには、正常な素子が
破壊するよりわずかに低い電圧を各素子に印加す
る必要がある。ところが、上記のように耐圧の低
い回路部分に対して、チツプ内部の定電圧回路を
介して電源電圧を供給するように構成された集積
回路チツプでは、この部分に十分なエージング電
圧が加わらない。
常動作で用いられる電圧より高い電圧を故意に回
路内の各トランジスタに印加し、ゲート酸化膜不
良などでもともと故障の発生し易いトランジスタ
を初期に見つけるエージングテストを実施し、信
頼性を保証している。このエージングテストによ
る不良の発見率を向上させるには、正常な素子が
破壊するよりわずかに低い電圧を各素子に印加す
る必要がある。ところが、上記のように耐圧の低
い回路部分に対して、チツプ内部の定電圧回路を
介して電源電圧を供給するように構成された集積
回路チツプでは、この部分に十分なエージング電
圧が加わらない。
したがつて、本発明の目的は、複数の耐圧の異
なる素子を用いた半導体集積回路において、それ
ぞれの素子に対して最適なエージングテスト条件
が設定でき、すべての素子について不良に近い素
子の発見率が高いエージングテストが可能な回路
構成を提供するにある。
なる素子を用いた半導体集積回路において、それ
ぞれの素子に対して最適なエージングテスト条件
が設定でき、すべての素子について不良に近い素
子の発見率が高いエージングテストが可能な回路
構成を提供するにある。
さらに詳しくは、例えば第１図において、エー
ジングテスト時には、寸法が大きく耐圧が高い素
子で形成された第１の回路部と、寸法の小さい耐
圧の低い素子で形成された第２の回路部のそれぞ
れで、各素子に等価なテスト条件となるような回
路構成を提供する。またさらに、エージングテス
トを実施するに際して、何ら特別の操作、もしく
は余分の入出力ピンを設けるなどの処置をするこ
となしに、外部よりも電源電圧を変更するだけ
で、従来と同様のエージングテストが実施できる
回路構成を提供することを目的とする。
ジングテスト時には、寸法が大きく耐圧が高い素
子で形成された第１の回路部と、寸法の小さい耐
圧の低い素子で形成された第２の回路部のそれぞ
れで、各素子に等価なテスト条件となるような回
路構成を提供する。またさらに、エージングテス
トを実施するに際して、何ら特別の操作、もしく
は余分の入出力ピンを設けるなどの処置をするこ
となしに、外部よりも電源電圧を変更するだけ
で、従来と同様のエージングテストが実施できる
回路構成を提供することを目的とする。
以下、実施例によつて本発明の詳細を説明す
る。なお、ここでは第１図の２種類の素子を用い
た場合を例にして説明するが、これに限定される
ものでないことは言うまでもない。
る。なお、ここでは第１図の２種類の素子を用い
た場合を例にして説明するが、これに限定される
ものでないことは言うまでもない。
第２図は本発明の基本概念を説明する図であ
り、外部から供給される電源電圧VCCと、内部回
路の動作電圧VDPの関係を示していいる。VCC1は
耐圧の高い素子で構成された回路、すなわち第１
図５０の間接周辺回路の動作電圧であり、ここで
はVCCに等しくとつてある。VCC2は耐圧の低い素
子で構成された、第４図４０の直接周辺回路、メ
モリアレーの動作電圧を示している。このように
VCC1（＝VCC）とVCC2の変化率が異なるようにして
おけば、両部分の素子に最適エージングテスト条
件を設定しうる。VCC2とVCC1の比は、使用する素
子の耐圧の比にほぼ等しく設定しておけばよい。
このときの耐圧とは、エージングテストの対象と
する項目の耐圧を指すことは言うまでもないが、
たとえば、第１図のゲート酸化膜の絶縁破壊耐圧
に対象する場合には、その耐圧は酸化膜厚にほぼ
比例するので、 VCC1／VCC2tpx1／tpx2 (1) のようにすればよい。
り、外部から供給される電源電圧VCCと、内部回
路の動作電圧VDPの関係を示していいる。VCC1は
耐圧の高い素子で構成された回路、すなわち第１
図５０の間接周辺回路の動作電圧であり、ここで
はVCCに等しくとつてある。VCC2は耐圧の低い素
子で構成された、第４図４０の直接周辺回路、メ
モリアレーの動作電圧を示している。このように
VCC1（＝VCC）とVCC2の変化率が異なるようにして
おけば、両部分の素子に最適エージングテスト条
件を設定しうる。VCC2とVCC1の比は、使用する素
子の耐圧の比にほぼ等しく設定しておけばよい。
このときの耐圧とは、エージングテストの対象と
する項目の耐圧を指すことは言うまでもないが、
たとえば、第１図のゲート酸化膜の絶縁破壊耐圧
に対象する場合には、その耐圧は酸化膜厚にほぼ
比例するので、 VCC1／VCC2tpx1／tpx2 (1) のようにすればよい。
なお、VCC1とVCC2の比を耐圧の比にほぼ等しく
する設定することは、大まかな目安を与えるもの
であり、メモリの種類、テストの項目などによつ
て適宜決定されることは言うまでもない。
する設定することは、大まかな目安を与えるもの
であり、メモリの種類、テストの項目などによつ
て適宜決定されることは言うまでもない。
上に述べた本発明の概念は、先に述べた先願の
各実施例と完全に共存し得るものであり、たとえ
ば、第３図に示すような、内部電圧発生回路３０
を、メモリアレー、直接周辺回路に信号を供給す
るパルス発生回路PGにのみ付加する場合なども、
電圧コンバータ１３０の特性を第２図のようにす
ればよい。
各実施例と完全に共存し得るものであり、たとえ
ば、第３図に示すような、内部電圧発生回路３０
を、メモリアレー、直接周辺回路に信号を供給す
るパルス発生回路PGにのみ付加する場合なども、
電圧コンバータ１３０の特性を第２図のようにす
ればよい。
第２図では、VCC2は全領域にわたつて同一の比
例係数で変化する例を示したが、目的に応じて他
の種々の形式が考えられる。第４図〜第６図はそ
の例を示している。
例係数で変化する例を示したが、目的に応じて他
の種々の形式が考えられる。第４図〜第６図はそ
の例を示している。
第４図はＰ点まではVCC2＝VCC1＝VCCのように
変化し、それ以降は一定の比率でVCC2を変化させ
る例である。
変化し、それ以降は一定の比率でVCC2を変化させ
る例である。
第５図は点Ｐまでとそれ以降でVCC2の変化の係
数が異なる例である。
数が異なる例である。
第６図は、第４図、第５図とほぼ同様である
が、点Ｐまたはある一定の電圧だけ、VCC2と低く
した例である。
が、点Ｐまたはある一定の電圧だけ、VCC2と低く
した例である。
次に、本発明を実現するための具体的な回路構
成の実施例を示すが、説明を簡単にするための通
常用いられるダイナミツク型パルス発生回路を用
いて説明する。このパルス発生回路PGの動作の
詳細は、昭和54年度電子通信学会半導体・材料部
門全国大会No.69に記されている。その概略を第７
図で説明する。すなわち、入力φ1が印加される
と、QDのゲート電圧は高電位から低電位に放電
されて、QDはOFFになり、同時にQLのゲート電
圧は低電圧から高電位（フートスラツプ容量を用
いてVCC以上の高電位に充電される）になる結
果、QLはONになり、出力φ0は低電位（OV）か
ら高電位（VCC）になる。
成の実施例を示すが、説明を簡単にするための通
常用いられるダイナミツク型パルス発生回路を用
いて説明する。このパルス発生回路PGの動作の
詳細は、昭和54年度電子通信学会半導体・材料部
門全国大会No.69に記されている。その概略を第７
図で説明する。すなわち、入力φ1が印加される
と、QDのゲート電圧は高電位から低電位に放電
されて、QDはOFFになり、同時にQLのゲート電
圧は低電圧から高電位（フートスラツプ容量を用
いてVCC以上の高電位に充電される）になる結
果、QLはONになり、出力φ0は低電位（OV）か
ら高電位（VCC）になる。
第８図、第９図は上記のSGを用いて、間接周
辺回路用の信号φ0とメモリアレー、直接周辺回
路への信号φ0′を発生する回路を示している。第
８図は、第７図の出力段にφ0′用のインバータ
QL′とQD′を並列に付加した例である。QLLは、
φ0′の出力振幅を低くするためのMOSTであり、
エンハンスメント型、デブレツシヨン型のいずれ
でもよい、130はVCCをVLLの電圧に変換して出力
する電圧コンバータである。
辺回路用の信号φ0とメモリアレー、直接周辺回
路への信号φ0′を発生する回路を示している。第
８図は、第７図の出力段にφ0′用のインバータ
QL′とQD′を並列に付加した例である。QLLは、
φ0′の出力振幅を低くするためのMOSTであり、
エンハンスメント型、デブレツシヨン型のいずれ
でもよい、130はVCCをVLLの電圧に変換して出力
する電圧コンバータである。
第９図は、QDとQLに直列に第８図と同一の
MOST QLLを付加し、その両端から出力φ0、
φ0′とり出した例である。
MOST QLLを付加し、その両端から出力φ0、
φ0′とり出した例である。
これらにおいて、φ0′の出力振幅、すなわち
VCC2は、 VCC2＝VLL−Vth (2) ここにVthはMOST、QLLのしきい電圧 のように表わされ、したがつて、第２図、あるい
は、第４図〜第６図のような所望とするVCC2に対
して、VLLの値を VLL＝VCC2＋Vth (3) のように設定すればよい。なお、QLLがデブレツ
シヨン型の場合はVthに負の値を代入するだけで、
式(3)がそのままで適用される。
VCC2は、 VCC2＝VLL−Vth (2) ここにVthはMOST、QLLのしきい電圧 のように表わされ、したがつて、第２図、あるい
は、第４図〜第６図のような所望とするVCC2に対
して、VLLの値を VLL＝VCC2＋Vth (3) のように設定すればよい。なお、QLLがデブレツ
シヨン型の場合はVthに負の値を代入するだけで、
式(3)がそのままで適用される。
次に、VLLの発生、すなわち電圧コンバータ１
３０の構成法について述べる。
３０の構成法について述べる。
第１０図は、VLLを発生する、電圧コンバータ
１３０の基本構成を示す図であり、VLLは、分圧
手段１３１，１３２による分圧により得られる。
１３０の基本構成を示す図であり、VLLは、分圧
手段１３１，１３２による分圧により得られる。
第１１図はその一つの具体例であり、１３１，
１３２は、抵抗R1，R2によつて構成されている。
VLLのように表わされ、第２図の特性を実現する
具体例である。
１３２は、抵抗R1，R2によつて構成されている。
VLLのように表わされ、第２図の特性を実現する
具体例である。
第１２図は、第４図の具体的実施例である。Ｐ
点の電圧VCC2(P)はｎ個のダイオードＤがオンする
瞬間の電圧であり、ほぼ VCC2(P)＝ｎ×VF (5) ここにVFはダイオードの順方向電圧 のように表わされる。Ｐ点以降の傾きは、R1と
ダイオードの等価板オン抵抗ｎ・RDによつて決
まる。
点の電圧VCC2(P)はｎ個のダイオードＤがオンする
瞬間の電圧であり、ほぼ VCC2(P)＝ｎ×VF (5) ここにVFはダイオードの順方向電圧 のように表わされる。Ｐ点以降の傾きは、R1と
ダイオードの等価板オン抵抗ｎ・RDによつて決
まる。
第１３図は上記のＤをMOST QCによつて置き
換えた実施例であり、このときのVCC(P)は、 VCCC2(P)＝ｎ×Vth ここにVthはMOST QCのしきい電圧 で表われる。また、Ｐ以降の傾きは、前と同様に
R1とQCの等価オン抵抗ｎ・RQCによつて決まる。
換えた実施例であり、このときのVCC(P)は、 VCCC2(P)＝ｎ×Vth ここにVthはMOST QCのしきい電圧 で表われる。また、Ｐ以降の傾きは、前と同様に
R1とQCの等価オン抵抗ｎ・RQCによつて決まる。
第１４図は、第５図の具体的実施例である。直
列接続されたQCがオンするまでは、VCC2の傾き
は、R1とR3が決まり、Ｐ点以降は前と同様QCの
等価オン抵抗ｎ・RQCとR1で決まる。したがつ
て、R3＞ｎ・RQCとしておくことによつて、第５
図のような特性を得ることができる。なお、通常
はMOSTはVth以下のゲート電圧においても、微
小な電流が流れる場合が多く、特にR3の抵抗を
付加してなくても、第５図の如き特性が得られ
る。
列接続されたQCがオンするまでは、VCC2の傾き
は、R1とR3が決まり、Ｐ点以降は前と同様QCの
等価オン抵抗ｎ・RQCとR1で決まる。したがつ
て、R3＞ｎ・RQCとしておくことによつて、第５
図のような特性を得ることができる。なお、通常
はMOSTはVth以下のゲート電圧においても、微
小な電流が流れる場合が多く、特にR3の抵抗を
付加してなくても、第５図の如き特性が得られ
る。
第１５図は、R1をMOST QAで置き換えた例
であり、エンハンスメント型、デプレツシヨン型
のいずれでもよい。
であり、エンハンスメント型、デプレツシヨン型
のいずれでもよい。
第１６図は、QAをデブレツシヨン型としてゲ
ートをソースに接続した例である。
ートをソースに接続した例である。
以上、各種のVLL発生回路について述べたが、
その他種々の構成がとれることは言うまでもな
い。また、上記は、エージングテストが電源電圧
VCCを上げるだけで、自動的に行なえる場合につ
いて述べたが、メモリアレーあるいは直接周辺回
路の動作を安定にするため、通常の動作状態で
は、VCC2の値はほぼ一定にしておき、エージング
テスト時にのみ、VCC2をVCCに対し一定の比率で
変化させることもできる。
その他種々の構成がとれることは言うまでもな
い。また、上記は、エージングテストが電源電圧
VCCを上げるだけで、自動的に行なえる場合につ
いて述べたが、メモリアレーあるいは直接周辺回
路の動作を安定にするため、通常の動作状態で
は、VCC2の値はほぼ一定にしておき、エージング
テスト時にのみ、VCC2をVCCに対し一定の比率で
変化させることもできる。
第１７図はその実施例である。同図Ａで、R1
≫R1′のように設定しており、エージングテスト
時にのみSWを閉じるようにする。このようにし
ておけば、通常の動作時には、同図ＢのVCO2のよ
うに、Ｐ点以降はVCCに対しほとんど依存しない
ので、エージングテスト時にのみ、VCC2′のよう
に、変化率を大きくすることができる。
≫R1′のように設定しており、エージングテスト
時にのみSWを閉じるようにする。このようにし
ておけば、通常の動作時には、同図ＢのVCO2のよ
うに、Ｐ点以降はVCCに対しほとんど依存しない
ので、エージングテスト時にのみ、VCC2′のよう
に、変化率を大きくすることができる。
第１８図はSWをMOST QSWに置き換えたもの
で、この場合はR1′もQSWでかねてある。エージ
ングテスト時にφEを高電圧にして、QSWをオンさ
せ、第１７図Ｂの如き特性を得る。
で、この場合はR1′もQSWでかねてある。エージ
ングテスト時にφEを高電圧にして、QSWをオンさ
せ、第１７図Ｂの如き特性を得る。
第１９図〜第２１図は、φEの発生に関する実
施例である。第１９図はスイツチSWによつて
QSWのゲート電圧を、通常の動作時にはアース電
位に、またエーシング時にはQSWをオンさせる電
圧VEにすればよい。第２０図は別の実施例であ
る。すなわち、チツプ内のQSWのゲートは、チツ
プ内の抵抗RSによつて、チツプ内でアースに接
続される。一方ゲートはボンデイツングバツド
PDを介してパツケージのピンのPNに接続され
る。通常の効作時に、このピンをオープンしてお
けば、QLLのゲートはアース電位になる。また、
エージング時にこのピンに電圧を印加すれば、
QSWがオンとなる所定の特性が得られる。
施例である。第１９図はスイツチSWによつて
QSWのゲート電圧を、通常の動作時にはアース電
位に、またエーシング時にはQSWをオンさせる電
圧VEにすればよい。第２０図は別の実施例であ
る。すなわち、チツプ内のQSWのゲートは、チツ
プ内の抵抗RSによつて、チツプ内でアースに接
続される。一方ゲートはボンデイツングバツド
PDを介してパツケージのピンのPNに接続され
る。通常の効作時に、このピンをオープンしてお
けば、QLLのゲートはアース電位になる。また、
エージング時にこのピンに電圧を印加すれば、
QSWがオンとなる所定の特性が得られる。
第２１図は、上記のようにエージング用のピン
をわざわざ設けずに、チツプに加わる外部クロツ
クの位相関係をエージング時のみ調整し、同じ効
果を得るための実施例である。たとえばダイナミ
ツクRAMでは、よく知られているように、２種
の外部クロツクRMS（Row Address Strobe）と
CAS（Column Address Strobe）の適当なタイミ
ング関係で動作する。通常、RASが高レベルで、
CAS低レベルの組み合わせでは用いないので、
逆にこの組み合せをエージング時に用いればよ
い。すなわち第２１図のような論理をとることに
より、上記組み合せを場合のみQLLをオンにし
て、所定の特性を得ることができる。
をわざわざ設けずに、チツプに加わる外部クロツ
クの位相関係をエージング時のみ調整し、同じ効
果を得るための実施例である。たとえばダイナミ
ツクRAMでは、よく知られているように、２種
の外部クロツクRMS（Row Address Strobe）と
CAS（Column Address Strobe）の適当なタイミ
ング関係で動作する。通常、RASが高レベルで、
CAS低レベルの組み合わせでは用いないので、
逆にこの組み合せをエージング時に用いればよ
い。すなわち第２１図のような論理をとることに
より、上記組み合せを場合のみQLLをオンにし
て、所定の特性を得ることができる。
第８図、第９図で、間接周辺回路用のφ0およ
び直接周辺回路、メモリアレー用のφ0′の両信号
を同時に出力する実施例を述べたが、これらは、
両者が一体化されているために、実際のメモリチ
ツプの設計において、配線数が増加するなどの不
都合を生じる場合がある。次に、これらの問題の
ない、さらに好適な回路構成の実施例を述べる。
び直接周辺回路、メモリアレー用のφ0′の両信号
を同時に出力する実施例を述べたが、これらは、
両者が一体化されているために、実際のメモリチ
ツプの設計において、配線数が増加するなどの不
都合を生じる場合がある。次に、これらの問題の
ない、さらに好適な回路構成の実施例を述べる。
第２２図はその実施例であり、通常のPGの出
力に、MOST QLMで構成した電圧リミツタ回路
LMを付加してφ0′を得ている。このときのφ0′の
出力電圧は、前に述べた式(2)で表わされる。この
ようにしておけば、PGとLMを全く異なる箇所
に配置することが可能で、レイアウト設計上の自
由度が増す。また、PGとLMが分離されている
ので、DGの設計は従来と全く同じでよい。
力に、MOST QLMで構成した電圧リミツタ回路
LMを付加してφ0′を得ている。このときのφ0′の
出力電圧は、前に述べた式(2)で表わされる。この
ようにしておけば、PGとLMを全く異なる箇所
に配置することが可能で、レイアウト設計上の自
由度が増す。また、PGとLMが分離されている
ので、DGの設計は従来と全く同じでよい。
第２３図はLMの他の実施例であり、第２２図
よりさらに良好な電気的特性を有している。すな
わち、ここでは、QLMのゲート容量によるセルフ
ブートストラツプ効果を利用しているために高速
動作が可能になつている。同図Ｂを用いて動作の
概要を説明する。ノードＡは予じめMOST QPR
によつて、VLL−Vthの電位にプリチヤージされ
ている。次いでφ0が立ち上がると、QLMのゲート
とソース、ドレインとの間には反転応容量CGが
形成されていために、Ａ点はその容量結合により
上昇する。したがつて、QLMの実効ゲート電圧が
高くなり、QPRのオン抵抗が小さくなるため、出
力φ0′はほぼφ0と同様の立ち上がりで上昇する。
Ａの電位VAはφ0と共に上昇するが、VAがVLL×
Vthを越えるとQDSがオンとなり、ＡからVLLに向
つて電流経路が形成される。したがつて、CGと
QDSのオン抵抗で決まる時定数によつて、Ａの電
位は下降を始め、最終的にはVLL＋Vthの点に安
定する。φ0′の最終的出力電圧VCC2は、VCC2＝VA
−Vth（QLM）となるから、QDSとQLMのしきい電圧
を等しく設定しておけば、VCC2とVLLの値は等し
くなり、VLL発生回路の設計が非常に容易とな
る。次いで、φ0が下降を始めると、φ0′も同様に
下降する。このとき、CGの結合により、Ａの電
位が低下し、φ0′の立ち下り時間が多少遅くなる
場合があるが、QPRのオン抵抗を小さく設定して
おけば、同図Ｂの破線のように、Ａの電位の低下
を最小限に止めることができ、遅れを小さくでき
る。
よりさらに良好な電気的特性を有している。すな
わち、ここでは、QLMのゲート容量によるセルフ
ブートストラツプ効果を利用しているために高速
動作が可能になつている。同図Ｂを用いて動作の
概要を説明する。ノードＡは予じめMOST QPR
によつて、VLL−Vthの電位にプリチヤージされ
ている。次いでφ0が立ち上がると、QLMのゲート
とソース、ドレインとの間には反転応容量CGが
形成されていために、Ａ点はその容量結合により
上昇する。したがつて、QLMの実効ゲート電圧が
高くなり、QPRのオン抵抗が小さくなるため、出
力φ0′はほぼφ0と同様の立ち上がりで上昇する。
Ａの電位VAはφ0と共に上昇するが、VAがVLL×
Vthを越えるとQDSがオンとなり、ＡからVLLに向
つて電流経路が形成される。したがつて、CGと
QDSのオン抵抗で決まる時定数によつて、Ａの電
位は下降を始め、最終的にはVLL＋Vthの点に安
定する。φ0′の最終的出力電圧VCC2は、VCC2＝VA
−Vth（QLM）となるから、QDSとQLMのしきい電圧
を等しく設定しておけば、VCC2とVLLの値は等し
くなり、VLL発生回路の設計が非常に容易とな
る。次いで、φ0が下降を始めると、φ0′も同様に
下降する。このとき、CGの結合により、Ａの電
位が低下し、φ0′の立ち下り時間が多少遅くなる
場合があるが、QPRのオン抵抗を小さく設定して
おけば、同図Ｂの破線のように、Ａの電位の低下
を最小限に止めることができ、遅れを小さくでき
る。
第２４図は、立ち下がり時間をさらに高速化す
ることの必要な場合の実施例であり、LMの出力
端に、放電用のMOST QRSを付加した例である。
これによれば、高速に立ち下がらせることが可能
になる。ダイナミツクメモリの場合は、動作の終
りに、全パルスを同時に、リセツトする場合が多
いので、リセツト用の信号φRSは他と共用するこ
とが可能で、この信号の追加は特に問題にならな
い。
ることの必要な場合の実施例であり、LMの出力
端に、放電用のMOST QRSを付加した例である。
これによれば、高速に立ち下がらせることが可能
になる。ダイナミツクメモリの場合は、動作の終
りに、全パルスを同時に、リセツトする場合が多
いので、リセツト用の信号φRSは他と共用するこ
とが可能で、この信号の追加は特に問題にならな
い。
第２５図〜第２７図はLMの他の実施例であ
る。
る。
第２５図はMOSTをダイオードで置き換えた
例である。VCC2の値がVCC2＝VLL＋VF−Vthのよ
うに多少複雑となるが、動作は第23と全く同一で
ある。
例である。VCC2の値がVCC2＝VLL＋VF−Vthのよ
うに多少複雑となるが、動作は第23と全く同一で
ある。
第２６図は、QPRを抵抗R4によつて置き換えた
例であり、立ち下り時間の改善に有効である。
例であり、立ち下り時間の改善に有効である。
第２７図は、QPR，QDSを抵抗R5によつてかね
たものであり、やはり第２２図と同様の動作を得
ることができる。
たものであり、やはり第２２図と同様の動作を得
ることができる。
以上、種々の実施例を述べて来たが、その他の
変形、あるいは組合せが可能なことは言うまでも
ない。
変形、あるいは組合せが可能なことは言うまでも
ない。
たとえば、第２８図は、間接周辺回路のパルス
発生回路PGのうちで、直接周辺、メモリアレー
に信号を供給する箇所にのみ、LMを付加し、そ
の出力電圧を決めるVLLは共通のVLL発生回路１
３０によつて供給し、またφ01′にはCBによる昇圧
操作を施している。同図Ｂは動作の概要を示して
いる。φ01′はφ03′の立ちよりと同時にCBによつて
昇圧させる。このときLM１のMOST QLMはオ
フ状態になつているから、CBからの電荷がQLMを
通してPG１側に逆流することはなく、昇圧のた
めに、特別の処置を必要としない。φ03′，φ04′の
出力振幅は、第２２図のLMの使用によりVLLに
等しくなつている。
発生回路PGのうちで、直接周辺、メモリアレー
に信号を供給する箇所にのみ、LMを付加し、そ
の出力電圧を決めるVLLは共通のVLL発生回路１
３０によつて供給し、またφ01′にはCBによる昇圧
操作を施している。同図Ｂは動作の概要を示して
いる。φ01′はφ03′の立ちよりと同時にCBによつて
昇圧させる。このときLM１のMOST QLMはオ
フ状態になつているから、CBからの電荷がQLMを
通してPG１側に逆流することはなく、昇圧のた
めに、特別の処置を必要としない。φ03′，φ04′の
出力振幅は、第２２図のLMの使用によりVLLに
等しくなつている。
このような構成によれば、各LMをメモリアレ
ーの入口付近にまとめて配置することが可能で、
配線数も低減され、レイアウト設計の効率が向上
する。また、１３０は共通化しているので、各リ
ミツタの出力振幅を同一値にすることができる。
またφ01′の昇圧後の電圧も、VLLに支配されるこ
とは言うまでもない。
ーの入口付近にまとめて配置することが可能で、
配線数も低減され、レイアウト設計の効率が向上
する。また、１３０は共通化しているので、各リ
ミツタの出力振幅を同一値にすることができる。
またφ01′の昇圧後の電圧も、VLLに支配されるこ
とは言うまでもない。
以上は、主に第１図を例にして説明して来たが
本発明の適用範囲は、これに限定されるものでな
く、２種以上の素子を用いる場合は勿論一般の半
導体集積回路に適用できる。
本発明の適用範囲は、これに限定されるものでな
く、２種以上の素子を用いる場合は勿論一般の半
導体集積回路に適用できる。
たとえば、第２９図はCMOS回路に適用した
例である。同図でPGは通常用いられる、Ｐチヤ
ネルMOST QPLと、ＮチヤネルMOST QNLで構
成されたインバータ回路であり、その出口にLM
を付加した例である。これも前に説明したと同様
の動作を行なう。
例である。同図でPGは通常用いられる、Ｐチヤ
ネルMOST QPLと、ＮチヤネルMOST QNLで構
成されたインバータ回路であり、その出口にLM
を付加した例である。これも前に説明したと同様
の動作を行なう。
第３０図は、CMOSで必然的に生じるバイポ
ーラトランジスタTBを用いた例である。QPはＰ
チヤネルMOSTである。バイポーラトランジス
タは一般に電流駆動能力が大きく、またCMOS
回路は、消費電力が少ない特徴があるため、ここ
では、TBの出力で直接PGの電源として動作させ
る構成をとつている。なお、TBの構成は、同図
Ｂに示したようにすればよい。すなわち、Ｐ−
Well型のCMOSにおいては、基板ｎ−Subをコレ
クタ、Ｐ−Wellをベースn+拡散層をエミツタと
すれば良い。Ｎ−Well型の場合も容易に類推で
きる。
ーラトランジスタTBを用いた例である。QPはＰ
チヤネルMOSTである。バイポーラトランジス
タは一般に電流駆動能力が大きく、またCMOS
回路は、消費電力が少ない特徴があるため、ここ
では、TBの出力で直接PGの電源として動作させ
る構成をとつている。なお、TBの構成は、同図
Ｂに示したようにすればよい。すなわち、Ｐ−
Well型のCMOSにおいては、基板ｎ−Subをコレ
クタ、Ｐ−Wellをベースn+拡散層をエミツタと
すれば良い。Ｎ−Well型の場合も容易に類推で
きる。
以上述べたように、本発明により、複数の回路
素子を用いた、高密度でかつエージングテストの
容易な半導体集積回路が実現できる。
素子を用いた、高密度でかつエージングテストの
容易な半導体集積回路が実現できる。
なお、本発明の適用範囲は以上の実施例に限定
されるものでなく、種々の変形が可能である。例
えば、実施例では、接 電位を基準に、VCC側の
電圧をリミツトする方式を述べたが、逆にVCCを
基準として、接 電位側の電圧をリミツトするこ
とも可能である。また、VLL発生回路として、同
一チツプ上に演算増幅器を設け、これによつて
VLLのレベルを制御して、その変動を少なくする
なども可能である。また、２種以上の素子を用い
た集積回路においては、その目的に応じて、２種
以上のVLL発生回路を設ければ良いことは言うま
でもない。
されるものでなく、種々の変形が可能である。例
えば、実施例では、接 電位を基準に、VCC側の
電圧をリミツトする方式を述べたが、逆にVCCを
基準として、接 電位側の電圧をリミツトするこ
とも可能である。また、VLL発生回路として、同
一チツプ上に演算増幅器を設け、これによつて
VLLのレベルを制御して、その変動を少なくする
なども可能である。また、２種以上の素子を用い
た集積回路においては、その目的に応じて、２種
以上のVLL発生回路を設ければ良いことは言うま
でもない。
第１図〜第３０図は本発明の実施例を示す図で
ある。 １３０……電圧コンバータ、１３１，１３２…
…分圧手段。
ある。 １３０……電圧コンバータ、１３１，１３２…
…分圧手段。
Claims (1)
- 【特許請求の範囲】 １ チツプと、該チツプ上に設けられた第一の回
路群と、該チツプ上に設けられた第二の回路群
と、該チツプ上に設けられた外部印加電源電圧を
チツプ内で該外部印加電圧より低い電圧の内部電
源に降下させる電圧コンバータとを有し、 上記第一の回路群を構成する素子のテスト条件
と、上記第二の回路群を構成する素子のテスト条
件とをほぼ等しくするように上記内部電源電圧を
設定したことを特徴とする半導体集積回路。 ２ 特許請求の範囲第１項記載の半導体集積回路
において、 上記電圧コンバータはMOSトランジスタとバ
イポーラトランジスタとを含むことを特徴とする
半導体集積回路。 ３ 特許請求の範囲第２項記載の半導体集積回路
において、 上記MOSトランジスタのゲート電極には出力
電圧を決める電圧が入力され、 該MOSトランジスタの出力が上記バイポーラ
トランジスタのベースに入力され、かつ、 該バイポーラトランジスタの出力が上記電圧コ
ンバータの出力となることを特徴とする半導体集
積回路。 ４ 特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体集積回路において、 上記第一の回路はメモリアレーを含むことを特
徴とする半導体集積回路。 ５ 特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体集積回路において、 上記第一の回路はダイナミツクメモリを含むこ
とを特徴とする半導体集積回路。 ６ 特許請求の範囲第１項乃至第５項のいずれか
に記載の半導体集積回路において、 上記電圧コンバータは上記単一のチツプ上に複
数設けられてなることを特徴とする半導体集積回
路。 ７ チツプと、該チツプ上に設けられた複数の半
導体装置と、 上記半導体装置に、外部から供給される電源電
圧より低い電圧の内部電源を供給する電圧コンバ
ータとを有し、 上記電圧コンバータはMOSトランジスタとバ
イポーラトランジスタとを含み、かつ、 上記電圧コンバータと上記複数の半導体装置は
単一のチツプ上に設けられていることを特徴とす
る半導体集積回路。 ８ 特許請求の範囲第７項に記載の半導体集積回
路において、 上記単一のチツプ上には、第一、第二及び第三
の回路が設けられてなり、 少なくとも上記第一及び第二の回路には上記電
圧コンバータから内部電源が供給されることを特
徴とする半導体集積回路。 ９ 特許請求の範囲第８項記載の半導体集積回路
において、 上記第一の回路群を構成する素子のテスト条件
と、上記第三の回路群を構成する素子のテスト条
件とをほぼ等しくするように上記内部電源電圧を
設定したことを特徴とする半導体集積回路。 １０ 特許請求の範囲第８項又は、第９項記載の
半導体集積回路において、 上記第一の回路を構成する電界効果型トランジ
スタのゲートの絶縁膜厚さは、上記第三の回路を
構成する電界効果型トランジスタのゲート絶縁膜
の厚さより薄く設けられてなることを特徴とする
半導体集積回路。 １１ 特許請求の範囲第７項乃至第１０項のいず
れかに記載の半導体集積回路において、 上記MOSトランジスタのゲート電極には出力
電圧を決める電圧が入力され、 該MOSトランジスタの出力が上記バイポーラ
トランジスタのベースに入力され、かつ、 該バイポーラトランジスタの出力が上記電圧コ
ンバータの出力となることを特徴とする半導体集
積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168698A JPS5870482A (ja) | 1981-10-23 | 1981-10-23 | 半導体集積回路 |
| US06/368,162 US4482985A (en) | 1981-04-17 | 1982-04-14 | Semiconductor integrated circuit |
| DE8282301967T DE3279013D1 (en) | 1981-04-17 | 1982-04-16 | Semiconductor integrated circuit |
| EP82301967A EP0063483B1 (en) | 1981-04-17 | 1982-04-16 | Semiconductor integrated circuit |
| CA000401238A CA1173519A (en) | 1981-04-17 | 1982-04-19 | Semiconductor integrated circuit |
| US07/869,851 US5493572A (en) | 1981-04-17 | 1992-04-16 | Semiconductor integrated circuit with voltage limiter having different output ranges for normal operation and performing of aging tests |
| US07/875,088 USRE35313E (en) | 1981-04-17 | 1992-04-28 | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168698A JPS5870482A (ja) | 1981-10-23 | 1981-10-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870482A JPS5870482A (ja) | 1983-04-26 |
| JPH0249513B2 true JPH0249513B2 (ja) | 1990-10-30 |
Family
ID=15872797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168698A Granted JPS5870482A (ja) | 1981-04-17 | 1981-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870482A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231917A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
| JPH0743932B2 (ja) * | 1984-02-15 | 1995-05-15 | 株式会社日立製作所 | 半導体装置 |
| JPS61204891A (ja) * | 1985-03-06 | 1986-09-10 | Fujitsu Ltd | メモリ回路 |
| KR950001424B1 (en) * | 1986-03-28 | 1995-02-24 | Hitachi Ltd | 3-transistor dynamic random access memory |
| JPS6394499A (ja) * | 1986-10-07 | 1988-04-25 | Toshiba Corp | 半導体記憶装置 |
| JPS63181196A (ja) * | 1987-01-22 | 1988-07-26 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2904276B2 (ja) * | 1987-02-24 | 1999-06-14 | 沖電気工業株式会社 | 半導体集積回路装置 |
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
| JP4717692B2 (ja) | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674888A (en) * | 1979-11-19 | 1981-06-20 | Seiko Epson Corp | Random access memory |
-
1981
- 1981-10-23 JP JP56168698A patent/JPS5870482A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674888A (en) * | 1979-11-19 | 1981-06-20 | Seiko Epson Corp | Random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870482A (ja) | 1983-04-26 |
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