DE10348018B4

DE10348018B4 - CMOS-Schaltkreis-Anordnung

Info

Publication number: DE10348018B4
Application number: DE10348018A
Authority: DE
Inventors: Dr. Pacha Christian; Klaus Von Arnim; Dr. Brederlow Ralf; Dr. Berthold Jörg
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-24
Filing date: 2003-10-15
Publication date: 2012-09-20
Anticipated expiration: 2023-10-16
Also published as: DE10348018A1

Abstract

CMOS-Schaltkreis-Anordnung (100),
• mit einem eine Logikfunktion realisierenden PMOS-Logikschaltkreis (101), mit PMOS-Feldeffekttransistoren (102), wobei einem Eingang des PMOS-Logikschaltkreis (101) ein erstes Betriebspotential (106) zuführbar ist,
• mit einem die Logikfunktion realisierenden NMOS-Logikschaltkreis (103) mit NMOS-FeIdeffekttransistoren (104),
• mit einem ersten Takt-Transistor (108), der einen ersten mit einem Eingang des NMOS-Logikschaltkreises (103) gekoppelten Source-/Drain-Anschluss (108a) aufweist, wobei an einen Gate-Anschluss (108c) des ersten Takt-Transistors (108) ein Taktsignal (110) anlegbar ist und wobei einem zweiten Source-/Drain-Anschluss (108b) des ersten Takt-Transistors (108) ein zweites Betriebspotential (109) zuführbar ist,
• wobei ein Ausgang (111) des PMOS-Logikschaltkreises (101) und ein Ausgang (112) des NMOS-Logikschaltkreises (103) miteinander gekoppelt sind,
• mit einem mit dem Ausgang (111) des PMOS-Logikschaltkreis (101) und dem Ausgang (112) des NMOS-Logikschaltkreis (104) gekoppelten Inverter-Schaltkreis (115),
• wobei eine jeweilige Gateoxidschicht zumindest eines Teils der NMOS-Feldeffekttransistoren (104) des NMOS-Logikschaltkreises (103) eine erste Oxidschichtdicke aufweist,
• wobei...

Description

Bei der Skalierung der CMOS-Technologie (Complementary Metal Oxide Semiconductor) in einen Bereich der Strukturgrößen unter 100 nm erhöhen sich die auftretenden Unterschwellenströme und Gateströme in den CMOS-Feldeffekttransistoren aufgrund der verminderten Schwellenspannungen und der dünnen Gateoxide der CMOS-Feldeffekttransistoren. Befindet sich eine integrierte CMOS Schaltung in einem Nicht-aktiv-Zustand, d. h. sind die elektrischen Signale an den Eingängen und den Ausgängen einer CMOS-Schaltkreis-Anordnung zeitlich konstant, so bewirken die Leckstromkomponenten eine statische Verlustleistung, die besonders in portablen Geräten wie einem Mobilfunkgerät (Handy) oder einem Personal Digital Assistent (PDA) zu einer unerwünschten Entladung der Batterie führen. Die Leckstromkomponenten in modernen CMOS-Schaltkreisen gewinnen eine wachsende Bedeutung.
In einem modernen CMOS-Prozess sind üblicherweise mehrere Transistortypen mit unterschiedlichen Schwellenspannungen und Oxiddicken vorhanden (vgl. [1]). Wenn die Reduzierung der Leckströme (z. B. Obergrenze: I_OFF = 10 pA/μm Transistorweite bei T = 25°C) primäres Ziel des Schaltungsentwurfes ist, werden CMOS-Feldeffekttransistoren mit dickerem Gateoxid (z. B. Gateoxidschichtdicke = 2,3 nm statt Gateoxidschichtdicke = 1,6 nm für einen 90 nm CMOS-Prozess) verwendet. Dies erfordert jedoch eine höhere Versorgungsspannung (V_DD = 1,2 V statt V_DD = 1,0 V) und bewirkt gleichzeitig, dass sich die Propagationszeit der Logikgatter mit CMOS-Feldeffekttransistoren mit dickerem Gateoxid im Vergleich zu einer Lösung mit CMOS-Feldeffekttransistoren mit dünnem Gateoxid um bis zu einen Faktor 2 erhöht.
Zusammenfassend ist zu bemerken, dass der Trade-Off zwischen dem Erreichen einer hohen Schaltgeschwindigkeit der CMOS-Schaltkreis-Anordnung und einem niedrigen aktiven Leistungsverbrauch (~ C_L V_DD ²) einerseits und geringen Leckströmen in dem CMOS-Feldeffekttransistoren andererseits gerade aus Sicht der mobilen Anwendungen zu den grölten Herausforderungen an die zukünftige CMOS-basierte Mikroelektronik zählt.
Technologische Lösungsmöglichkeiten wie neue Gate-Dielektrika oder andere Transistorkonzepte stehen beispielsweise für die 90 nm und 65 nm CMOS-Technologie noch nicht zur Verfügung. Aus diesem Grund müssen durch technologienahen Schaltungsentwurf Lösungen auf Gatterebene gefunden werden, die sich mit den gegebenen Voraussetzungen einer modernen System-On-Chip-Technologie umsetzen lassen.
Es sind unterschiedliche Lösungskonzepte zur Verringerung von Leckströmen in CMOS-Feldeffekttransistoren bekannt.
Ein erstes Lösungskonzept basiert auf leckstromarmen Standardzellenbibliotheken (gegenwärtige Standardlösung).
Spezielle Standardzellenbibliotheken, deren Gatter aus Transistoren mit dickerem Oxid und hohen Schwellenspannungen bestehen, werden für Schaltungskomponenten eingesetzt, bei denen ein definiertes Gesamtleckstrombudget die limitierende Randbedingung beim Schaltungsentwurf darstellt.
Nachteil dieser Lösung ist die erhöhte Versorgungsspannung und die höhere Gatterpropagationszeit, wie oben erläutert wurde. Üblicherweise werden im Rahmen von Mischlösungen alle zeitunkritischen Signalpfade aus den leckstromarmen Gattern aufgebaut, während die zeitkritischen Signalpfade aus schnellen Gattern mit hohen Leckströmen bestehen. Diese Mischung aus verschiedenen Gattertypen in einem Schaltungsblock führt jedoch dazu, dass die ca. 5% schnellen Gatter in den zeitkritischen Signalpfaden bis zu 50% des gesamten Leckstromes in der CMOS-Schaltkreis-Anordnung erzeugen.
Gemäß einem zweiten Lösungskonzept sind leckstromarme Leistungsschalter in Verbindung mit Low-VT-Standardzellenbibliotheken vorgesehen.
Bei dieser Methode zur Reduktion des Gesamtleckstroms werden Logikgatter aus Transistoren mit niedriger Schwellenspannung und dünnem Gateoxid gebildet (sogenannte Low-VT-Transistoren, LVT) und im Stand-By-Zustand durch Leistungsschalter bzw. Power-Switches von der realen Versorgungsspannung V_DD bzw. von der realen Masse V_SS getrennt. Der oder die Leistungsschalter sind als Transistoren mit hoher Schwellenspannung und dicker Gateoxid ausgeführt (sogenannte Low Leakage Device, LLD), wie in 9 dargestellt (vgl. [6]).
9 zeigt eine CMOS-Schaltkreis-Anordnung 900 mit einem CMOS-Schaltkreis 901, welcher NMOS-Feldeffekttransistoren 902 und PMOS-Feldeffekttransistoren 903 enthält, wobei alle Feldeffekttransistoren 902, 903 jeweils ein dünnes Gateoxid und eine niedrige Schwellenspannung aufweisen. Der CMOS-Schaltkreis 901 ist einerseits mit einem Betriebspotential V_DD 904 und andererseits mit einem Virtuelle-Masse-Knoten 905 gekoppelt. Zwischen den Virtuelle-Masse-Knoten 905 und dem Massepotential 907 ist ein Leistungsschalter-Transistor 906 geschaltet, welcher ein dickes Gateoxid und eine hohe Schwellenspannung aufweist.
Hierdurch können alle Leckstromkomponenten des LVT-Blockes, d. h. des CMOS-Schaltkreises 901, im wesentlichen eliminiert werden. In einer 90 nm CMOS-Technologieplattform ist mit dieser Methode eine Reduktion des Leckstromes um drei bis vier Dekaden möglich.
Nachteil dieser Methode ist die lange Aktivierungsphase (10 bis 100 ms gegenüber 1 ns Taktperiode) vor und nach dem Einschalten des Leistungsschalter-Transistors 906. Dies verhindert einen schnellen Wechsel zwischen einem Aktiv-Zustand und dem Zustand mit verminderter statischer Leistungsaufnahme. Befinden sich auf einem elektronischen Chip mehrere Schaltungsblöcke, so ist außerdem zu berücksichtigen, dass der Betrieb aktiver Schaltungsblöcke durch das Einschalten eines oder mehrerer Schaltungsblöcke nicht durch einen Zusammenbruch der globalen Spannungsversorgung beeinträchtigt wird.
Als ein drittes Lösungskonzept ist das Verändern der Schwellenspannung durch eine Bodyvorspannung bzw. Substratvorspannung bekannt.
Diese auch als ”Active-Well-Konzept” oder „Variable-V_T-Konzept” bezeichnete Lösung beruht auf dem Substratsteuereffekt der CMOS-Feldeffekttransistoren, durch den die Schwellenspannung der Transistoren während des Betriebs eines CMOS-Schaltkreises erhöht bzw. erniedrigt werden kann. Es wird zwischen dem sogenannten Reverse-Biasing von Logikgattern mit bevorzugt niedriger Schwellenspannung sowie dem sogenannten Forward-Biasing von Logikgattern aus Transistoren mit hoher Schwellenspannung unterschieden. Beim Reverse-Biasing wird eine negative (positive) Spannung V_BN < V_SS (V_BP > V_DD) an den Bulkkontakt bzw. den Bodykontakt eines NMOS-(PMOS)-Feldeffekttransistors angelegt. Im Gegensatz dazu wird beim Forward-Biasing die Spannung 0.6 V > V_BN > 0 V (V_DD > V_BP > V_DD – 0.6 V) an den Bulkkontakt bzw. den Bodykontakt eines NMOS-(PMOS)-Feldeffekttransistors angelegt.
Generell lässt sich das Active-Well-Konzept nur effizient einsetzen, wenn der Substratsteuereffekt ausreichend groß ist. Da der Substratsteuereffekt für das Reverse-Biasing gemäß γ ~ 1/C_OX ~ t_OX mit der Reduzierung der Gateoxidschichtdicke t_OX verringert wird, scheidet das Reverse-Biasing mittelfristig für Transistoren mit minimaler Kanallänge aus, wie in [2] beschrieben ist. Das Reverse-Biasing erfordert zudem noch die Bereitstellung von Spannungen, die höher als die Versorgungsspannung V_DD bzw. niedriger als das Massepotential V_SS sind. Der damit verbundene Zusatzaufwand (d. h. das Vorsehen zusätzlicher Ladungspumpen) muss folglich im Gesamtleistungsbudget berücksichtigt werden. Das maximal zulässige negative (positive) Bodypotential für NMOS-Transistoren bzw. PMOS-Transistoren wird durch den Gate-Induced Drain Leakage (Band-zu-Band-Tunneln am Drain-Anschluss) begrenzt.
Für die Technologiegeneration „65 nm” scheidet das Reverse-Biasing insbesondere für dünne, nitridierte Gateoxide mit einer Gateoxidschichtdicke unter 1.5 nm EOT zur Leckstromreduktion aus, da der dort relevante Gate-Leckstrom durch eine Verschiebung der Schwellenspannung nicht beeinflusst werden kann. Die Verfügbarkeit eines High-k-Dielektrikums würde diese Rahmenbedingung ändern. Mit einer Einführung ist jedoch frühestens bei der Technologiegeneration „45 nm” zu rechnen.
Der linearisierte Substratsteuereffekt für MOS-Transistoren mit Pocketimplantationen bzw. Halo-Implantationen beträgt beim Forward-Biasing näherungsweise ΔV_T ≈ 0.5 V_T0 und wird somit ebenfalls mit jeder Technologiegeneration proportional zur Schwellenspannung V_T0 verringert (vgl. [2]).
Das Forward-Biasing ist deshalb besonders zur Beschleunigung von Logikschaltungen, die aus LLD-Transistoren mit höherer Schwellenspannung (V_T ≈ 400 mV) aufgebaut sind, interessant. Hier ergibt sich durch Forward-Biasing ein Performance-Gewinn von ca. 7% bei der nominellen Versorgungsspannung von V_DD = 1.2 V. Der Performance-Gewinn erhöht sich bei einer reduzierten Versorgungsspannung von V_DD = 0.7 V auf ca. 30%.
Für einen Schaltkreis aus Transistoren mit niedriger Schwellenspannung (V_T ≈ 200 mV) ist der Einsatz des Forward-Biasings weniger effizient. Generell ist die Substratspannung beim Forward-Biasing durch die exponentiell ansteigenden PN-Junction-Leckströme auf den Bereich V_BN < 0.5 V (NMOS-Transistor) bzw. V_BP > V_DD – 0.5 V (PMOS-Transistor) begrenzt. Oberhalb dieses Wertes werden die PN-Übergänge im jeweiligen Transistor leitend.
Als ein viertes Lösungskanzept ist das Anlegen eines leckstrom-minimierenden Bitmusters (sog. Minimum Leakage Vector) bekannt.
Grundlage dieses Konzeptes ist die Bitmusterabhängigkeit des Leckstromes in einem CMOS-Logikgatter mit mehreren Eingängen und Serienschaltungen (Stack-Effekt) von CMOS-Transistoren. Die Leckströme eines Logikgatters können sich je nach Bitmuster um einen Faktor 10 bis 20 je nach Anzahl in Serie befindlicher, d. h. in Serie geschalteter, CMOS-Transistoren und je nach den Dimensionierungen der CMOS-Transistoren unterscheiden.
Im Idealfall würden sich in einem Schaltungsblock aus N Logikgattern alle N Logikgatter im Zustand mit minimalem Leckstrom befinden. Dazu wird zu Beginn des Stand-By-Zustandes ein spezielles Bitmuster in die Eingangsregister eines komplexen Logik-Schaltungsblocks (z. B. 16-Bit Multiplizierer, 32-Bit Addierer, digitales Filter, etc.) eingespeist und der Takt wird abgeschaltet.
Für die Dauer des Nicht-aktiv-Zustandes ist dieses Bitmuster am Eingang der Logikgatter gültig.
Da CMOS-Schaltungen aus einer großen Zahl von kaskadierten Logikgattern bestehen, die in vielen divergenten und konvergenten Signalpfaden angeordnet sind, kann für einen derartigen Schaltungsblock der minimale Leckstrom nur schwer über das Anlegen eines Bitmusters eingestellt werden. Die Hauptschwierigkeit besteht darin, bei z. B. 2·32 Bit Eingangsvektoren und Blöcken mit einer Tiefe von 8 bis 20 kaskadierten Logikgattern das Bitmuster mit dem minimalen Leckstrom überhaupt zu bestimmen.
Die Methode ermöglicht jedoch die schnelle Aktivierung und Reaktivierung eines Logikblockes (wenige Taktzyklen). Damit ergibt sich im Vergleich zu der Lösung mit den Power-Switches eine höhere Flexibilität.
Ferner ist in [3] und [4] eine statische Logik mit monotonen logischen Übergängen bekannt. Die Schaltungen gemäss [3] und [4] haben zum Ziel, eine robuste High-Speed-Logik für Mikroprozessoren als Ersatz für die störempfindliche sogenannte dynamische Domino-Logik zu schaffen.
Ferner ist in [5] ein Taktschema für eine Pipelinestufe gemäss dem Prinzip des ”Skew-Tolerant Domino” beschrieben.
[7] zeigt einen integrierten Halbleiter-Schaltkreis, der auf dem selben Substrat eine Vielzahl von MOS-Transistoren aufweist, die sich in der Größe des Tunnelstroms entweder zwischen deren Source- und Gate-Anschlüssen oder zwischen deren Drain- und Gate-Anschlüssen unterscheiden.
In [8] ist ein integrierter Halbleiter-Schaltkreis gezeigt, der eine Vielzahl von in Reihe geschalteten CMOS-Schaltkreisen und einen Betriebspotential-Schaltkreis aufweist, der mit den Ausgängen der CMOS-Schaltkreise gekoppelt ist und der die Ausgänge mit einem Taktsignal synchronisiert.
Aus [9] ist ein Schnittstellen-Schaltkreis für eine Halbleiter-Vorrichtung bekannt, der einen Eingangstreiber, einen Ausgangstreiber, einen Verstärker und ein Element zum Erhalten eines Ausgangspotentials umfasst.
Ferner offenbart [10] eine Vorrichtung zur Reduzierung eines Standby-Leckstroms mit Hilfe eines Leckstrom-Kontroll-Transistors.
Der Erfindung liegt das Problem zugrunde, eine CMOS-Schaltkreis-Anordnung anzugeben mit einer niedrigen Propagationszeit und einem niedrigen Leckstrom.
Das Problem wird durch die CMOS-Schaltkreis-Anordnung mit den Merkmalen gemäss dem unabhängigen Patentanspruch gelöst.
Eine CMOS-Schaltkreis-Anordnung weist einen eine Logikfunktion realisierenden PMOS-Logikschaltkreis auf, welcher mehrere, bevorzugt eine Vielzahl von PMOS-Feldeffekttransistoren aufweist. Einem Eingang des PMOS-Logikschaltkreis ist ein erstes Betriebspotential zuführbar oder zugeführt. Ferner weist die CMOS-Schaltkreis-Anordnung einen die Logikfunktion realisierenden NMOS-Logikschaltkreis mit mehreren, bevorzugt mit einer Vielzahl von NMOS-Feldeffekttransistoren auf. Weiterhin ist ein erster Takt-Transistor vorgesehen, dessen erster Source-/Drain-Anschluss mit einem Eingang des NMOS-Logikschaltkreises gekoppelt ist, wobei an den Gate-Anschluss des ersten Takt-Transistors ein Taktsignal anlegbar oder angelegt ist und wobei dem zweiten Source-/Drain-Anschluss ein zweites Betriebspotential zuführbar oder zugeführt ist. Ein Ausgang des PMOS-Logikschaltkreises und ein Ausgang des NMOS-Logikschaltkreises sind miteinander gekoppelt. Ferner ist vorzugsweise ein zweiter Takt-Transistor vorgesehen, dessen erster Source-/Drain-Anschluss mit dem Ausgang des PMOS-Logikschaltkreises und mit dem Ausgang des NMOS-Logikschaltkreises gekoppelt ist, wobei an den Gate-Anschluss des zweiten Takt-Transistors das Taktsignal anlegbar oder angelegt ist und wobei dem zweiten Source-/Drain-Anschluss das erste Betriebspotential zuführbar oder zugeführt ist. Ein ebenfalls in der CMOS-Schaltkreis-Anordnung enthaltener Inverter-Schaltkreis ist mit dem Ausgang des PMOS-Logikschaltkreises und mit dem Ausgang des NMOS-Logikschaltkreises gekoppelt. Die jeweilige Gateoxidschicht zumindest eines Teils der NMOS-Feldeffekttransistoren des NMOS-Logikschaltkreises weist eine erste Oxidschichtdicke auf. Die Gateoxidschicht des ersten Takt-Transistors weist eine zweite Oxidschichtdicke auf. Die erste Schichtdicke ist geringer als die zweite Schichtdicke. Die jeweilige Gateoxidschicht zumindest eines Teils der PMOS-Feldeffekttransistoren des PMOS-Logikschaltkreises weist eine dritte Oxidschichtdicke auf, wobei die erste Schichtdicke geringer ist als die dritte Schichtdicke.
Die PMOS-Feldeffekttransistoren des PMOS-Logikschaltkreises sind vorzugsweise als Feldeffekttransistoren mit jeweils einer dicken Gateoxidschicht eingerichtet, d. h. als LLD-Feldeffekttransistoren.
Anders ausgedrückt bedeutet dies, dass die Takt-Transistoren jeweils eine dicke Gateoxidschicht aufweisen und dass zumindest ein Teil der, vorzugsweise alle NMOS-Feldeffekttransistoren des NMOS-Logikschaltkreises jeweils eine dünne Gateoxidschicht aufweisen. Diese Technik wird auch als Multi-Gateoxid-Schaltungstechnik bezeichnet.
Der Ausdruck „dicke Gateoxidschicht” ist in diesem Zusammenhang so zu verstehen, dass diese dicker ist als eine „dünne Gateoxidschicht”.
Anders ausgedrückt, die Transistoren mit einer dicken Gateoxidschicht sind als sogenannte Low Leakage Devices (LLD-Feldeffekttransistoren) ausgestaltet und Transistoren mit einer dünnen Gateoxidschicht sind vorzugsweise als sogenannte Low-VT-Feldeffekttransistoren ausgestaltet.
Anschaulich kann die Erfindung darin gesehen werden, dass der erste Takt-Transistor eine Doppelfunktion ausübt, nämlich zusätzlich als Leistungsschalter-Transistor fungiert.
In der vorliegenden Erfindung werden somit Transistoren mit dünnem Gateoxid und niedriger Schwellenspannung (LVT-Feldeffekttransistoren) sowie Transistoren mit dickerem Gateoxid und hoher Schwellenspannung (LLD-Feldeffekttransistoren) in einem komplexen CMOS-Gatter gemeinsam verwendet.
Die vorliegende Erfindung geht somit über die in der Praxis realisierten Multi-V_T-Konzepte hinaus. In Anlehnung an die oben diskutierte Klassifizierung der Konzepte zur Leckstromreduktion stellt die vorliegende Lösung anschaulich eine geschickte Zusammenführung des zweiten Lösungskonzept mit dem vierten Lösungskonzept dar, d. h. dem Einsatz von Leistungsschaltern und dem Minimum Leckage Vector Prinzip.
Ein erheblicher Vorteil der Erfindung ist in der Realisierung von Logikschaltungen mit niedrigen Propagationszeiten und niedrigen Leckströmen zu sehen. Der oben beschriebene Trade-Off zwischen Performance und Leckstrom in einer Low-Stand-By Power Anwendung kann durch die vorliegende Erfindung abgeschwächt werden.
Ein Hauptanwendungsgebiet sind reguläre Datenpfadstrukturen in System-on-Chip-Applikationen mit niedriger aktiver und statischer Leistungsaufnahme sowie moderaten Anforderungen an die Geschwindigkeit (Taktfrequenzen 500 MHz bis 1 GHz für 90 nm-CMOS-Technologie). Hierzu zählen insbesondere Embedded-Mikroprozessoren (z. B. ARM- oder MIPS-Familie) und Digitale Signalverarbeitungsprozessoren wie sie z. B. in einem Handy-Chipsatz oder in einem elektronischen Kommunikationsbaustein verwendet werden.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Für den Fall, dass ein zweiter Takt-Transistor vorgesehen ist, ist dessen Gateoxidschicht des zweiten Takt-Transistors dicker ist als die jeweilige Gateoxidschicht zumindest des Teils der NMOS-Feldeffekttransistoren des NMOS-Logikschaltkreises.
Gemäß einer Ausgestaltung der Erfindung weist der Inverter-Schaltkreis einen PMOS-Feldeffekttransistor und einen NMOS-Feldeffekttransistor auf.
Bevorzugt weisen der PMOS-Feldeffekttransistor und der NMOS-Feldeffekttransistor des Inverter-Schaltkreises eine Gateoxidschicht einer vierten Schichtdicke auf, wobei die erste Schichtdicke geringer ist als die vierte Schichtdicke. Anders ausgedrückt, der PMOS-Feldeffekttransistor und der NMOS-Feldeffekttransistor des Inverter-Schaltkreises sind bevorzugt als Feldeffekttransistoren mit jeweils einer dicken Gateoxidschicht eingerichtet, d. h. als LLD-Feldeffekttransistoren.
Gemäß einer anderen Weiterbildung der Erfindung ist es vorgesehen, dass die Gateoxidschicht des NMOS-Feldeffekttransistors des Inverter-Schaltkreises dicker ist als die Gateoxidschicht des PMOS-Feldeffekttransistors des Inverter-Schaltkreises. In diesem Fall ist bevorzugt zwischen den PMOS-Feldeffekttransistor des Inverter-Schaltkreises und das erste Betriebspotential ein erster Leistungsschalter-Transistor geschaltet, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des PMOS-Feldeffekttransistors des Inverter-Schaltkreises. Anders ausgedrückt, der erste Leistungsschalter-Transistor ist als Feldeffekttransistoren mit jeweils einer dicken Gateoxidschicht eingerichtet, d. h. als LLD-Feldeffekttransistoren.
In diesem Fall kann der PMOS-Feldeffekttransistor des Inverter-Schaltkreises aufgrund der höheren Treiberfähigkeit kleiner dimensioniert werden als für den Fall, dass der PMOS-Feldeffekttransistor des Inverter-Schaltkreises ein dickes Gateoxid aufweist.
An den Gate-Anschluss des ersten Leistungsschalter-Transistors ist das inverse Taktsignal anlegbar oder angelegt.
Zwischen den PMOS-Feldeffekttransistor des Inverter-Schaltkreises und das erste Betriebspotential kann ein erster Feldeffekttransistor geschaltet sein, dessen Gateoxidschicht dünner ist als die Gateoxidschicht des NMOS-Feldeffekttransistors des Inverter-Schaltkreises. Anders ausgedrückt, der erste Feldeffekttransistor ist als Feldeffekttransistor mit einer dünnen Gateoxidschicht eingerichtet, d. h. als LVT-Feldeffekttransistor.
Zwischen den Eingang des Inverter-Schaltkreises und das zweite Betriebspotential kann ferner ein zweiter Feldeffekttransistor geschaltet sein, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des ersten Feldeffekttransistors. Anders ausgedrückt, der zweite Feldeffekttransistor ist als Feldeffekttransistor mit einer dicken Gateoxidschicht eingerichtet, d. h. als LLD-Feldeffekttransistor.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass zwischen den zweiten Feldeffekttransistor und das zweite Betriebspotential ein zweiter Leistungsschalter-Transistor geschaltet ist, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des ersten Feldeffekttransistors. Anders ausgedrückt, der zweite Leistungsschalter-Transistor ist als Feldeffekttransistor mit einer dicken Gateoxidschicht eingerichtet, d. h. als LLD-Feldeffekttransistor.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1 eine CMOS-Schaltkreis-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
2 eine Darstellung des Low-Stand-By-Power-Zustands der CMOS-Schaltkreis-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung;
3 eine CMOS-Schaltkreis-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
4 eine Darstellung des Low-Stand-By-Power-Zustands der CMOS-Schaltkreis-Anordnung gemäß dem zweiten Ausführungsbeispiel der Erfindung;
5 eine CMOS-Schaltkreis-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
6 eine CMOS-Schaltkreis-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung;
7 eine Darstellung des Low-Stand-By-Power-Zustands der CMOS-Schaltkreis-Anordnung gemäß dem vierten Ausführungsbeispiel der Erfindung;
8 eine CMOS-Schaltkreis-Anordnung gemäß einem fünften Ausführungsbeispiel der Erfindung;
9 eine CMOS-Schaltkreis-Anordnung gemäß dem Stand der Technik; und
10 eine Pipeline-Struktur mit mehreren erfindungsgemäßen CMOS-Schaltkreis-Anordnungen.
Gleiche oder ähnliche Elemente in den Figuren sind gegebenenfalls mit identischen Bezugszeichen versehen.
1 zeigt eine CMOS-Schaltkreis-Anordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung.
Die CMOS-Schaltkreis-Anordnung 100 weist einen PMOS-Logikschaltkreis 101 auf mit einer Vielzahl von PMOS-Feldeffekttransistoren 102, welche derart verschaltet sind, dass sie eine vorgegebene Logikfunktion bereitstellen. Anders ausgedrückt, die PMOS-Feldeffekttransistoren 102 bilden ein PMOS-Logikgatter. Die Gateoxidschichten der PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 sind 2,3 nm dick und die Gateweite der PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 beträgt 320 nm. Die PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 sind somit als LLD-Transistoren eingerichtet.
Die CMOS-Schaltkreis-Anordnung 100 weist ferner einen NMOS-Logikschaltkreis 103 auf mit einer Vielzahl van NMOS-Feldeffekttransistoren 104, welche derart verschaltet sind, dass sie die gleiche vorgegebene Logikfunktion bereitstellen wie die PMOS-Feldeffekttransistoren 102 des NMOS-Logikschaltkreises 103. Anders ausgedrückt, die NMOS-Feldeffekttransistoren 104 bilden ein NMOS-Logikgatter. Die Gateoxidschichten der NMOS-Feldeffekttransistoren 104 des NMOS-Logikschaltkreises 103 sind 1,3 nm dick und die Gateweite der NMOS-Feldeffekttransistoren 104 des NMOS-Logikschaltkreises 103 beträgt 640 nm. Die NMOS-Feldeffekttransistoren 104 des NMOS-Logikschaltkreises 103 sind somit als LVT-Transistoren eingerichtet.
Ein Spannungsversorgungs-Eingang 105 des PMOS-Logikschaltkreises 101 ist direkt mit einem ersten Betriebspotential V_DD 106 gekoppelt.
Ein Spannungsversorgungs-Eingang 107 des NMOS-Logikschaltkreises 103 ist mit einem ersten Source-/Drain-Anschluss 108a eines ersten Takt-Transistors 108 gekoppelt, dessen zweiter Source-/Drain-Anschluss 108b direkt mit einem zweiten Betriebspotential V_SS 109 gekoppelt ist. An den Gate-Anschluss 108c des ersten Takt-Transistors 108 ist ein Taktsignal CLK 110 angelegt. Die Gateoxidschicht des als NMOS-Feldeffekttransistor ausgebildeten ersten Takt-Transistors 108 ist 2,3 nm dick und die Gateweite des ersten Takt-Transistors 108 beträgt 640 nm. Der erste Takt-Transistor 108 ist somit als LLD-Transistor ausgebildet.
Weiterhin sind die PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 kleiner dimensioniert als die NMOS-Feldeffekttransistoren 104 des NMOS-Logikschaltkreises 103.
Ausgänge 111 des PMOS-Logikschaltkreises 101 und Ausgänge 112 des NMOS-Logikschaltkreises 103 sind mit einem Zwischenknoten 113 und damit miteinander gekoppelt.
An den Zwischenknoten 113 ist ferner ein erster Source-/Drain-Anschluss 114a eines zweiten Takt-Transistors 114 gekoppelt, dessen zweiter Source-/Drain-Anschluss 114b mit dem ersten Betriebspotential V_DD 106 gekoppelt ist. An den Gate-Anschluss 114c des zweiten Takt-Transistors 114 ist das Taktsignal CLK 110 angelegt. Die Gateoxidschicht des als PMOS-Feldeffekttransistor ausgebildeten zweiten Takt-Transistors 114 ist 2,3 nm dick und die Gateweite des zweiten Takt-Transistors 114 beträgt 640 nm. Der erste Takt-Transistor 114 ist somit als LLD-Transistor ausgebildet.
Ferner weist die CMOS-Schaltkreis-Anordnung 100 einen Inverter-Schaltkreis 115 mit einem PMOS-Feldeffekttransistor 116 und einem NMOS-Feldeffekttransistor 117 auf.
Der Gate-Anschluss 116c des PMOS-Feldeffekttransistors 116 des Inverter-Schaltkreises 115 und der Gate-Anschluss 117c des NMOS-Feldeffekttransistors 117 des Inverter-Schaltkreises 115, d. h. der Eingang des Inverter-Schaltkreises 115, sind mit dem Zwischenknoten 113 gekoppelt. Ein erster Source-/Drain-Anschluss 116a des PMOS-Feldeffekttransistors 116 des Inverter-Schaltkreises 115 und ein erster Source-/Drain-Anschluss 117a des NMOS-Feldeffekttransistors 117 des Inverter-Schaltkreises 115 sind miteinander gekoppelt und bilden anschaulich den Ausgang des Inverter-Schaltkreises 115 und den Ausgang der CMOS-Schaltkreis-Anordnung 100. Ein zweiter Source-/Drain-Anschluss 116b des PMOS-Feldeffekttransistors 116 des Inverter-Schaltkreises 115 ist mit dem ersten Betriebspotential V_DD 106 gekoppelt. Ein zweiter Source-/Drain-Anschluss 117b des NMOS-Feldeffekttransistors 117 des Inverter-Schaltkreises 115 ist mit dem zweiten Betriebspotential V_SS 109 gekoppelt.
Gemäß diesen Ausführungsbeispielen bilden die Logikgatter, d. h. die Logikschaltkreise 101, 103 die Logikfunktion X = AB + C, wobei der PMOS-Logikschaltkreis 101 aus LLD-Transistoren gebildet ist und der NMOS-Logikschaltkreis 103 aus LVT-Transistoren. Damit ist ein schneller „1-0”-Übergang der Logik-Signalpegel in der Eingangsstufe realisiert, nämlich von dem NMOS-Logikschaltkreis 103. Die AND-OR-Logikfunktion steht exemplarisch für eine beliebige komplexe Logikverknüpfung.
Erfindungsgemäß ist eine Logikfunktion realisiert. Die PMOS-Feldeffekttransistoren 102 der Eingangsstufe, d. h. des PMOS-Logikschaltkreises 101 sind minimal dimensioniert. Die schnellen Übergänge während einer Evaluierungsphase sind durch Pfeile 118 gekennzeichnet.
2 zeigt die CMOS-Schaltkreis-Anordnung 100 gemäß dem ersten Ausführungsbeispiel aus 1 im Low-Stand-By-Power-Zustand des Logikgatters.
Die Unterschwellenströme der NMOS-LVT-Transistoren 104 werden durch den ersten Takt-Transistor 108 unterbunden. Aufgrund des dickeren Gateoxides der PMOS-Feldeffekttransistoren 102 fließen keine Gate-Leckströme durch die eingeschalteten PMOS-Feldeffekttransistoren 102 im Eingangszweig.
Die deaktivierten Transistoren sind in 2 mit einem Kreuz gekennzeichnet. Die aktivierten Transistoren sind in 2 mit einem Pfeil gekennzeichnet. Ferner sind die Logikwerte, welche die an den Eingangs-Anschlüssen anliegenden Spannungspegel repräsentieren, mit „0” für einen Pegel von 0 V bzw. mit „1” für einen Pegel von 1,2 V, angegeben.
Einige grundlegende Eigenschaften der erfindungsgemäßen CMOS-Schaltkreis-Anordnung sind in den 1 und 2 dargestellt und lassen sich folgendermaßen zusammenfassen:
a) Trennung von Rechnen und Verstärkung
Das Rechnen und die Verstärkung, d. h. die beiden grundlegenden Funktionen eines Logikgatters werden getrennt in zwei Stufen ausgeführt. In der 1.Stufe (NMOS-Logikschaltkreis 103) befindet sich eine komplexe CMOS Logikverknüpfung, deren zeitkritischer 1-0 Übergang durch das Einschalten der NMOS-LVT-Transistoren beschleunigt wird. Die 2. Stufe besteht aus dem Inverter-Schaltkreis 115 aus LLD-Transistoren 116, 117, der dieses Signal nur noch verstärkt, in einen 0-1 Übergang umwandelt und schließlich die Gate-Kapazitäten der folgenden Logikgatter auf das „1”-Potential, d. h. auf das erste Betriebspotential V_DD auflädt.
b) Multi-Gateoxid und Multi-V_T-Technik in einem Logikgatter
Alle Transistoren, die innerhalb eines CMOS-Logikgatters für eine niedrige Propagationszeit verantwortlich sind, werden durch LVT-Typen mit dünnem Gateoxid (z. B. EOT = 1.6 nm) realisiert.
Für alle übrigen Transistoren wird der LLD-Typ (z. B. EOT = 2.3 nm) eingesetzt, um minimale Leckströme zu gewährleisten. Je nach Anforderung können an dieser Stelle Transistoren mit unterschiedlichen Schwellenspannungen eingesetzt werden. Typischerweise sind in einer modernen sub-100 nm Technologie zwei bis drei Schwellenspannungen pro Gateoxid-Dicke vorhanden.
Zusätzlich bietet sich eine asymmetrische Dimensionierung des NMOS-Zweigs und des PMOS-Zweigs an. Die NMOS-LVT-Transistoren in der Eingangsstufe besitzen im Gegensatz zur herkömmlichen statischen CMOS-Logik eine größere Transistorweite als die PMOS-Transistoren des Eingangszweiges. Gewöhnlich besitzen PMOS-Transistoren die 1,5-fache bis 2-fache Gateweite eines NMOS-Transistors. Der Verzicht auf diese herkömmliche Dimensionierung bewirkt eine geringere Logikgatter-Eingangskapazität und damit schnellere Propagationszeiten und geringere Leckströme (welche proportional sind zur Transistorweite).
c) Monotone logische Übergänge und zweiphasiger Betrieb mehrstufiger Schaltkreise
Um die durch unterschiedliche Gateoxide, unterschiedliche Schwellenspannung und asymmetrische Weitendimensionierung erzeugte Vorzugsrichtung in einem schnellen Logikübergang ausnutzen zu können, muss das Logikgatter in 1 vor Beginn der Evaluierungsphase geeignet initialisiert sein, d. h. am Eingang ist ein Bit-Pattern derartig anzulegen, dass der Zwischenknoten X 113 auf das erste Betriebspotential V_DD 106 aufgeladen und der Ausgang Z des Inverter-Schaltkreises 115 auf das zweite Betriebspotential V_SS 109 entladen ist. Dieser Initialisierungsvorgang (vergleichbar mit dem Precharge-Vorgang bei dynamischer Logik) erfolgt während der Taktphase CLK = 0. In der Evaluierungsphase, die durch die ansteigende Taktflanke eingeleitet wird, kann der interne Zwischenknoten X 113 des Logikgatters aufgrund der unter b) durchgeführten Maßnahmen gegebenenfalls schnell entladen worauf der Ausgangsknoten Z des Inverter-Schaltkreises 115 schnell auf das erste Betriebspotential V_DD 115 aufgeladen wird (vgl. 1). Das Ausgangssignal an dem Ausgangsknoten Z des Inverter-Schaltkreises 115 bleibt daraufhin für die Dauer der aktiven Phase des Taktsignals CLK = 1 auf konstantem elektrischen Potential.
Der Initialisierungs-Vorgang bzw. Precharge-Vorgang bei CLK = 0, der durch die LLD-PMOS-Transistoren in der Eingangsstufe, d. h. in dem PMOS-Logikschaltkreis 101 und dem zweiten Takt-Transistor 114 und durch den LLD-NMOS-Transistor 117 des Inverter-Schaltkreises 115 erfolgt, besitzt typischerweise die ca vierfache bis achtfache Dauer des schnellen Überganges und wird in der Taktphase CLK = 0 ”versteckt”.
In einer alternativen Ausführungsform der Erfindung wird der zweite Takt-Transistor 114 weggelassen. Stattdessen werden die PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 umdimensioniert, d. h. ihre Weite wird vergrößert, vorzugsweise um ungefähr einen Faktor zwei verglichen mit der Weite der PMOS-Feldeffekttransistoren 102 des PMOS-Logikschaltkreises 101 für den Fall, dass der zweite Takt-Transistor 114 vorhanden ist.
Anschaulich entspricht dies der an sich bekannten Idee einer statischen Logik mit monotonen logischen Übergängen, wie sie in [3] und [4] beschrieben ist.
Es ist jedoch anzumerken, dass [3] und [4] im Unterschied zur vorliegenden Erfindung das Ziel haben, eine robuste High-Speed-Logik für Mikroprozessoren als Ersatz für die störempfindliche dynamische Domino-Logik zu finden. Unterschiedliche Gateoxide kommen dort nicht zum Einsatz. Kaskadierte Logikgatter (mehrstufige Logik) werden wie in dynamischer Domino-Logik nach dem zweiphasigen Precharge-Evaluate Prinzip betrieben, wobei während der Evaluierungsphase (CLK = 1) die schnellen Übergänge stattfinden.
Als Beispiel eines geeigneten Taktschemas 1000 für eine erfindungsgemäße Pipelinestufe ist in 10 das Prinzip des ”Skew-Tolarant Domino” nach [5] aufgeführt. Hierbei kann unter Verwendung der überlappenden Taktphasen auf ein Latch in der Mitte des Signalpfades verzichtet werden. Gemäß [5] und genau wie bei Domino-Logik-basierten Pipeline-Stufen kann auch ein vierphasiges oder n-phasiges überlappendes Taktschema verwendet werden. Ohne Beschränkung der Allgemeinheit lässt sich die vorgestellte Schaltungstechnik jedoch auch mit nichtüberlappenden Taktphasen und Latches zwischen den Logikschaltungsblöcken des Datenpfades betreiben (Standardlösung).
d) Reduktion des Leckstromes durch simultane Verwendung des ersten Takt-Transistors als Power-Switch
Dem in 1 eingezeichneten ersten Takt-Transistor 108 kommt eine besondere Bedeutung zu, um den Leckstrom des Logikgatters zu reduzieren. Eine wichtiger Aspekt der Erfindung ist es, den ersten Takt-Transistor 108 als leckstromarmes Device auszuführen und so gleichzeitig als Power-Switch zu verwenden.
Auf diese Weise werden die Leckströme des LVT-NMOS-Logikzweiges eliminiert. 2 veranschaulicht den leckstromarmen Zustand des Logikgatters. Neben der hohen Schwellenspannung des ersten Takt-Transistors 108 wird während des Stand-By-Zustandes gegebenenfalls auch noch der Stack-Effekt in der LVT-NMOS-Serienschaltung wirksam.
Die monotonen logischen Übergänge ermöglichen es, in einem größeren Schaltungsblock mit beliebig kaskadierten Logikgattern in jedem Logikgatter denjenigen Zustand einzustellen, der den minimalen Leckstrom aufweist.
In 2 ist dargestellt, dass sich am Ausgang des Inverter-Schaltkreises 115 eine logische „0” einstellt, sofern das Taktsignal 110 CLK = 0 und die Eingangssignale der Logikschaltkreise A = B = C = 0 sind.
Dies bedeutet, dass auch die Eingänge folgender, d. h. nachgeschalteter, Logikgatter auf den Logikwert „0” gesetzt werden und sich dieser Zustand durch den gesamten Logik-Schaltungsblock fortpflanzt.
Die negativen Auswirkungen der höheren Schwellenspannung und des dickeren Gateoxides des ersten Takt-Transistors 108 auf den 1-0 Übergang des Zwischenknotens X 113 werden dadurch vermindert bzw. kompensiert, dass das Einleiten der Evaluierungsphase auf der ansteigenden Taktflanke des Taktsignals CLK 110 erfolgt (vgl. 10) und somit zeitlich vor den Signalübergängen in kaskadierten Logikgattern liegt.
Diese doppelte Nutzung des ersten Takt-Transistors 108 ist ein wichtiger Aspekt der Erfindung.
In allen dargestellten Ausführungsbeispielen der Erfindung findet in der ersten Stufe, d. h. in dem NMOS-Logikschaltkreis 103, die Berechnung der logischen Funktion durch schnelle NMOS-LVT-Transistoren 104 statt.
Die Realisierung einer logischen Berechnung durch schnelle PMOS-LVT-Transistoren in der zweiten Logikstufe, die in dem ersten Ausführungsbeispiel lediglich aus einem Inverter besteht, ist ebenfalls denkbar und Bestandteil der Ausführungsbeispiele vier und fünf.
Technologische Voraussetzung hierzu ist eine ausreichende Treiberfähigkeit der PMOS-LVT-Transistoren und eine Begrenzung der in Serie geschalteten PMOS-Transistoren (typischerweise zwei, maximal drei).
Sofern die Verringerung der aktiven Verlustleistung oberstes Designziel ist, sind die Ausführungsbeispiele vier und fünf die bevorzugten Lösungsansätze.
3 zeigt eine CMOS-Schaltkreis-Anordnung 200 gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Im Gegensatz zu der CMOS-Schaltkreis-Anordnung 100 gemäß dem ersten Ausführungsbeispiel weist der Pull-up-Zweig des Inverter-Schaltkreises 201 in der zweiten Stufe eine Serienschaltung aus einem PMOS-LVT-Transistor 202, dessen Gate-Anschluss 202c mit dem internen Zwischenknoten X 113 verbunden ist, und einen LLD-Power-Switch-Transistor 203 auf.
Der erste Source-/Drain-Anschluss 202a des PMOS-LVT-Transistors 202 ist mit dem ersten Source-/Drain-Anschluss 117a des zweiten Transistors 117 gekoppelt. Der zweite Source-/Drain-Anschluss 202b des PMOS-LVT-Transistors 202 ist mit dem ersten Source-/Drain-Anschluss 203a des LLD-Power-Switch-Transistors 203 gekoppelt, dessen zweiter Source-/Drain-Anschluss 203b mit dem ersten Betriebspotential V_DD 106 gekoppelt ist. An den Gate-Anschluss 203c des LLD-Power-Switch-Transistors 203 ist ein Power-Switch-Steuersignal 204 angelegt.
Aufgrund der höheren Treiberfähigkeit kann der PMOS-LVT-Transistor 202 kleiner dimensioniert werden als der PMOS-LLD Transistor 116 im ersten Ausführungsbeispiel. Der LLD-Power-Switch-Transistor 203 und die virtuelle Versorgungsspannung V_DDV können sowohl mit benachbarten Logikgattern geteilt werden als auch separat für jedes Logikgatter ausgeführt werden.
4 zeigt den Low-Stand-By-Power-Zustand der CMOS-Schaltkreis-Anordnung 20d gemäß dem zweiten Ausführungsbeispiel der Erfindung, insbesondere dessen NMOS-Logikgatters 103.
Die Unterschwellenströme der NMOS-LVT-Transistoren 104 werden durch den ersten Takt-Transistor 108 unterbunden. Der LLD-Power-Switch-Transistor 203 unterbindet die Unterschwellenströme des PMOS-LVT-Transistors 202 im Inverter.
5 zeigt eine CMOS-Schaltkreis-Anordnung 300 gemäß einem dritten Ausführungsbeispiel der Erfindung.
Im Gegensatz zu der CMOS-Schaltkreis-Anordnung 200 gemäß dem zweiten Ausführungsbeispiel wird der LLD-PMOS-Transistor 203 des Inverter-Schaltkreises 201 nicht mehr vom Stand-By-Signal STB 204 gesteuert, sondern durch das inverse Taktsignal/CLK 301, welches mittels eines ersten Inverters 302 und eines zweiten Inverters 303 gebildet wird.
Die Takte werden durch einen lokalen Takttreiber aus LLD-Transistoren erzeugt. Im Stand-By-Modus wird beim Abschalten des Taktes (sog. Clock Gating, hier mit CLK = 0, /CLK = 1) automatisch ein Bit-Pattern (X = 1, Z = 0) mit minimalem Leckstrom erzeugt. Der PMOS-Takt-Transistor, d. h. der LLD-PMOS-Transistor 203, im Inverter und der NMOS-Takt-Transistor, d. h. der erste Takt-Transistor 108, in der Logikstufe können optional für mehrere Logikgatter verwendet werden. Die Gate-Leckströme der LVT-Transistoren 104 können nur während der aktiven Taktphase CLK = 1 fließen.
6 zeigt eine CMOS-Schaltkreis-Anordnung 400 gemäß einem vierten Ausführungsbeispiel der Erfindung.
Die CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel der Erfindung stellt eine Kaskadierung zweier Logikgatter mit einem schnellen „1-0”-Übergang (1. Stufe) und einem schnellen „0-1”-Übergang (2. Stufe) bereit.
Der schnelle 1-0-Übergang wird durch ein getaktetes Logikgatter mit NMOS-LVT-Transistoren realisiert. Logikgatter nach diesem Prinzip werden im Folgenden auch als NMOS-Stufe bezeichnet. Das Gatter für den schnellen 0-1 Übergang, d. h. der Logik-Schaltkreis 401 weist PMOS-LVT-Transistoren 402, 403 auf. Dieses Gatter wird im Folgenden auch als PMOS-Stufe bezeichnet. Die Logikfunktionen X = /(AB + C) und Z = /(X + Y) = (AB + C)/Y sind repräsentativ für beliebige komplexe CMOS-Logikgatter. Vollständige Datensignalpfade werden durch die Kaskadierung von Gattern gemäß der Abfolge NMOS-Stufe/PMOS-Stufe/NMOS-Stufe usw. aufgebaut. Die Ausgänge aller NMOS-Stufen werden in der Precharge Phase auf das erste Betriebspotential V_DD 106 vorgeladen. Die Ausgänge der PMOS-Stufen werden indirekt auf das zweite Betriebspotential V_SS 109 vorgeladen.
Genauer unterscheidet sich die CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel von der CMOS-Schaltkreis-Anordnung 100 gemäß dem ersten Ausführungsbeispiel in dem Aufbau der realisierten Logikfunktion in der 2. Stufe.
Der Logik-Schaltkreis 401 gemäß der CMOS-Schaltkreis-Anordnung 400 weist den NMOS-Feldeffekttransistor 117, einen ersten PMOS-Feldeffekttransistor 402, einen zweiten PMOS-Feldeffekttransistor 403 und einen zweiten NMOS-Feldeffekttransistor 404 auf. Der erste PMOS-Feldeffekttransistor 402 und der zweite PMOS-Feldeffekttransistor 403 sind ausgebildet als LVT-Transistor, d. h. als Transistoren mit einem dünnen Gateoxid mit einer Gateoxidschichtdicke von 1,3 nm, der zweite NMOS-Feldeffekttransistor 404 ist ausgebildet als LLD-Transistor, d. h. als Transistor mit einem dicken Gateoxid mit einer Gateoxidschichtdicke von 2,3 nm.
Der erste Source-/Drain-Anschluss 402a des ersten PMOS-Feldeffekttransistors 402 ist mit dem ersten Source-/Drain-Anschluss 117a des NMOS-Feldeffekttransistors 117 gekoppelt. Ferner ist der zweite Source-/Drain-Anschluss 402b des ersten PMOS-Feldeffekttransistors 402 mit dem ersten Source-/Drain-Anschluss 403a des zweiten PMOS-Feldeffekttransistors 403 gekoppelt, dessen zweiter Source-/Drain-Anschluss 403b mit dem ersten Betriebspotential V_DD 106 gekoppelt ist. Der Gate-Anschluss 402c des ersten PMOS-Feldeffekttransistors 402 ist mit dem Zwischenknoten 113 gekoppelt und an den Gate-Anschluss 403c des zweiten PMOS-Feldeffekttransistors 403 ist ein Steuersignal Y 405 angelegt. Der erste Source-/Drain-Anschluss 404a des zweiten NMOS-Feldeffekttransistors 404 ist mit dem zweiten Betriebspotential V_SS 109 gekoppelt und der zweite Source-/Drain-Anschluss 404b des zweiten NMOS-Feldeffekttransistors 404 ist mit dem Zwischenknoten 113 gekoppelt. An den Gate-Anschluss 404c des zweiten NMOS-Feldeffekttransistors 404 ist das Steuersignal Y 405 angelegt. Das Steuersignal Y 405 wird in einem Logikgatter mit schneller NMOS-Logikstufe aber beliebiger Logikfunktion erzeugt.
7 zeigt für die CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel der Erfindung ein zweites Bitmuster für einen Zustand mit minimalem Leckstrom.
In den bisher beschriebenen Ausführungsbeispielen war der Zustand mit dem minimalen Leckstrom durch das Eingangsmuster A = B = C = 0 und CLK = 0 gegeben.
In dieser Konfiguration ist es jedoch auch eine sinnvolle Alternative, den Takt auf CLK = 1 sowie alle Eingänge der NMOS-Stufen auf A = B = C – 1 zu setzen.
Auf diese Weise wird der PMOS-Pull-Up-Zweig der NMOS-Stufe gesperrt und der Ausgang, d. h. der Zwischenknoten X 113 auf das zweite Betriebspotential V_SS 109 entladen. Da die Ausgänge der NMOS-Stufen gleichzeitig die Eingänge der PMOS-Stufen sind, werden alle NMOS-Transistoren im Pull-Down-Zweig der PMOS-Stufe, d. h. in dem von dem ersten PMOS-Feldeffekttransistor 402 und dem zweiten PMOS-Feldeffekttransistor 403 gebildeten Zweig, ausgeschaltet. Es fließen lediglich die Gate-Leckströme (gekennzeichnet durch Pfeile 701) in den LVT-Transistoren 104, 402, 403.
8 zeigt eine CMOS-Schaltkreis-Anordnung 500 gemäß einem fünften Ausführungsbeispiel der Erfindung.
Die CMOS-Schaltkreis-Anordnung 500 erhält als Erweiterung der CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel einen weiteren LLD-NMOS-Transistor 501 in der PMOS-Stufe, der durch das Steuersignal/STB 502 angesteuert wird und damit wie der erste Takt-Transistor 108 als lokaler Leistungsschalter fungiert.
Genauer ist der erste Source-/Drain-Anschluss 501a des LLD-NMOS-Transistors 501 mit dem ersten Source-/Drain-Anschluss 404a des zweiten NMOS-Feldeffekttransistors 404 und mit dem zweiten Source-/Drain-Anschluss 117b des NMOS-Feldeffekttransistors 117 gekoppelt. Der zweite Source-/Drain-Anschluss 501b des LLD-NMOS-Transistors 501 ist mit dem zweiten Betriebspotential 109 gekoppelt. An den Gate-Anschluss 501c des LLD-NMOS-Transistors 501 wird das Steuersignal/STB 502 angelegt.
Hierzu werden die beiden Signale im Power-Down-Modus auf CLK = /STB = 0 gelegt. Bezogen auf die NMOS-Stufe entspricht dies dem Low-Stand-By-Power Zustand in 4. Ohne Beschränkung der Allgemeinheit kann das „0”-Potential der Signale CLK und /STB bezogen auf das zweite Betriebspotential V_SS 109 auch negativ gewählt werden, um einen sogenannten Super-Cut-Off-Zustand, d. h. eine negative Gate-Source Spannung zu erzielen.
Der Vorteil dieser Variante gegenüber der CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel besteht insbesondere darin, dass der Leckstrom der PMOS-Stufe für CLK = 0 reduziert wird. In diesem Zustand liegen alle Ausgänge der NMOS-Stufen auf dem ersten Betriebspotential V_DD 106 und alle LLD-Transistoren im NMOS-Pull-Down-Signalpfad sind geöffnet. Da sich der zusätzliche LLD-Serientransistor im zeitunkritischen Pull-Down-Signalpfad befindet, wird lediglich die 1-0-Precharge Zeit der PMOS-Stufe geringfügig erhöht. Der für die maximale Traktfrequenz relevante zeitkritische 0-1-Übergang der PMOS-Stufe ist im Vergleich zu der CMOS-Schaltkreis-Anordnung 400 gemäß dem vierten Ausführungsbeispiel unverändert schnell. Der LLD-NMOS-Power-Switch kann gegebenenfalls mit mehreren Gattern geteilt werden.
10 zeigt ein erfindungsgemäß verwendetes zweiphasiges, überlappendes Taktschema zum Betrieb der vorgestellten Logik, d. h. der oben beschriebenen Schaltkreis-Anordnungen in einer Pipelinestufe 1001 mit einem Eingangslatch 1002, mehreren, in Serie geschalteten, erfindungsgemäßen CMOS-Schaltkreis-Anordnungen 1003, 1004 und einem Ausgangslatch 1005 nach dem Prinzip von ”Skew-Tolerant Domino Circuits”, wie es in [5] beschrieben ist. Es kann jedoch jedes geeignete andere Taktschema eingesetzt werden.
In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] S. F Huang et al., High performance 50 nm CMOS devices for microprocessor and embedded processor core applications, Technical Digest. International Electron Devices Meeting, 2001, Seiten 11.1.1 bis 11.1.4;
[2] Shih-Fen Huang et al, Scalability and Biasing Strategy for CMOS with Active Well Bias, 2001 Symposium an VLSI Technology Digest of Technical Papers;
[3] F. Murabayashi et al., 2.5 V CMOS circuit techniques for a 200 MHz superscalar RISC processor, IEEE Journal of Solid-State Circuits, Vol. 31, No. 7, Seiten 972 bis 980, Juli 1996;
[4] A. Solomatnikov, D. Somasekhar, K. Roy, Skewed CMOS: Noise-Immune High-Performance Low-Power Static Circuit Family, Proc. of 26th European Solid-State Circuits Conference (ESSCIRC), 19.–21. September 2000;
[5] D. Harris, M. A. Horowitz, Skew-Tolerant Domino Circuits, IEEE Journal of Solid-State Circuits, Vol. 32, No. 11, Seiten 1702–1711, November 1997;
[6] T. Inukai et al., Boosted gate MOS (BGMOS): device/circuit cooperation scheme to achieve leakage-free giga-scale integration, Proceedings of the Custom Integrated Circuits Conference, Seiten 409–412, 2000.
[7] US 2003/0052371 A1
[8] US 6 590 425 B2
[9] US 2002/0009013 A1
[10] US 6 329 874 B1

Bezugszeichenliste

100: CMOS-Schaltkreis-Anordnung
101: PMOS-Logikschaltkreis
102: PMOS-Feldeffekttransistor PMOS-Logikschaltkreis
103: NMOS-Logikschaltkreis
104: NMOS-Feldeffekttransistor NMOS-Logikschaltkreis
105: Spannungsversorgungs-Eingang PMOS-Logikschaltkreis
106: Erstes Betriebspotential
107: Spannungsversorgungs-Eingang NMOS-Logikschaltkreis
108: Erster Takt-Transistor
108a: Erster Source-/Drain-Anschluss erster Takt-Transistor
108b: Zweiter Source-/Drain-Anschluss erster Takt-Transistor
108c: Gate-Anschluss erster Takt-Transistor
109: Zweites Betriebspotential
110: Taktsignal
111: Ausgang PMOS-Logikschaltkreis
112: Ausgang NMOS-Logikschaltkreis
113: Zwischenknoten
114: Zweiter Takt-Transistor
114a: Erster Source-/Drain-Anschluss zweiter Takt-Transistor
114b: Zweiter Source-/Drain-Anschluss zweiter Takt-Transistor
114c: Gate-Anschluss zweiter Takt-Transistor
115: Inverter-Schaltkreis
116: PMOS-Feldeffekttransistor Inverter-Schaltkreis
116a: Erster Source-/Drain-Anschluss PMOS-Feldeffekttransistor Inverter-Schaltkreis
116b: Zweiter Source-/Drain-Anschluss PMOS-Feldeffekttransistor Inverter-Schaltkreis
116c: Gate-Anschluss PMOS-Feldeffekttransistor Inverter-Schaltkreis
117: NMOS-Feldeffekttransistor Inverter-Schaltkreis
117a: Erster Source-/Drain-Anschluss NMOS-Feldeffekttransistor Inverter-Schaltkreis
117b: Zweiter Source-/Drain-Anschluss NMOS-Feldeffekttransistor Inverter-Schaltkreis
117c: Gate-Anschluss NMOS-Feldeffekttransistor Inverter-Schaltkreis
118: Pfeil
200: CMOS-Schaltkreis-Anordnung
201: Inverter-Schaltkreis
202: PMOS-LVT-Transistor Inverter-Schaltkreis
202a: Erster Source-/Drain-Anschluss PMOS-LVT-Transistor Inverter-Schaltkreis
202b: Zweiter Source-/Drain-Anschluss PMOS-LVT-Transistor Inverter-Schaltkreis
202c: Gate-Anschluss PMOS-LVT-Transistor Inverter-Schaltkreis
203: LLD-Power-Switch-Transistor
203a: LLD-Power-Switch-Transistor
203b: LLD-Power-Switch-Transistor
203c: LLD-Power-Switch-Transistor
204: Power-Switch-Steuersignal
300: CMOS-Schaltkreis-Anordnung
301: Inverses Taktsignal
302: Erster Inverter
303: Zweiter Inverter
400: CMOS-Schaltkreis-Anordnung
401: Logik-Schaltkreis
402: Erster PMOS-Feldeffekttransistor Inverter-Schaltkreis
403: Zweiter PMOS-Feldeffekttransistor Inverter-Schaltkreis
404: Zweiter NMOS-Feldeffekttransistor Inverter-Schaltkreis
405: Steuersignal
500: CMOS-Schaltkreis-Anordnung
501: LLD-NMOS-Transistor
502: Steuersignal
701: Pfeil
900: CMOS-Schaltkreis-Anordnung
901: CMOS-Schaltkreis
902: NMOS-Feldeffekttransistor CMOS-Schaltkreis
903: FMOS-Feldeffekttransistor CMOS-Schaltkreis
904: Betriebspotential
905: Virtuelle-Masse-Knoten
906: Leistungsschalter-Transistor
907: Massepotential
1000: Taktschema
1001: Pipelinestufe
1002: Eingangslatch
1003: CMOS-Schaltkreis-Anordnung
1004: CMOS-Schaltkreis-Anordnung
1005: Ausgangslatch

Claims

CMOS-Schaltkreis-Anordnung (100), • mit einem eine Logikfunktion realisierenden PMOS-Logikschaltkreis (101), mit PMOS-Feldeffekttransistoren (102), wobei einem Eingang des PMOS-Logikschaltkreis (101) ein erstes Betriebspotential (106) zuführbar ist, • mit einem die Logikfunktion realisierenden NMOS-Logikschaltkreis (103) mit NMOS-FeIdeffekttransistoren (104), • mit einem ersten Takt-Transistor (108), der einen ersten mit einem Eingang des NMOS-Logikschaltkreises (103) gekoppelten Source-/Drain-Anschluss (108a) aufweist, wobei an einen Gate-Anschluss (108c) des ersten Takt-Transistors (108) ein Taktsignal (110) anlegbar ist und wobei einem zweiten Source-/Drain-Anschluss (108b) des ersten Takt-Transistors (108) ein zweites Betriebspotential (109) zuführbar ist, • wobei ein Ausgang (111) des PMOS-Logikschaltkreises (101) und ein Ausgang (112) des NMOS-Logikschaltkreises (103) miteinander gekoppelt sind, • mit einem mit dem Ausgang (111) des PMOS-Logikschaltkreis (101) und dem Ausgang (112) des NMOS-Logikschaltkreis (104) gekoppelten Inverter-Schaltkreis (115), • wobei eine jeweilige Gateoxidschicht zumindest eines Teils der NMOS-Feldeffekttransistoren (104) des NMOS-Logikschaltkreises (103) eine erste Oxidschichtdicke aufweist, • wobei eine Gateoxidschicht des ersten Takt-Transistors (108) eine zweite Oxidschichtdicke aufweist, • wobei die erste Oxidschichtdicke geringer ist als die zweite Oxidschichtdicke • wobei eine jeweilige Gateoxidschicht zumindest eines Teils der PMOS-Feldeffekttransistoren (102) des PMOS-Logikschaltkreises (101) eine dritte Oxidschichtdicke aufweist, • wobei die erste Oxidschichtdicke geringer ist als die dritte Oxidschichtdicke.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 1, mit einem zweiten Takt-Transistor (114), der einen ersten mit dem Ausgang (111) des PMOS-Logikschaltkreises (101) und mit dem Ausgang (112) des NMOS-Logikschaltkreises (103) gekoppelten Source-/Drain-Anschluss (114a) aufweist, wobei an einen Gate-Anschluss (114c) des zweiten Takt-Transistors (114) das Taktsignal (110) anlegbar ist und wobei einem zweiten Source-/Drain-Anschluss (114b) des zweiten Takt-Transistors (114) das erste Betriebspotential (106) zuführbar ist.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 2, bei der eine Gateoxidschicht des zweiten Takt-Transistors (114) dicker ist als die jeweilige Gateoxidschicht zumindest des Teils der NMOS-Feldeffekttransistoren (104) des NMOS-Logikschaltkreises (103).
CMOS-Schaltkreis-Anordnung (100) gemäß einem der Ansprüche 1 bis 3, bei dem der Inverter-Schaltkreis (115) einen PMOS-Feldeffekttransistor (116) und einen NMOS-Feldeffekttransistor (117) aufweist.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 4, • bei dem der PMOS-Feldeffekttransistor (116) und der NMOS-Feldeffekttransistor (117) des Inverter-Schaltkreises (115) eine Gateoxidschicht einer vierten Oxidschichtdicke aufweist, und • wobei die erste Oxidschichtdicke geringer ist als die vierte Oxidschichtdicke.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 4, bei dem die Gateoxidschicht des NMOS-Feldeffekttransistors (117) des Inverter-Schaltkreises (115) dicker ist als die Gateoxidschicht des PMOS-Feldeffekttransistors (116) des Inverter-Schaltkreises (115).
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 6, bei dem zwischen den PMOS-Feldeffekttransistor (116) des Inverter-Schaltkreises (115) und das erste Betriebspotential (106) ein erster Leistungsschalter-Transistor geschaltet ist, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des PMOS-Feldeffekttransistors (116) des Inverter-Schaltkreises (115).
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 7, bei dem an einen Gate-Anschluss des ersten Leistungsschalter-Transistors ein zu dem Taktsignal inverses Taktsignal (301) anlegbar ist.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 6, bei dem zwischen den PMOS-Feldeffekttransistor (116) des Inverter-Schaltkreises (115) und das erste Betriebspotential (106) ein erster Feldeffekttransistor geschaltet ist, dessen Gateoxidschicht dünner ist als die Gateoxidschicht des NMOS-Feldeffekttransistors (117) des Inverter-Schaltkreises (115).
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 9, mit einem zwischen einen Eingang des Inverter-Schaltkreises (115) und das zweite Betriebspotential (109) geschalteten zweiten Feldeffekttransistor, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des ersten Feldeffekttransistors.
CMOS-Schaltkreis-Anordnung (100) gemäß Anspruch 10, mit einem zwischen den zweiten Feldeffekttransistor und das zweite Betriebspotential (109) geschalteten zweiten Leistungsschalter-Transistor, dessen Gateoxidschicht dicker ist als die Gateoxidschicht des ersten Feldeffekttransistors.