KR20050067455A - 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자 - Google Patents

셀데이터의 손실을 방지하기 위한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 셀데이터의 손실을 방지하여 칩의 신뢰성을 향상시키기 위한 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 뱅크를 구동시키기 위한 내부 액티브신호를 생성하기 위한 액티브 구동수단; 뱅크를 프리차지시키기 위한 내부 프리차지신호를 생성하는 프리차지신호 생성수단; 및 상기 내부 액티브신호를 입력받아 상기 내부 프리차지신호가 최소 로우 액티브 타임(tRASmin) 이후에 활성화되도록 상기 프리차지신호생성수단을 제어하는 액티브 구동보장수단을 구비하는 반도체 메모리 소자를 제공한다.

Description

셀데이터의 손실을 방지하기 위한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE FOR PREVENTING LOSS OF CELL-DATA}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자에 관한 것이다.
일반적인 DRAM의 메모리 엑세스 과정을 간략히 살펴보도록 하도록 한다.
먼저, 액티브 커맨드와 로우 어드레스가 인가되면, 이에 응답하여 활성화된 워드라인에 연결된 메모리셀의 데이터가 비트라인 쌍에 미세전압 차로서 인가되고, 이는 비트라인 감지증폭기(Bit Line Sense Amplifier)에 의해 감지되어 논리 판별이 가능한 레벨로 증폭된다. 이어 읽기 또는 쓰기커맨드와 함께 컬럼 어드레스가 인가되면, 컬럼 어드레스에 따른 컬럼선택신호에 의해 선택된 비트라인에 대응하는 비트라인 감지증폭기의 증폭된 메모리 셀의 데이터가 출력되거나, 인가된 외부 데이터가 컬럼선택신호에 선택된 비트라인 쌍에 쓰여진다. 이후 프리차지 커맨드에 의해 비트라인 쌍이 프리차지되어, 다음 액티브 커맨드의 인가를 위해 초기화된다.
한편, 상기의 과정 중 액티브 커맨드가 인가되고, 다음 읽기 또는 쓰기 커맨드가 인가되기 이전까지를 tRAS라고 한다. 그리고 액티브 커맨드 이후에 읽기 또는 쓰기 커맨드가 인가될 수 있는 최소한의 시간을 tRASmin이라 하며, tRASmin은 선택된 워드라인의 메모리셀 데이터가 비트라인 감지증폭기에 확보되는데 까지 걸리는 최소의 시간으로서, 셀데이터가 유실되지 않도록 하기위해 보장되어야 하는 시간이다.
도 1은 종래기술에 따른 액티브 구동부와, 프리차지신호 생성부를 구비하는 반도체 메모리 소자의 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 액티브 구동부(10)와 프리차지신호 생성부(200를 구비하는 바, 액티브 구동부(10)는 외부에서 인가된 액티브신호(extaxp8)와, 리프레쉬-액티브신호(intaxp8)에 응답하여 액티브신호(ratvp10)와 내부 액티브신호(ratvpz11)를 생성하는 액티브신호 생성부(12)와, 액티브신호(ratvp10)의 활성화로 부터 피드백 프리차지신호(rpcgzp11)의 활성화까지의 액티브구간을 감지하기 위한 액티브 구간 감지부(14)로 구성된다. 프리차지신호 생성부(20)는 외부 프리차지신호(pcgp6)를 감지하기 위한 외부 프리차지 감지부(22)와, 내부에서 발생하는 프리차지신호(apcg, sadly)들 또는 외부 프리차지 감지부(22)의 출력신호(pcg)의 활성화에 응답하여 내부 프리차지신호(rpcgpz11)를 출력하는 펄스조절부(24)로 구성된다.
참고적으로, 리프레쉬-액티브신호(intaxp8)는 오토리프레쉬와 셀프리프레쉬 수행 시 활성화되는 액티브 커맨드이다. 그리고 내부에서 발생하는 프리차지신호는 오토프리차지신호(apcg)와 리프레쉬-프리차지신호(sadly)가 있는데, 이 중 오토프리차지신호(apcg)는 오토프리차지 커맨드의 인가시 tRASmin이후 활성화되는 신호이며, 리프레쉬-프리차지신호(sadly)는 리프레쉬 커맨드 인가시 tRASmin이후 활성화되는 신호이다.
도 2a는 도 1의 외부 프리차지감지부(22)의 내부 회로도이다.
도 2a를 참조하면, 외부 프리차지 감지부(22)는 뱅크구동신호(eat_bk)와 뱅크 프리차지신호(eat<10>)를 각각의 게이트 입력으로 갖는 NMOS트랜지스터(NM2, NM3)가 병렬로 연결되고, 외부 프리차지신호(pcgp6)를 게이트 입력으로 갖는 PMOS트랜지스터(PM1)가 전원전압과 출력노드 사이에 소스-드레인 경로를 갖고, 외부 프리차지신호(pcgp6)를 게이트 입력으로 하며 출력노드와 NMOS트랜지스터(NM2)의 드레인단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 파워업신호(pwrup)와 출력노드에 신호를 입력으로 하여 이를 프리차지신호(pcg)로 출력하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 게이트 입력으로 하여 전원전압과 NMOS트랜지스터(NM1)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)로 구현된다.
도 2b는 도 1의 펄스조절부(24)의 내부 회로도이다.
도 2b를 참조하면, 펄스조절부(24)는 오토프리차지신호(apcg)와 리프레쉬-프리차지신호(sadly)와 프리차지신호(pcg)를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 셋신호로 입력받고, 피드백 리프레쉬신호(rpcgp11)를 리셋신호로 입력받는 플립플롭(24a)과, 플립플롭(24a)의 출력신호를 반전시켜 내부 프리차지신호(rpcgpz11)로 출력시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 지연시켜 이를 피드백 프리차지신호(rpcgp11)로 출력하기 위한 인버터체인(24b)으로 구현된다.
도 3는 도1의 블록의 동작 파형도로써, 외부 프리차지신호(pcgp6)가 tRASmin을 만족하지 않고 인가되는 경우를 도시한 도면이다.
도 3을 참조하면, 먼저 뱅크구동신호(eat_bk)가 활성화되고, 이어 인가된 외부 액티브신호(extaxp8)에 응답하여 액티브신호생성부(12)가 내부 액티브신호(ratvpz11)를 활성화시킨다. 이어 외부 프리차지신호(pcgp6)가 인가되면, 외부 프리차지감지부(22)는 이를 감지하여 펄스조절부(24)를 통해 내부 프리차지신호(rpcgpz11)로 출력한다.
한편, 상기와 같이 외부 액티브신호(extaxp8) 인가 이후 tRASmin을 만족하지 않고 외부 프리차지신호(pcgp6)가 인가되면, 메모리셀 데이터가 유실된다. 이는 외부 액티브신호(extaxp8)가 인가되어 선택된 워드라인의 메모리셀 데이터가 감지 및 증폭되는 과정이 완료되어 셀 데이터가 안정적으로 확보되기 위한 최소한의 시간인 tRASmin를 만족되지 않은 상황에서, 외부 프리차지신호(pcgp6)가 인가되어 선택된 워드라인의 메모리셀 데이터가 확보되기 이전에 프리차지를 시작되기 때문이다.
상기와 같은 문제점은 외부 프리차지신호가 tRASmin을 만족시키지 않는 경우에 유발된다. 이외 오토프리차지신호(apcg), 리프레쉬-프리차지신호(sadly) 등에 의해서 유발되지 않는 이유는, 이들 신호는 내부적으로 tRASmin을 만족시키고 발생되는 신호인 반면에, 외부 프리차지신호(pcgp6)는 사용자가 외부에서 직접 인가해주는 신호이기 때문이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 셀데이터의 손실을 방지하여 칩의 신뢰성을 향상시키기 위한 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 메모리 소자는 뱅크를 구동시키기 위한 내부 액티브신호를 생성하기 위한 액티브 구동수단; 뱅크를 프리차지시키기 위한 내부 프리차지신호를 생성하는 프리차지신호 생성수단; 및 상기 내부 액티브신호를 입력받아 상기 내부 프리차지신호가 최소한의 액티브 타임(tRASmin) 이후에 활성화되도록 상기 프리차지신호생성수단을 제어하는 액티브 구동보장수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 셀데이터 손실을 방지하는 반도체 메모리 소자의 블록도이다.
도 4를 참조하면, 반도체 메모리 소자는 뱅크를 구동시키기 위한 내부 액티브신호(ratvpz11)를 생성하는 액티브 구동부(100)와, 뱅크를 프리차지시키기 위한 내부 프리차지신호(rpcgpz11)를 생성하는 프리차지신호 생성부(200)와, 내부 액티브신호(ratvp11)를 입력받아 내부 프리차지신호(rpcgpz11)가 액티브 타임(tRASmin) 이후에 활성화 되도록 프리차지신호 생성부(200)를 제어하는 액티브 구동보장부(300)를 구비한다.
그리고 액티브 구동부(100)는 외부 액티브신호(extaxp8)와 리프레쉬-액티브신호(intaxp8)에 응답하여 액티브신호(ratvp10)와 내부 액티브신호(ratvpz11)를 생성하는 액티브신호 생성부(120)와, 액티브신호(ratvp10)의 활성화로 부터 내부 프리차지신호(rpcgpz11)의 활성화까지의 액티브 구간을 감지하기 위한 액티브 구간 감지부(140)를 구비한다.
액티브 구동보장부(300)는 내부 액티브신호(ratvpz11)의 에지를 감지하기 위한 에지 감지부(320)와, 에지 감지부(320)의 출력신호를 tRASmin동안 지연시켜 출력하기 위한 지연부(340)를 구비한다.
외부 프리차지신호 생성부(200)는 외부 프리차지신호(pcgp6)를 감지하기 위한 외부 프리차지 감지부(220)와, 구동보장부(300)의 출력신호에 제어받아 외부 프라차지 감지부(220)의 출력신호를 전달하기 위한 출력제어부(240)와, 내부에서 발생하는 프리차지신호들(sadly, apcg) 또는 출력제어부(240)의 출력신호 중 어느 한 신호의 활성화에 응답하여 이의 펄스폭을 조절하여 내부 프리차지신호(rpcgpz11)를 출력하기 위한 펄스조절부(260)를 구비한다.
도 5a은 도 4의 블록의 동작파형도로써, 내부 액티브신호(ratvpz11)가 활성화된 후 tRASmin을 만족하고 외부 프리차지신호(pcgp6)가 인가되는 경우를 도시한 도면이다.
도 5a을 참조하여 살펴보면, 먼저 뱅크구동신호(eat_bk)와 외부 액티브신호(eataxp8)가 활성화되어 액티브신호 생성부(120)를 통해 내부 액티브신호(ratvpz11)가 활성화된다. 이어, 에지감지부(320)가 내부 액티브신호(ratvpz11)의 활성화를 감지하여 에지 감지신호(tras)를 활성화시키고, 지연부(340)가 에지감지신호(tras)를 tRASmin만큼 지연시켜 액티브 구동보장신호(trasminz)로 출력한다. 이후 외부 프리차지신호(pcgp6)가 인가되면, 외부 프리차지 감지부(220)는 이를 감지하고 출력제어부(240)는 액티브 구동보장신호(trasminz)에 응답하여, 외부프리차지 감지부(220)의 출력신호를 RAS프리차지신호(traspcg)로 출력한다. 펄스조절부(260)는 RAS프리차지신호(traspcgp)의 펄스폭을 조절하여 내부 프리차지신호(rpcgpz11)로 출력한다.
상기와 같이 외부 프리차지신호(pcgp6)가 tRASmin을 만족하고 인가되는 경우로써, 이는 노말한 동작을 나타낸다.
도 5b은 도 4의 블록의 동작 파형도로써, 외부 프리차지신호(pcgp6)가 tRASmin을 만족시키지 않고 인가되는 경우를 도시한 도면이다.
도 5b를 참조하여 살펴보면, 먼저 뱅크구동신호(eat_bk)와 외부 액티브신호(eataxp8)가 활성화되어 내부 액티브신호(ratvpz11)가 활성화된다. 이어, 에지감지부(320)가 내부 액티브신호(ratvpz11)의 활성화를 감지하여 에지 감지신호(tras)를 활성화시키고, 지연부(340)가 에지감지신호(tras)를 tRASmin만큼 지연시켜 액티브 구동보장신호(trasminz)로 출력한다. 또한, 외부 프리차지 감지부(220)는 외부 프리차지신호(pcgp6)를 감지하여 출력신호를 생성하되, 출력제어부(240)는 액티브 구동보장신호(trasminz)가 활성화되기 까지 외부 프리차지감지부(220)의 출력신호를 래치한다. 이후 액티브구동보장신호(trasminz)가 활성화되면 이에 응답하여, 외부프리차지 감지부(220)의 출력신호를 RAS프리차지신호(traspcg)로 출력한다. 펄스조절부(260)는 RAS프리차지신호(traspcg)의 펄스폭을 조절하여 내부 프리차지신호(rpcgpz11)로 출력한다.
그러므로, 본 발명에 따른 반도체 메모리 소자는 내부 액티브신호(ratvpz11)가 활성화되면, 이를 tRASmin만큼 지연시킨 액티브 구동보장신호(trasminz)를 생성하여, 외부 프리차지신호(pcgp6)에 의해 생성되는 내부 프리차지신호(rpcgpz11)의 활성화 시점의 조절에 사용한다.
도 6은 도 4의 액티브 구동보장부(300)의 에지 감지부(320) 및 지연부(340)의 내부 회로도이다.
도 6을 참조하면, 에지 감지부(320)는 내부 액티브신호(ratvpz11)를 반전시키기 위한 인버터(I2)와, 전원전압과 접지전압 사이에 직렬 접속되며 내부 프리차지신호(rpcgpz11)와 인버터(I2)의 출력신호를 각각의 게이트 입력으로 갖는 PMOS트랜지스터(PM3) 및 NMOS트랜지스터(NM4)와, PMOS트랜지스터(PM3)와 NMOS트랜지스터(NM4)의 연결노드에 걸린 전압을 래치하기 위한 래치(322)와, 래치(322)의 출력신호를 반전시켜 에지감지신호(tras)로 출력하기 위한 인버터(I3)로 구현된다.
에지감지부(320)는 내부 액티브신호(ratvpz11)가 활성화되면 에지감지신호(tras)를 활성화시키며, 이후 내부 프리차지신호(rpcgpz11)가 활성화되면 에지 감지신호(tras)를 비활성화시킴으로써 다음 내부 액티브신호(ratvpz11)의 인가를 준비한다.
한편, 에지 감지부(320)는 내부 액티브신호(ratvpz11)의 활성화를 감지하고, 내부 액티브신호에 의한 동작을 보장하기 위해 필요한 최소 시간 tRASmin을 지연부(340)를 통해 보장해 준다.
도 7a는 도 4의 외부 프리차지신호생성부(200) 내 외부 프리차지 감지부(220)의 내부 회로도이다.
도 7a를 참조하면, 외부 프리차지감지부(220)는 뱅크구동신호(eat_bk) 및 외부 프리차지신호(pcgp6)가 활성화되거나, 또는 뱅크프리차지신호(eat<10>)와 외부 프리차지신호(pcgp6)가 활성화되면 출력신호(pcg)를 활성화시킨다. 그리고 파워업신호(pwrup)의 비활성화시에는 출력신호(pcg)를 비활성화시킨다.
도 7b는 도 4의 외부 프리차지 신호 생성부(2000 내 출력제어부(240)의 내부 회로도이다.
도 7b를 참조하면, 출력제어부(240)는 외부 프리차지감지부(220)의 출력신호를 셋신호로 하며 파워업신호(pwrup)를 리셋신호로 갖는 R-S플립플롭(242)과, 액티브 구동보장신호(trasminz)를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호와 R-S플립플롭(242)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호를 반전 및 지연시키기 위한 인버터체인(244)과, 인버터(I5)의 출력신호와 인버터체인(244)의 출력신호를 입력으로 하여 RAS프리차지신호(traspcg)를 출력하기 위한 낸드게이트(ND3)로 구현된다.
출력제어부(240)는 외부 프리차지감지부(220)의 출력신호(pcg)를 래치하였다가 액티브 구동보장신호의 활성화시에 이를 출력시킨다.
출력제어부(240)는 외부 프리차지신호(pcgp6)가 tRASmin을 만족시키지 않고 인가된 경우에 이를 래치하여 지연시켜 두고, 이후 tRASmin경과 이후에 활성화되는 액티브 구동보장신호(trasminz)에 동기시켜 이를 출력시키기 위한 것이다. 따라서, 외부 프리차지신호(pcgp6)가 tRASmin을 만족시키지 않고 인가되어도, 내부적으로 이를 보장해 줌으로써, 셀 데이터가 손실되는 것을 방지한다.
도 7c는 도 4의 외부 프리차지신호 생성부(200) 내 펄스조절부(260)의 내부 회로도이다.
펄스조절부(260)는 오토프리차지신호(apcg), 리프레쉬-프리차지신호(sadly) 또는 RAS 프리차지신호(traspcg) 중 어느 한 신호가 활성화되는 경우에 내부 프리차지신호(rpcgp11)를 출력하는 기능을 갖는다.
도 8a은 도 4의 액티브 구동부(100) 내 액티브신호 생성부(120)의 내부 회로도이다.
도 8a를 참조하면, 액티브신호 생성부(120)는 외부 액티브신호(eataxp8) 및 뱅크구동신호(eat_bk) 또는 내부 액티브신호(intaxp8)의 활성화시 이에 응답하여 신호를 활성화시키기 위한 신호생성부(122)와, 신호생성부(122)의 출력신호를 지연시켜 액티브신호(ratvp10) 및 이를 반전시켜 내부 액티브신호(ratvp11)로 출력하기 위한 지연부(124)를 구비한다.
도 8b는 도 4의 액티브 구동부(100) 내 액티브구간 감지부(140)의 내부 회로도이다.
도 8b를 참조하면, 액티브구간 감지부(140)는 액티브신호(ratvp10)가 인가되면, 컬럼-프리차지신호(apcgpz) 또는 피드백 프리차지신호(rpcgzp11)가 활성화될 때 까지를 액티브구간신호(rast12)로 활성화시킨다.
이는 내부 액티브신호(ratvp11)가 활성화되어 동작 중인 동안에 동일 뱅크에 새로운 내부 액티브신호(ratvp11)가 인가되지 않도록 이를 방지하기 위한 액티브구간신호(rast12)를 생성하는 것이다.
한편, 전술한 본 발명은 내부 액티브신호가 활성화되어 동작이 수행되는 동안에 tRASmin을 만족시키지 않고 외부 프리차지신호가 인가되어도, 셀 데이터가 손실되지 않는다. 이는 내부 액티브신호가 활성화되면, 이를 tRASmin 만큼 지연시킨 뒤 액티브 구동보장신호를 생성하여 이를 프리차지신호의 활성화 시의 제어신호로 사용함으로써, 셀데이터가 확보되기 이전에 내부 프리차지신호가 활성화되지 않기 때문이다. 따라서, 전술한 본 발명은 메모리셀 데이터의 신뢰성을 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 tRASmin을 만족시키지 않고 외부 프리차지신호가 인가되어도, 내부적으로 tRASmin을 보장해 주어 메모리셀 데이터가 유실되지 않도록 방지하기 때문에 칩의 신뢰성을 향상시킨다.
도 1은 종래기술에 따른 반도체 메모리 소자의 블록도.
도 2a는 도 1의 외부 프리차지감지부의 내부 회로도.
도 2b는 도 1의 펄스조절부의 내부 회로도
도 3는 도1의 블록의 동작 파형도.
도 4는 본 발명에 따른 셀데이터 손실을 방지하기 위한 반도체 메모리 소자의 블록도.
도 5a 및 도 5b는 도 4의 블록의 동작 파형도.
도 6은 도 4의 액티브 구동보장부의 에지 감지부 및 지연부의 내부 회로도.
도 7a 내지 도 7c는 도 4의 외부 프리차지신호 생성부 내 블록의 내부 회로도.
도 8a 및 도 8b는 도 4의 액티브 구동부 내 블록의 내부 회로도.
* 도면의 주요 부분에 대한 설명
100 : 액티브 구동부 200 : 프리차지신호 생성부
300 : 액티브 구동 보장부

Claims (6)

  1. 뱅크를 구동시키기 위한 내부 액티브신호를 생성하기 위한 액티브 구동수단;
    뱅크를 프리차지시키기 위한 내부 프리차지신호를 생성하는 프리차지신호 생성수단; 및
    상기 내부 액티브신호를 입력받아 상기 내부 프리차지신호가 최소 로우 액티브 타임(tRASmin) 이후에 활성화되도록 상기 프리차지신호생성수단을 제어하는 액티브 구동보장수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 액티브 구동보장수단은,
    상기 내부 액티브신호의 에지를 감지하여 에지 감지신호를 출력하기 위한 에지 감지부; 및
    상기 에지감지신호를 상기 최소 로우 액티브 타임동안 지연시켜 출력하기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 프리차지신호 생성수단은,
    외부에서 인가되는 프리차지신호를 감지하기 위한 외부 프리차지 감지부;
    상기 액티브 구동보장수단의 출력신호에 제어받아 상기 외부프리차지 감지부의 출력신호를 전달하기 위한 출력제어부; 및
    내부에서 발생하는 프리차지신호 들 및 출력제어부의 출력신호 중에서 어느 한 신호의 활성화에 응답하여 활성화된 신호의 펄스폭을 조절하여 출력하기 위한 펄스조절부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 액티브 구동수단은,
    외부에서 인가된 액티브신호와, 내부에서 발생된 액티브신호에 응답하여 액티브 신호 및 내부 액티브신호를 생성하는 액티브신호 생성부와,
    상기 액티브신호의 활성화로부터 내부 프리차지신호의 활성화까지의 액티브 구간을 감지하여 액티브구간에서 새로운 액티브신호가 인가되지 않도록 하기 위한 액티브 구간감지부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 에지 감지부는,
    상기 내부 액티브신호를 반전시키기 위한 제1인버터;
    전원전압과 접지전압 사이에 직렬 접속되며 상기 내부 프리차지신호와, 상기제1인버터의 출력신호를 각각의 게이트 입력으로 갖는 PMOS트랜지스터 및 NMOS트랜지스터;
    상기 PMOS트랜지스터 및 NMOS트랜지스터의 연결노드에 걸린 전압을 래치하기 위한 래치;
    상기 래치의 출력신호를 반전시켜 상기 에지감지신호로 출력하기 위한 제2인버터로 구현되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 출력제어부는,
    상기 외부 프리차지감지부의 출력신호를 셋신호로 하며 파워업신호를 리셋신호로 갖는 R-S플립플롭;
    상기 액티브 구동보장수단의 출력신호를 반전시키기 위한 제1인버터;
    상기 제1인버터의 출력신호와 상기 R-S플립플롭의 출력신호를 입력으로 갖는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 반전시키기 위한 제2인버터;
    상기 제2인버터의 출력신호를 반전 및 지연시키기 위한 인버터체인;
    상기 제2 인버터의 출력신호와 상기 인버터체인의 출력신호를 상기 출력제어부의 출력신호로 출력하기 위한 제2낸드게이트로 구현되는 것을 특징으로 하는 반도체 메모리 소자.
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