KR100618694B1 - 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의동작을 제어하는 신호의 인에이블 구간을 제어하는 방법 - Google Patents

메모리 장치의 동작 주파수 변동에 따라 비트라인 감지증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의동작을 제어하는 신호의 인에이블 구간을 제어하는 방법 Download PDF

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Abstract

본 발명은 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법으로서, (a)버스트 동작 커맨드에 의하여 발생되는 제 1 펄스 폭을 갖는 제 1 신호를 수신하는 단계 (b)버스트 동작 커맨드에 의하여 발생되는 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 수신하는 단계(N는 버스트 길이) (c) 메모리 장치의 카스 레이턴시에 따라 제 1 신호의 제 1 펄스 폭과 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계 및 (d)제 3 신호를 사용하여 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함한다.

Description

메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법{A method for controlling the enable interval of the signal controlling the data buses which connect both bit line sense amplifier and data sense amplifier according to the frequency variation of a memory device }
도 1은 일반적인 메모리 장치의 리드 동작과 라이트 동작을 설명하는 도면이다.
도 2a는 종래의 리드/라이트 스트로브 펄스 발생 회로의 일예이고, 도 2b는 도 2a에 도시된 회로의 신호 파형도이다.
도 3은 리드/라이트 스트로브 펄스 발생 회로의 일실시예를 도시한다.
도 4와 도 5는 도 3에 도시된 펄스 폭 조절부(300)의 일예이다.
도 5의 회로는 도 4의 노드(C)와 노드(D)사이에 위치하는 회로이다.
도 6은 도 2a에 도시된 종래 회로의 출력 파형도를 도시한다.
도 7은 도 3에 도시된 본 발명의 회로의 파형도를 나타낸다.
도 8은 도 3에 도시된 본 발명의 회로의 다른 파형도이다.
도 9는 도 3에 도시된 본 발명의 회로의 다른 파형도이다.
도 10은 리드/라이트 스트로브 펄스 발생 회로의 제 2실시예를 도시한다.
도 11은 도 10에 도시된 기준전압 검출부(160)의 일예이다.
도 12, 13, 14는 도 10에 도시된 펄스 폭 조절부(100)의 일예이다.
도 15는 구동전압(vdd)이 일정한 경우, 도 9에 도시된 종래 회로의 입력 신호 대 출력 신호와의 관계를 도시하는 파형도이다.
도 16은 구동전압(vdd)이 변하는 경우, 도 9에 도시된 종래 회로의 입력 신호 대 출력 신호와의 관계를 도시하는 파형도이다.
도 17내지 20은 도 10에 도시한 본 발명 회로의 입출력 신호의 관계를 설명하는 도면이다.
본 발명은 메모리 장치의 감지 증폭기의 동작을 제어 하는 방법에 관한 것으로, 특히 메모리 장치의 동작 주파수의 변동에 대응하여 감지 증폭기의 동작 구간을 제어할 수 있는 방법에 관한 것이다.
도 1은 일반적인 메모리 장치의 리드 동작과 라이트 동작을 설명하는 도면이다.
도시된 바와같이, 라이트 동작시, 입출력 데이타 패드를 통하여 인가된 데이타는 데이타 입력 버퍼와 데이타 입력 레지스터와 데이타 드라이버를 통하여 비트라인 감지 증폭기로 전달된다. 또한, 리드 동작시, 비트라인 감지 증폭기에 의하 여 증폭된 셀 데이타는 데이타 감지 증폭기와 파이프 레지스터 및 데이타 출력 버퍼를 통하여 입출력 데이타 패드로 전달된다.
도 1에서, Yi 신호는 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 펄스 신호이다. 데이타 버스를 제어한는 Yi 신호가 인에이블되어 있는 동안, 라이트 데이타는 라이트 드라이버로부터 비트라인 감지 증폭기로 전달되고, 리드 데이타는 비트라인 감지 증폭기로부터 데이타 감지 증폭기로 전달된다. 따라서, 액티브 동작시(리드 또는 라이트 동작시) 유효 데이타(valid data)를 전달하기 위해서는 Yi 신호의 펄스 폭이 넓을수록 유리하다. 이는 tDPL(tDPL: 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간)이 동일한 조건하에서 데이타의 리스토아(restore)를 더 좋게 하는 것이므로 tDPL 을 개선하는 효과도 있다. 따라서, 허용 범위내에서 가능한 한 Yi 신호의 펄스 폭을 최대로 해 놓고 필요에 따라 펄스 폭을 줄이는 방향으로 사용하는 경우가 많다. 참고로, 메모리 장치의 동작 주파수가 증가하는 경우(즉, 클락의 주기가 감소), 허용되는 Yi 신호의 펄스 폭도 줄어든다.
그런데, 위에서 설명한 Yi 신호는 리드/라이트 스트로브 펄스 발생 회로로부터 출력되는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 받아 만들어지므로, 이하에서는 리드/라이트 스트로브 펄스 발생 회로에 대하여 설명하기로 한다.
도 2a는 종래의 리드/라이트 스트로브 펄스 발생 회로의 일예이고, 도 2b는 도 2a에 도시된 회로의 신호 파형도이다.
도 2a에서, extyp8 신호와 icasp6 신호는 메모리 장치의 셀 어레이(코아 영역)에 저장된 데이타를 주변회로로 독출하기 위해 또는 주변회로에서 인가되는 데이타를 메모리 셀 어레이로 라이트하기 위하여, 메모리 셀 어레이의 데이타 전송 라인(Data Transmission Line)과 주변 회로의 데이타 전송 라인을 Short 또는 Open 시키는 신호이다. 참고로, 설명의 편의를 위하여, 메모리 셀과 비트라인 감지 증폭기를 포함하는 영역을 코아 영역이라 칭하고, 나머지 영역을 주변 회로라 칭하기로 한다.
구체적으로 설명하면, extyp8 신호는 외부에서 리드 또는 라이트 커맨드(버스트 커맨드)가 인가되면 클락신호에 동기되어 발생되는 펄스 신호이다. 그리고, icasp6 신호는 외부에서 리드 또는 라이트 커맨드가 인가된 클락으로부터 1 주기 뒤진 클락부터 MRS(Mode Register Set)에서 정해준 버스트 길이 만큼을 Self Burst Operation Command 를 생성하여 메모리 장치를 동작 시키는데 사용되는 신호이다.
rdwtstbzp13 신호는 Burst Operation Command(External=extyp8 & Internal=icasp6l)가 활성화 될 때 마다 이 신호들에 동기 되어 활성화 되는 신호로 총 MRS에서 정한 버스트 길이만큼 활성화가 되어지는 신호이다. 즉, rdwtstbzp13 신호는코아 영역에서 주변회로로 전송된 데이타를 충분히 증폭 시켜 데이타 출력 버퍼로 전송하는 데 사용되는 입출력 감지 증폭기의 활성화 시점을 알리는 신호로서, 데이타의 증폭 및 전송이 이루어진 후에는 주변회로의 데이타 전송 라인을 리세트하는 신호이다.
pwrup은 초기값을 세팅하기 위한 신호로서 하이 레벨로 있다가 로우 레벨로 떨어진 다음 로우 레벨을 계속 유지한다. term_z는 테스트 모드시 사용되는 신호로서 정상 동작시에는 로우 레벨을 유지한다. tm_clkpulsez는 테스트 모드시 사용하는 신호이다. 이들 신호에 대하여는 본 발명의 설명시에 보다 구체적으로 설명될 것이다.
도 2a의 회로 동작은 도 2b의 파형도를 참조하여 설명한다.
도 2b에서 알 수 있듯이, 클락신호(clock)에 동기되어 리드/라이트 커맨드가 인가되면, 펄스 신호(extyp8)가 발생한다. 펄스 신호(extyp8)가 발생하면, 그 다음 클락에 동기되어 순차적으로 복수개의 펄스(icasp6)가 발생한다. 도시된 바와같이, 리드/라이트 스트로브 펄스 신호은 펄스 신호(extyp8, icasp6)의 라이징 에지에 동기되어 발생된다.
그러데, 도 2a의 종래의 회로에서는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 결정하는 펄스 폭 조절부(200)가 메모리 장치의 동작 주파수와 무관하게 고정되어 있음을 알 수 있다. 즉, 펄스 폭 조절부(100)내의 딜레이부(20)에서의 지연 시간이 고정되어 있으므로 펄스 폭 조절부(100)로부터 출력되는 신호의 펄스 폭은 일정할 수 밖에 없다.
그러나, 메모리 장치의 동작 주파수가 변동하는 경우에는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 필요가 있다.
종래의 경우에는 메모리 장치의 동작 주파수가 변동하는 경우에는 FIB 작업시 메탈 옵션을 수정하여 딜레이부(20)의 지연 시간을 조절하였다. 그러나, 이는 많은 비용과 시간을 필요로 하는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 장치의 동작 주파수의 변동에 따라서 자동적으로 펄스 폭 조절부로부터 출력되는 신호의 펄스 폭을 조절할 수 있는 방법을 제안한다.
이를 위하여, 본 발명에서는 메모리 장치의 동작 주파수에 따라서 변하는 CL(카스 레이턴시)를 이용하여 펄스 폭 조절부내의 딜레이부의 지연 시간을 조절하는 방법을 제공하고자 한다.
또한, 본 발명은 메모리 장치의 동작 주파수가 변하는 경우에도 범용으로 사용할 수 있는 리드/라이트 스트로브 펄스 발생 회로를 제공한다.
또한, 본 발명은 테스트 모드시, 외부 어드레스 신호를 인가하여 리드/라이트 스트로브 펄스 발생 회로로부터 출력되는 신호를 지연하고 그 펄스의 폭을 조절하는 방법을 제안한다.
본 발명은 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법으로서, (a)버스트 동작 커맨드에 의하여 발생되는 제 1 펄스 폭을 갖는 제 1 신호를 수신하는 단계; (b)버스트 동작 커맨드에 의하여 발생되는 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 수신하는 단계(N는 버스트 길이); (c)상기 메모리 장치의 카스 레이턴시에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계; 및 (d)상기 제 3 신호를 사용하여 상기 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함한다.
여기서 상기 제 1 신호는 외부에서 리드 또는 라이트 커맨드(버스트 커맨드)가 인가되면 클락신호에 동기되어 발생되는 펄스 신호(extyp8)이고, 상기 제 2 신호는 외부에서 리드 또는 라이트 커맨드가 인가된 클락으로부터 1 주기 뒤진 클락부터 MRS(Mode Register Set)에서 정해준 버스트 길이 만큼을 Self Burst Operation Command를 생성하여 메모리 장치를 동작시키는데 사용되는 신호(icasp6)이다.
또한 상기 제 3 신호는 Burst Operation Command(External=extyp8 & Internal=icasp6l)가 활성화될 때마다 이 신호들에 동기 되어 활성화되는 신호로 총 MRS에서 정한 버스트 길이만큼 활성화가 되어지는 신호(rdwtstbzp13)이다. 즉, rdwtstbzp13 신호는 코아 영역에서 주변회로로 전송된 데이타를 충분히 증폭시켜 데이타 출력 버퍼로 전송하는 데 사용되는 입출력 감지 증폭기의 활성화 시점을 알리는 신호로서, 데이타의 증폭 및 전송이 이루어진 후에는 주변회로의 데이타 전송 라인을 리세트하는 신호이다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 3은 리드/라이트 스트로브 펄스 발생 회로의 일실시예를 도시한다.
도 3의 회로가 도 2의 회로와 다른 점은 펄스 폭 조절부(300)가 카스 레이턴시와 어드레스 신호의 제어를 받는다는 점이다.
도 3의 회로는 입력 신호 수신부(310)와, 펄스 폭 조절부(300)와, 신호 전달부(320)와, 테스트 모드용 회로부(330)와 출력부(340)를 구비한다.
입력 신호 수신부(310)는 인버터(INV30, INV31)와 낸드 게이트(NAND30)를 포함한다. 입력신호(extyp8)는 인버터(INV30)에 인가되고, 입력신호(icasp6)는 인버터(INV31)에 인가된다. 인버터(INV30, INV31)의 출력신호는 낸드 게이트 (NAND30)에 인가된다.
펄스 폭 조절부(300)는 낸드 게이트(NAND30)의 출력신호와 테스트 모드 신호(tmz_1)와 카스 레이턴시(cl2, cl3, cl4, cl5)와 어드레스 신호(add_0, add_1)를 수신한다. 낸드 게이트(NAND30)의 출력 신호는 노드(A)를 통하여 펄스 폭 조절부(300)에 인가된 다음, 일정 시간 지연 된 후 노드(B)를 통하여 출력된다. 이 때, 카스 레이턴시(cl2, cl3, cl4, cl5)를 사용하여 노드(B)로 출력되는 신호의 펄스 폭을 변화시킬 수 있다. 참고로, tmz_1은 테스트 모드인지 여부를 결정하는 제어 신호로 이 신호가 로우 레벨이 경우 테스트 모드를 유지하며, 정상 동작 모드에서는 하이 레벨을 유지한다. cl2는 카스 레이턴시가 2인 경우, cl3는 카스 레이턴시가 3인 경우, cl4는 카스 레이턴시가 4인 경우, cl5는 카스 레이턴시가 5인 경우를 나타낸다. 일반적으로, 메모리 장치의 동작 주파수가 증가하는 경우 카스 레이턴시가 증가한다. add_0과 add_1은 외부 어드레스 신호로서, 테스트 모드시 사용되는 신호이다. 이들 각 신호의 기능에 대하여는 아래에서 구체적 회로와 함께 설명될 것이다.
신호 전달부(320)는 펄스 폭 조절부로부터 출력되는 신호를 수신하여 버퍼링하는 인버터(INV32, INV33,INV34)를 포함한다.
테스트 모드용 회로부(330)는 트랜지스터(P31, P32, N31)와 래치부(301)를 포함한다. 도시된 바와같이, 테스트 모드용 회로부(330)는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)와, 전원전압과 노드(NODE31)사이에 연결된 PMOS 트랜지스터(P32)와, 노드(NODE31)의 신호를 래치하는 래치부(301)를 포함한다. 여기서, termz는 테스트 모드시 사용되는 신호이고, pwrup 신호는 도 2에서 이미 설명하였다.
출력부(340)는 낸드 게이트(302)와 인버터(INV35, INV36)를 포함한다. 낸드 게이트(302)는 인버터(INV34)의 출력 신호와 termz 신호와, 래치부(301)의 출력 신호를 수신한다. 낸드 게이트(302)의 출력신호는 직렬 연결된 인버터(INV35, INV36)에 인가된다. 인버터(INV36)의 출력신호는 출력부9340)의 출력신호로서 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)이다.
정상 동작 모드시, 입력신호(extyp8, icasp6)는 일정 시간이 지난 후 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)로 출력된다. 이 경우, 펄스 폭 조절부(300)는 동작 주파수의 변동에 따라 변하는 카스 레이턴시를 이용하여 노드(A)를 통하여 인가되는 입력신호(extyp8, icasp6)의 펄스 폭을 조절하여 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있다.
도 4와 도 5는 도 3에 도시된 펄스 폭 조절부(300)의 일예이다.
도 4는 펄스 폭 조절부(300)의 지연 시간을 카스 레이턴스 신호(cl2, cl3, cl3, cl4, cl5)로 제어하는 방법을 나타내는 회로이다. 도 5는 도 4의 C-D사이에 위치하는 회로로서, 테스트 모드로 진입하였을 때 카스 레이턴스 신호에 의하여 결정된 딜레이양을 어드레스 신호(add_0, add_1)를 사용하여 추가로 튜닝(tuning)하기 위한 지연 회로이다. 즉, 도 5의 회로는 어드레스 신호(add_0, add_1)를 사용하여 추가적인 딜레이 양을 제어한다.
이하, 도 4와 도 5의 회로에 대하여 구체적으로 설명한다.
도 4는 복수개의 딜레이부(400, 401, 402, 403, 404)와 카스 레이턴시 신호(cl2, cl3, cl4, cl5)에 의하여 제어되는 스위칭 소자(411, 412, 413, 414, 415, 416)를 구비한다. 변조부(417, 418)는 직렬 연결된 낸드게이트롸 인버터로 구성된다.
도 4에서, 총 지연 시간은 A에서 B까지이다. 여기서, 도 4의 A, B 는 도 3 의 A, B 와 동일하다.
도 4에서, 인버터를 통과한 카스 레이턴시 신호(cl2, cl3, cl4, cl5)는 카스 레이턴시 바 신호(cl2z, cl3z, cl4z, cl5z)로 표시된다.
도 4의 A 노드를 통하여 입력되는 신호는 도 3의 입력 신호 수신부(310)의 출력 신호로서, extyp8 신호 또는 icasp6 신호이다.
도 4에서, 카스 레이턴스 신호(cl2z, cl3z)에 의하여 스위칭 소자(411, 414)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl4z)에 의하여 스위칭 소자(412)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl5z)에 의하여 스위칭 소자(413)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl2z)에 의하여 스위칭 소자(415)의 턴온/오프 동작이 제어된다. 테스트 모드 신호(tmz_1)에 의하여 스위칭 소자(416)의 턴온/오프 동작이 제어된다.
동작에 있어서, 카스 레이턴시가 2 또는 3 인 경우(즉, cl2, cl3가 하이 레벨인 경우), 카스 레이턴시 신호(clz2, clz3)를 수신하는 낸드 게이트(NAND41)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(411, 414)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(400, 401)와 변환부(417)와 딜레이부( 402, 403)와 변조부(418)를 통과한다. 여기서, 스위칭 소자(415)는 카스 레이턴시(cl2z)의 제어를 받는다. 따라서, 카스 레이턴시(cl2z)가 로우 레벨인 경우에는 스위칭 소자(414)를 통과한 신호는 딜레이부(404)를 경유하여 C 노드로 전달되지만, 카스 레이턴시(cl2z)가 디스에이블 상태인 경우에는 스위칭 소자(414)를 통과한 신호는 직접 C 노드로 전달된다.
동작에 있어서, 카스 레이턴시가 4 인 경우(즉, cl4가 하이 레벨인 경우), 스위칭 소자(412)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(400, 401)와 변환부(417)와 딜레이부(402) 통과한다. 여기서, 딜레이부(402)를 통과한 신호는 카스 레이턴시가 4 이므로, 딜레이부(404)를 경유할 수 없다. 따라서, 딜레이부(412)를 통과한 신호는 직접 C 노드로 전달된다.
동작에 있어서, 카스 레이턴시가 5 인 경우(즉, cl5가 하이 레벨인 경우), 스위칭 소자(413)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(400, 401)를 통과한 후, 직접 C 노드로 전달된다.
위에서 알 수 있듯이, 카스 레이턴시의 수가 증가할 수록(즉, 메모리 장치의 동작 주파수가 증가할 수록)A 노드에서 C 노드까지의 지연 양은 감소된다.
다음, C 노드상의 신호는 스위칭 소자(416)을 통하여 B 노드로 전달된다. 스위칭 소자(416)는 테스트 모드 신호(tmz_1)에 의하여 턴온/오프 동작이 제어된다. 테스트 모드인 경우, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 정상 동작 모드인 경우, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다.
정상 동작 모드인 경우, C 노드상의 신호는 스위칭 소자(416)와 인버터(INV41)와 낸드 게이트(NAND33)를 통과하여 B 노드로 전달된다.
그러나, 테스트 모드의 경우, C 노드상의 신호는 도 5에 도시된 회로를 경유하여 노드 D 로 출력된 후, 도 4의 스위칭 소자(416) 및 인버터(INV41) 및 낸드 게이트(NAND33)를 통과하여 B 노드로 전달된다. 도 4의 C 및 D는 도 5의 C 및 D 와 동일하다. 즉, 도 5의 회로는 도 4의 C 노드와 D 노드사이에 위치하는 회로를 나 타낸다.
도 5의 회로는 도 4의 노드(C)와 노드(D)사이에 위치하는 회로로, 테스트 모드시 어드레스 신호를 사용하여 지연량을 추가로 설정하는 회로이다.
도 5는 복수개의 딜레이부(500, 501, 502, 503, 504)와 어드레스 신호에 의하여 제어되는 스위칭 소자(511, 512, 513, 514, 515)와 변환부(517, 518)를 구비한다. 도 5에서, 총 지연 시간은 C에서 D까지이다. 여기서, 도 5의 C, D는 도 4의 C, D와 동일하다.
도 5에서, 인버터를 통과한 어드레스 신호(add_0, add_1)는 어드레스 바 신호(add_0b, add_1b)로 표시된다. 도시된 바와같이, 어드레스 신호의 조합에 의하여 스위칭 소자의 턴온/오프를 제어하는 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)가 만들어진다.
도 5에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (Low, Low)인 경우, 선택 신호(sel_3z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (Low, High)인 경우, 선택 신호(sel_2z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, Low)인 경우, 선택 신호(sel_1z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, High)인 경우, 선택 신호(sel_0z)가 로우로 인에이블된다.
도 5에서, 선택 신호(sel2z, sel3z)에 의하여 스위칭 소자(511, 514)의 턴온/오프 동작이 제어된다. 선택 신호(sel_1z)에 의하여 스위칭 소자(512)의 턴온/오프 동작이 제어된다. 선택 신호(sel_0z)에 의하여 스위칭 소자(513)의 턴온/ 오프 동작이 제어된다. 선택 신호(sel_3z)에 의하여 스위칭 소자(515)의 턴온/오프 동작이 제어된다.
동작에 있어서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 선택 신호(sel2z, sel3z)를 수신하는 낸드 게이트(NAND51)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(511, 514)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(500, 501)와 변환부(517)와 딜레이부(502, 503)와 변환부(518)를 통과한다. 여기서, 선택 신호(sel3z)가 로우 레벨인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(504)를 경유한 다음, 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다. 만약, 선택 신호(sel_3z)가 하이 레벨인 경우, 딜레이부(503)을 통과한 신호는 직접 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다. 따라서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(504)를 경유한 다음, 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다.
동작에 있어서, 선택 신호(sel_1z)가 (Low)인 경우, 스위칭 소자(512)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(500, 501)와 변환부(517)와 딜레이부(502)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(502)을 통과한 신호는 직접 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다.
동작에 있어서, 선택 신호(sel0z)가 (Low)인 경우, 스위칭 소자(513)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(500)를 통과한다. 이 경 우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(500)을 통과한 신호는 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다.
도 5에서 알 수 있듯이, 테스트 모드의 경우, 외부 어드레스 신호(add_0, add_1)이 조합에 의하여 발생한 선택 신호를 이용하여 노드 C부터 노드 D까지의 지연 시간을 조절할 수 있다.
도 6은 도 2a에 도시된 종래 회로의 출력 파형도를 도시한다.
도 6에서 알 수 있듯이, 종래 회로의 경우, tm_clkpulsez 의 논리 레벨에 따라서 출력신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있을 뿐이다.
도 7은 도 3에 도시된 본 발명의 회로의 파형도를 나타낸다.
도 7은 테스트 모드시, 카스 레이턴시를 고정한 상태에서, 어드레스 신호(add_0, add_1)의 변동에 따른 출력 신호의 펄스 폭 변화를 도시한다.
도시된 바와같이, 어드레스 신호(add_0, add_1)가 (0,0), (0, 1), (1, 0), (1, 1)로 변할 수록 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 이는 도 4와 5 를 참조하면 명확하다.
도 8은 도 3에 도시된 본 발명의 회로의 다른 파형도이다.
도 8은 정상 동작 모드시(즉, 테스트 모드 신호(tmz_1)는 하이 레벨), 카스 레이턴시의 변화에 따라 출력신호의 펄스 폭이 변하는 과정을 도시한다. 도시된 바와같이, 동작 주파수의 증가에 대응하여 카스 레이턴시가 증가하는 경우, 출력신호(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다.
도 9는 도 3에 도시된 본 발명의 회로의 다른 파형도이다.
도 9는 테스트 모드시, 어드레스 신호(add_0, add_1)와 카스 레이턴시의 변화에 따른 출력신호(rdwtstbzp13)의 변화 과정을 나타내는 파형도이다.
도시된 바와같이, 카스 레이턴시가 일정한 경우, 어드레스 신호(add_0, add_1)가 (0,0), (0, 1), (1, 0), (1, 1)로 변할 수록 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 또한, 어드레스 신호를 고정시키고, 카스 레이턴시를 증가시키는 경우에도 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 따라서, 메모리 장치의 동작 주파수가 증가하는 경우 출력신호의(rdwtstbzp13)에 의하여 제어되는 Yi 신호의 인에이블 구간도 감소시킬 수 있음을 알 수 있다.
다음, 본 발명의 제 2 실시예에 대하여 설명하기로 한다.
도 10은 리드/라이트 스트로브 펄스 발생 회로의 제 2실시예를 도시한다.
도 10의 회로는 입력 신호 수신부(110)와, 펄스 폭 조절부(100)와, 신호 전달부(120)와, 테스트 모드용 회로부(130)와 출력부(140)와 기준전압 발생부(150)와 기준전압 검출부(160)를 구비한다.
도 10의 회로가 도 3의 회로와 다른 점은 기준전압 발생부(150)와 기준전압 검출부(160)를 추가로 구비한다는 점이다.
도 10에서, 기준전압 발생기(150)는 외부에서 공급되는 전압이나 기타 환경 변화에 상관없이 일정한 전압을 출력하는 회로로서, 당업자는 다양한 회로로 기존에 나와있는 다양한 회로를 채택할 수 있다.
동작에 있어서, 기준전압 발생기(150)는 제 1 및 제 2 기준전압(vref_0, vref_1)을 출력한다. 기준전압 검출부(160)는 제 1 및 제 2 기준전압(vref_0, vref_1)을 수신하여 제 1 및 제 2 검출신호(DET_0, DET_1)를 출력한다. 기준전압 검출부(160)의 출력신호는 펄스 폭 조절부(100)의 제어 신호로 사용된다.
도 11은 도 10에 도시된 기준전압 검출부(160)의 일예이다.
도 11에서, 제 1 기준전압(vref_0)이 비교 전압(vdd)보다 낮으면, 제 1 검출신호(DET_0)는 하이 레벨이고, 제 1 기준전압(vref_0)이 비교 전압(vdd)보다 높으면, 제 1 검출신호(DET_0)는 로우 레벨이다. 또한, 제 2 기준전압(vref_1)이 비교 전압(vdd)보다 낮으면, 제 2 검출신호(DET_1)는 하이 레벨이고, 제 2 기준전압(vref_1)이 비교 전압(vdd)보다 높으면, 제 2 검출신호(DET_1)는 로우 레벨이다. 참고로, 비교전압(vdd)는 기준전압 검출부(160)이 구동전압과 동일하다.
도 11의 표에서 알 수 있듯이, vdd〈 vred_0 이면, 제 1 및 제 2 검출신호(DET_0, DET_1)는 (하이 레벨, 하이 레벨)이다. vref_0〈 vdd〈 vred_1 이면, 제 1 및 제 2 검출신호(DET_0, DET_1)는 (하이 레벨, 로우 레벨)이다. vdd〉vref_1 이면, 제 1 및 제 2 검출신호(DET_0, DET_1)는 (로우 레벨, 로우 레벨)이다. 단, 도 11에서, vref_0 〈 vref_1 이다.
도 11에서, 제 1 및 제 2 검출신호(DET_0, DET_1)를 인버터를 통과시켜 반전된 제 1 및 제 2 검출신호(DET_0b, DET_1b)를 얻는다.
이들 검출신호를 이용하여 제어신호(vsel_2z, vsel_1z, vsel_0z)를 얻는다. 도시된 바와같이, 검출신호(DET_0b, DET_1b)를 낸드 게이트에 입력하여 제어신호(vsel_2z)는 얻는다. 검출신호(DET_0b, DET_1)를 낸드 게이트에 입력하여 제어신호(vsel_1z)는 얻는다. 검출신호(DET_0, DET_1)를 낸드 게이트에 입력하여 제어신호(vsel_0z)는 얻는다.
도 12, 13, 14는 도 10에 도시된 펄스 폭 조절부(100)의 일예이다.
도 12는 펄스 폭 조절부(100)의 지연 시간을 카스 레이턴스 신호(cl2, cl3, cl3, cl4, cl5)로 제어하는 방법을 나타내는 회로이다. 도 13은 구동전압(vdd)의 변동에 따라서 도 12의 B-D에서의 지연 정도를 조절하는 회로이다. 도 14는 도 12의 D-C사이에 위치하는 회로로서, 테스트 모드로 진입하였을 때 카스 레이턴스 신호에 의하여 결정된 딜레이양을 어드레스 신호(add_0, add_1)를 사용하여 추가로 튜닝(tuning)하기 위한 지연 회로이다. 즉, 도 14의 회로는 어드레스 신호(add_0, add_1)를 사용하여 추가적인 딜레이 양을 제어한다.
이하, 도 12내지 14의 회로에 대하여 구체적으로 설명한다.
도 12는 복수개의 딜레이부(1200, 1201, 1202, 1203, 1204)와 카스 레이턴시 신호(cl2, cl3, cl4, cl5)에 의하여 제어되는 스위칭 소자(1211, 1212, 1213, 1214, 1215, 1216)를 구비한다. 변조부(1217, 1218)는 직렬 연결된 낸드게이트와 인버터로 구성된다.
도 12에서, 총 지연 시간은 A에서 E까지이다. 여기서, 도 12의 A, E 는 도 10의 A, B 와 동일하다.
도 12에서, 인버터를 통과한 카스 레이턴시 신호(cl2, cl3, cl4, cl5)는 카스 레이턴시 바 신호(cl2z, cl3z, cl4z, cl5z)로 표시된다.
도 12의 A 노드를 통하여 입력되는 신호는 도 10의 입력 신호 수신부(110)의 출력 신호로서, extyp8 신호 또는 icasp6 신호이다.
도 12에서, 카스 레이턴스 신호(cl2z, cl3z)에 의하여 스위칭 소자(1211, 1214)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl4z)에 의하여 스위칭 소자(1212)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl5z)에 의하여 스위칭 소자(1213)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl2z)에 의하여 스위칭 소자(1215)의 턴온/오프 동작이 제어된다. 테스트 모드 신호(tmz_1)에 의하여 스위칭 소자(1216)의 턴온/오프 동작이 제어된다.
동작에 있어서, 카스 레이턴시가 2 또는 3 인 경우(즉, cl2, cl3가 하이 레벨인 경우), 카스 레이턴시 신호(clz2, clz3)를 수신하는 낸드 게이트(NAND121)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(1211, 1214)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(1200, 1201)와 변환부(1217)와 딜레이부(1202, 1203)와 변조부(1218)를 통과한다. 여기서, 스위칭 소자(1215)는 카스 레이턴시(cl2z)의 제어를 받는다. 따라서, 카스 레이턴시(cl2z)가 로우 레벨인 경우에는 스위칭 소자(1214)를 통과한 신호는 딜레이부(1204)를 경유하여 B 노드로 전달되지만, 카스 레이턴시(cl2z)가 디스에이블 상태인 경우에는 스위칭 소자(1214)를 통과한 신호는 직접 B 노드로 전달된다.
동작에 있어서, 카스 레이턴시가 4 인 경우(즉, cl4가 하이 레벨인 경우), 스위칭 소자(1212)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(1200, 1201)와 변환부(1217)와 딜레이부(1202) 통과한다. 여기서, 딜레이부(1202)를 통과한 신호는 카스 레이턴시가 4 이므로, 딜레이부(1204)를 경유할 수 없다. 따라서, 딜레이부(1212)를 통과한 신호는 직접 B 노드로 전달된다.
동작에 있어서, 카스 레이턴시가 5 인 경우(즉, cl5가 하이 레벨인 경우), 스위칭 소자(1213)가 턴온된다. 따라서, B 노드를 통하여 입력된 신호는 딜레이부(1200, 1201)를 통과한 후, 직접 B 노드로 전달된다.
위에서 알 수 있듯이, 카스 레이턴시의 수가 증가할 수록(즉, 메모리 장치의 동작 주파수가 증가할 수록)A 노드에서 B 노드까지의 지연 양은 감소된다.
다음, B 노드상의 신호는 스위칭 소자(1216)을 통하여 E 노드로 전달된다. 도 12, 13, 14에서 알 수 있듯이, B 노드상의 신호는 경로 B-D-E로 전달되거나 B-D-C-E로 전달된다.
도 12에서, 스위칭 소자(1216)는 테스트 모드 신호(tmz_1)에 의하여 턴온/오프 동작이 제어된다. 테스트 모드인 경우, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 정상 동작 모드인 경우, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다.
정상 동작 모드인 경우, B 노드상의 신호는 B-D-E 경로를 경유한다. 즉, 도 13에 도시된 B-D 경로를 거친 신호는 스위칭 소자(1216)와 인버터(INV121)와 낸드 게이트(NAND123)를 통과하여 E 노드로 전달된다.
그러나, 테스트 모드의 경우, B 노드상의 신호는 도 13에 도시된 회로를 경유하여 노드 D 로 출력된 후, 도 14에 도시된 회로를 또 다시 경유하여 노드 C로 전달된다. 노드 C로 전달된 신호는 도 12의 스위칭 소자(1216) 및 인버터(INV121) 및 낸드 게이트(NAND123)를 통과하여 E 노드로 전달된다.
도 13의 회로는 도 12의 노드(B)와 노드(D)사이에 위치하는 회로로, 구동전압(vdd)의 변화에 따라 지연 시간을 조절하는 회로이다.
도 13의 회로는 복수개의 딜레이부(1301, 1302, 1303)와 도 11에서 설명한 제어신호(vsel_0z, vsel_1z,vsel_2z)에 의하여 턴온/오프되는 스위칭 소자(1311, 1312, 1313, 1314)를 구비한다. 도 13에서, 총 지연 시간은 B에서 D까지이다. 여기서, 도 13의 B, D는 도 12의 B, D와 동일하다.
도 13에서, 제어 신호(vsel_1z, vsel_0z)에 의하여 스위칭 소자(1311, 1313)의 턴온/오프 동작이 제어된다. 제어 신호(vsel_2z)에 의하여 스위칭 소자(1312)의 턴온/오프 동작이 제어된다. 제어 신호(vsel_0z)에 의하여 스위칭 소자(1314)의 턴온/오프 동작이 제어된다.
동작에 있어서, 제어 신호(vsel_1z, vsel_0z)가 (Low, Low)인 경우, 제어 신호(vsel_1z, vsel_0z)를 수신하는 낸드 게이트의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(1311, 1313)가 턴온된다. 따라서, B 노드를 통하여 입력된 신호는 딜레이부(1301, 1302)와 스위칭 소자(1313)를 통과한다. 여기서, 제어 신호(vsel_0z)가 로우 레벨인 경우, 스위칭 소자(1313)를 통과한 신호는 딜레이부(1303)와 스위칭 소자(1314)를 통하여 노드(D)로 전달된다. 만약, 제어 신호(vsel_0z)가 하이 레벨인 경우, 스위칭 소자(1313)를 통과한 신호는 스위칭 소자(1314)를 통하여 노드(D)로 직접 전달된다.
동작에 있어서, 제어 신호(vsel_2)가 로우 레벨인 경우, 스위칭 소자(1312)가 턴온된다. 따라서, B 노드를 통하여 입력된 신호는 딜레이부(1301)와 스위칭 소자(1312)를 통과한다. 여기서, 제어 신호(vsel_0z)가 로우 레벨인 경우, 스위칭 소자(1313)를 통과한 신호는 딜레이부(1303)와 스위칭 소자(1314)를 통하여 노드(D)로 전달된다. 만약, 제어 신호(vsel_0z)가 하이 레벨인 경우, 스위칭 소자(1313)를 통과한 신호는 스위칭 소자(1314)를 통하여 노드(D)로 직접 전달된다.
도 14의 회로는 도 12의 노드(D)와 노드(C)사이에 위치하는 회로로, 테스트 모드시(tmz_1가 로우레벨인 경우), 어드레스 신호를 사용하여 지연량을 추가로 설정하는 회로이다.
도 14는 복수개의 딜레이부(1400, 1401, 1402, 1403, 1404)와 어드레스 신호에 의하여 제어되는 스위칭 소자(1411, 1412, 1413, 1414, 1415)와 변환부(1417, 1418)를 구비한다. 도 14에서, 총 지연 시간은 D에서 C까지이다. 여기서, 도 14의 D, C는 도 12의 C, D와 동일하다.
도 14에서, 인버터를 통과한 어드레스 신호(add_0, add_1)는 어드레스 바 신호(add_0b, add_1b)로 표시된다. 도시된 바와같이, 어드레스 신호의 조합에 의하여 스위칭 소자의 턴온/오프를 제어하는 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)가 만들어진다.
도 14에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (Low, Low)인 경우, 선택 신호(sel_3z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (Low, High)인 경우, 선택 신호(sel_2z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, Low)인 경우, 선택 신호(sel_1z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, High)인 경우, 선택 신호(sel_0z)가 로우로 인에이블된다.
도 14에서, 선택 신호(sel2z, sel3z)에 의하여 스위칭 소자(1411, 1414)의 턴온/오프 동작이 제어된다. 선택 신호(sel_1z)에 의하여 스위칭 소자(1412)의 턴온/오프 동작이 제어된다. 선택 신호(sel_0z)에 의하여 스위칭 소자(1413)의 턴온/오프 동작이 제어된다. 선택 신호(sel_3z)에 의하여 스위칭 소자(1415)의 턴온/오프 동작이 제어된다.
동작에 있어서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 선택 신호(sel2z, sel3z)를 수신하는 낸드 게이트(NAND51)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(1411, 1414)가 턴온된다. 따라서, D 노드를 통하여 입력된 신호는 딜레이부(1400, 1401)와 변환부(1417)와 딜레이부(1402, 1403)와 변환부(1418)를 통과한다. 여기서, 선택 신호(sel3z)가 로우 레벨인 경우, 딜레이부(1403)을 통과한 신호는 딜레이부(1404)를 경유한 다음, 낸드 게이트(NAND143)와 인버터(INV141)를 지나 C 노드로 전달된다. 만약, 선택 신호(sel_3z)가 하이 레벨인 경우, 딜레이부(1403)을 통과한 신호는 직접 낸드 게이트(NAND53)와 인버터(INV51)를 지나 C 노드로 전달된다. 따라서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(1404)를 경유한 다음, 낸드 게이트(NAND53)와 인버터(INV51)를 지나 C 노드로 전달된다.
동작에 있어서, 선택 신호(sel_1z)가 (Low)인 경우, 스위칭 소자(1412)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(1400, 1401)와 변환부(1417)와 딜레이부(1402)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(1402)을 통과한 신호는 직접 낸드 게이트(NAND143)와 인버터(INV141)를 지나 C 노드로 전달된다.
동작에 있어서, 제어 신호(sel_0z)가 (Low)인 경우, 스위칭 소자(1413)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(1400)를 통과한다. 이 경우, 제어 신호(sel_3z)는 하이 레벨이므로, 딜레이부(1400)을 통과한 신호는 낸드 게이트(NAND143)와 인버터(INV141)를 지나 C 노드로 전달된다.
도 14에서 알 수 있듯이, 테스트 모드의 경우, 외부 어드레스 신호(add_0, add_1)이 조합에 의하여 발생한 선택 신호를 이용하여 노드 D부터 노드 C까지의 지연 시간을 조절할 수 있다. 즉, 도 12의 테스트 모드 신호(tmz_1)에 의하여 테스트 모드에 진입한 경우, 카스 레이턴스와 구동전압에 의하여 결정된 A-D 사이의 지연 시간은 도 14의 회로에 지연 시간이 추가된다. 예컨대, 테스트 모드 신호(tmz_1)가 하이 레벨인 경우, D-C 사이의 지연은 차단된다. 그러나, 테스트 모드 신호(tmz_1)가 로우 레벨인 경우, D-C 간의 경로가 턴온되며, 어드레스 신호에 따라서 D-C 간의 지연 경로 및 지연 시간이 조절된다.
도 15는 구동전압(vdd)이 일정한 경우, 도 9에 도시된 종래 회로의 입력 신호 대 출력 신호와의 관계를 도시하는 파형도이다.
도 15에서 알 수 있듯이, 종래 회로의 경우, tm_clkpulsez 의 논리 레벨에 따라서 출력신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있을 뿐이다.
도 16은 구동전압(vdd)이 변하는 경우, 도 9에 도시된 종래 회로의 입력 신 호 대 출력 신호와의 관계를 도시하는 파형도이다.
도 16에서 알 수 있듯이, 종래 회로의 경우, 구동전압(vdd)이 점증하는 경우, 출력신호(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 즉, 종래 회로의 경우 구동 전압이 변동하는 경우, 출력신호(rdwtstbzp13)의 펄스 폭이 일정하지 않아 메모리 장치의 오동작이 유발될 가능성이 있다.
도 17은 도 10에 도시한 본 발명 회로의 입출력 신호의 관계를 설명하는 도면이다.
도 17은 어드레스 신호(add_0, add_1)의 변화에 따라 출력신호(rdwtstbzp13)의 펄스 폭을 조절하는 방법을 설명하는 파형도이다.
도 17에서, 어드레스 신호(add_0, add_1)가 (0, 0), (0, 1),(1,0),(1,1)로 변함에 따라 출력신호의 펄스 폭이 줄어드는 것을 알 수 있다.
도 18은 도 10에 도시한 본 발명 회로의 입출력 신호의 관계를 설명하는 도면이다.
도 18은 테스트 모드 신호(tmz_1)를 하이 레벨로 유지한 상태에서, 카스 레이턴시의 변화에 따른 출력신호의 펄스 폭의 변화를 설명하는 도면이다. 도시된 바와같이, 카스 레이터시가 증가함에 따라 출력신호의 펄스 폭이 줄어드는 것을 알 수 있다. 따라서, 본 발명의 경우, 메모리 장치의 동작 주파수가 증가하는 경우 그에 대응하여 출력신호(rdwtstbzp13)의 펄스 폭을 감소시켜 메모리 장치의 오동작을 차단할 수 있다.
도 19는 도 10에 도시한 본 발명 회로의 입출력 신호의 관계를 설명하는 도 면이다.
도 19은 어드레스 신호 및 카스 신호가 동시에 변하는 경우 도 10 회로의 출력신호의 펄스 폭 변동을 설명하는 도면이다. 즉, 도 16 및 17에서 설명한 본 발명의 효과를 동시에 나타내는 도면이다.
도 19에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (0, 0), (0, 1),(1,0),(1,1)로 변함에 따라 출력신호의 펄스 폭이 줄어들고, 카스 레이터시가 증가함에 따라 출력신호의 펄스 폭이 줄어드는 것을 알 수 있다.
도 20은 도 10에 도시한 본 발명 회로의 입출력 신호의 관계를 설명하는 도면이다.
도 20은 구동전압(vdd)의 변화에 따라 지연 시간을 제어하는 제어 신호(vsel_0z, vsel_1z, vsel_2z)와 그에 따른 출력신호(rdwtstbzp13)의 펄스 폭의 변동을 설명하는 도면이다. 또한, 도 20는 카스 레이턴시의 변화에 따른 출력 신호의 변화를 함께 도시한다.
도시된 바와같이, 카스 레이턴시가 일정한 상태에서 구동전압이 증가하는 경우, 출력신호의 펄스 폭이 증가함을 알 수 있다.
도 16에 도시된 종래 회로의 경우, 구동전압이 증가하는 경우 출력신호의 펄스 폭은 감소하는 경향이 있다. 본 발명에서는 이를 보상하기 위하여 도 20에서 알 수 있듯이, 구동전압이 증가하는 경우 출력신호의 펄스 폭을 증가시키고 있다. 참고로, 도 20에서는 구동전압의 증가에 따라 출력신호의 펄스 폭이 증가하는 결과를 보여주고 있으나, 이는 구동전압에 따른 지연 양을 설명하기 위하여 지연 양을 과도하게 준 경우의 시뮬레이션이고, 실제로는 구동전압이 변동하더러도 출력신호의 펄스 폭을 일정하게 하는 것이 본 발명의 목적이다.
이상에서 알 수 있는 바와같이, 본 발명에서는 메모리 장치의 동작 주파수의 변화로 인한 카스 레이턴시의 변동과 메모리 장치의 구동전압이 변동하는 경우에도 그에 대응하여 펄스 폭을 조절할 수 있는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 출력하는 회로를 제공한다.
따라서, 본 발명의 회로와 방법을 사용하는 경우, 동작 주파수의 변화와 외부 환경의 영향으로 인한 동작 전압의 변화에 따른 지연 시간 조절을 위한 FIB 작업에 소요되는 비용과 시간을 줄일 수 있다.

Claims (6)

  1. 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법으로서,
    (a)버스트 동작 커맨드에 의하여 발생되는 제 1 펄스 폭을 갖는 제 1 신호를 수신하는 단계;
    (b)버스트 동작 커맨드에 의하여 발생되는 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 수신하는 단계(N는 버스트 길이);
    (c)상기 메모리 장치의 카스 레이턴시에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계;
    (d)상기 제 3 신호를 사용하여 상기 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함하는 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계에서, 어드레스 신호를 이용하여 제 3 신호의 펄스 폭을 추가 로 조절하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
  3. 제 2 항에 있어서,
    복수개의 기준전압을 발생하는 단계;
    상기 복수개의 기준전압과 상기 메모리 장치의 구동전압을 비교하여 복수개의 검출신호를 출력하는 단계;
    상기 복수개의 검출신호를 이용하여 상기 제 3 펄스 신호의 펄스 폭을 추가로 조절하는 것을 특징으로 하는 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
  4. 제 2 항에 있어서, 상기 메모리 장치의 구동전압의 변동에 따라 상기 제 3 펄스 신호의 펄스 폭을 추가로 조절하는 것을 특징으로 하는 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
  5. 제 2 항에 있어서, 상기 카스 레이턴시가 증가할 수록 상기 제 3 신호의 펄스 폭은 감소하는 것을 특징으로 하는 메모리 장치의 동작 주파수 변동에 따라 비 트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
  6. 제 4 항에 있어서, 상기 구동전압이 증가하는 경우, 상기 제 3 신호의 펄스 폭은 증가하는 것을 특징으로 하는 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 인에이블 구간을 제어하는 방법.
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