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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen Halbleiterspeicher mit einer
dynamischen Speicherzelle, die eine Auffrischoperation benötigt, und
ein Verfahren zum Betreiben des Halbleiterspeichers.
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2. Beschreibung des Standes
der Technik
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In
den letzten Jahren wurde ein Halbleiterspeicher beobachtet, der
als Pseudo-SRAM bezeichnet wird. Der Pseudo-SRAM, der Speicherzellen (dynamische
Speicherzellen) eines DRAM besitzt, arbeitet als ein SRAM, indem
er eine Auffrischoperation der Speicherzellen in seinem Inneren
automatisch durchführt.
Die dynamische Speicherzelle ist klein, so dass es möglich ist,
den Pseudo-SRAM mit geringen Kosten pro Bit und hoher Kapazität zu entwickeln.
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Der
Pseudo-SRAM erzeugt eine interne Auffrischanforderung zum Durchführen der
Auffrischoperation, ohne Rücksicht
auf (asynchron mit) eine externe Zugriffsanforderung (eine Leseanforderung oder
eine Schreibanforderung). Somit gibt es Fälle, in denen die Auffrischoperation
mit einer Zugriffsoperation (Leseoperation oder Schreiboperation)
kollidiert. Da der Pseudo-SRAM eine SRAM-Schnittstelle besitzt ist
es notwendig, die Auffrischoperation vor einem externen System zu
verdecken, selbst wenn eine Kollision auftritt. Dementsprechend
wird in diesem Typ Pseudo-SRAM ein externer Zugriffsanforderungszyklus
(Produktspezifikation) länger
festgelegt als der Gesamtbetrag der tatsächlichen Zeit der einzelnen
Zugriffsoperation (interne Zugriffsoperationszeit), die innerhalb
des Pseudo-SRAM in Antwort auf die externe Zugriffsanforderung durchgeführt wird, und
der tatsächlichen
Zeit der einzelnen Auffrischoperation (Auffrischoperationszeit),
die innerhalb des Pseudo-SRAM durch geführt wird. Der externe Zugriffszyklus
bezieht sich auf ein minimales Zuführintervall der externen Zugriffsanforderung.
In der Leseoperation wird die Lesezugriffszeit, die sich auf eine Zeit
vom Empfangen der Leseanforderung bis zum Ausgeben von Lesedaten
bezieht, am längsten, wenn
die Leseanforderung mit der internen Auffrischanforderung kollidiert
und die Leseoperation nach der Auffrischoperation durchgeführt wird.
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Ein
Halbleiterspeicher, wie z.B. der Pseudo-SRAM, besitzt Redundanzschaltungen,
um einen Defekt zu beheben, der durch einen Kristalldefekt in einem
Substrat, Partikel während
eines Herstellungsprozesses und Ähnliches
verursacht wird, und um ein Ergebnis zu verbessern. Um genauer zu
sein, wird in einem Testprozess beispielsweise eine redundante Wortleitung
(engl. word live) anstelle einer defekten Wortleitung verwendet,
um den Defekt zu beheben. In dem Pseudo-SRAM, der die Redundanzschaltungen
besitzt, muss das Vorkommen oder Fehlen der Verwendung der Redundanzschaltungen
auf einer Zugriffsoperationsbasis und einer Auffrischoperationsbasis
beurteilt werden. Somit verursacht eine Zeit für eine Redundanzbeurteilung
einen Anstieg der Zugriffszeit. Insbesondere wenn die Leseanforderung mit
der internen Auffrischanforderung kollidiert und die Leseoperation
nach der Auffrischoperation durchgeführt wird, ist es notwendig,
die Redundanzbeurteilung vom Empfangen der Leseanforderung bis zum Ausgeben
der Lesedaten zweimal durchzuführen. Daher
wirkt sie sich sehr auf die Zugriffszeit aus.
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Der
Halbleiterspeicher, wie z.B. der Pseudo-SRAM, besitzt einen Auffrischzähler, der
sukzessive Auffrischadressen erzeugt, welche dem Speicher Zellen
indizieren, die aufzufrischen sind. Eine Methode zum Durchführen der
Redundanzbeurteilung der nächsten
Auffrischadresse im Voraus, indem die Tatsache genutzt wird, dass
die Auffrischadressen sukzessive erzeugt werden, ist offenbart.
(Z.B. US-A- 2003202413
und US-A-2003043672, wobei Letztere die Basis des Oberbegriffs des
Anspruchs 1 bildet.)
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In
der Leseoperation wird eine Leseadresse mit der Leseanforderung
an den Pseudo-SRAM geliefert. Somit ist es unmöglich, die Redundanzbeurteilung
der Leseadresse im Voraus durchzuführen, bevor die Leseanforderung
empfangen wird, im Gegensatz zu der der Auffrischadresse. Daher
wird die Redundanzbeurteilung der Leseadresse üblicherweise nach der Auffrischoperation
durchgeführt,
wenn die Leseanforderung mit der internen Auffrischanforderung kollidiert
und die Leseoperation nach der Auffrischoperation ausgeführt wird.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine Zugriffszeit eines
Halbleiterspeichers zu verkürzen,
der automatisch eine Auffrischoperation in seinem Inneren durchführt. Insbesondere
ist es eine Aufgabe der vorliegenden Erfindung, eine Zugriffszeit
in Antwort auf eine externe Zugriffsanforderung zu verkürzen, wenn
eine interne Auffrischanforderung mit der externen Zugriffsanforderung
kollidiert und eine Auffrischoperation zuerst durchgeführt wird.
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Der
Halbleiterspeicher gemäß der vorliegenden
Erfindung wird durch Anspruch 1 definiert. Ein Speicherkern besitzt
eine Vielzahl normaler Speicherzellen und mindestens eine Redundanzspeicherzelle,
die eine defekte normale Speicherzelle ersetzt. Ein interner Anforderungsgenerator
erzeugt periodisch eine interne Zugriffsanforderung. Eine Befehlseingabeschaltung
empfängt
eine externe Zugriffsanforderung, die durch einen externen Anschluss
geliefert wird. Ein Arbiter beurteilt, welche der internen Zugriffsanforderung
und der externen Zugriffsanforderung eine höhere Priorität hat, wenn
die interne Zugriffsanforderung mit der ex ternen Zugriffsanforderung
kollidiert. Eine Kernsteuerschaltung veranlasst den Speicherkern
eine interne Zugriffsoperation und eine externe Zugriffsoperation
in Antwort auf jede der internen Zugriffsanforderung und der externen
Zugriffsanforderung durchzuführen.
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Eine
Redundanzbeurteilungsschaltung beurteilt, auf welche der normalen
Speicherzelle und der Redundanzspeicherzelle in Antwort auf jede
der internen Zugriffsanforderung und der externen Zugriffsanforderung
(Redundanzbeurteilung) zugegriffen wird. Wenn der Arbiter die Priorität beurteilt,
führt die
Redundanzbeurteilungsschaltung die Redundanzbeurteilung entsprechend
jeder der internen Zugriffsanforderung und der externen Zugriffsanforderung
in der Reihenfolge der Priorität
durch. Wenn der Arbiter der internen Zugriffsanforderung eine höhere Priorität gibt als
der externen Zugriffsanforderung, führt die Redundanzbeurteilungsschaltung
die Redundanzbeurteilung entsprechend der externen Zugriffsanforderung
während
der internen Zugriffsoperation in Antwort auf die interne Zugriffsanforderung durch.
Daher wird es unnötig,
die Redundanzbeurteilung während
der externen Zugriffsoperation durchzuführen, welche auf die externe
Zugriffsanforderung antwortet, und daher ist es möglich, eine
externe Zugriffsoperationszeit zu verkürzen. Demzufolge ist es möglich, eine
Zugriffszeit vom Empfang der externen Zugriffsanforderung bis zum
Auslesen von Daten, die in der Speicherzelle gehalten werden, zu
verkürzen. Insbesondere
wird die Zugriffszeit am schlechtesten, wenn die interne Zugriffsoperation
zwischen die externe Zugriffsanforderung und die externe Zugriffsoperation
eingefügt
wird. Da die schlechteste Zugriffszeit verkürzt wird ist es möglich, die
elektrischen Charakteristika des Halbleiterspeichers zu verbessern.
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Eine
Halteschaltung hält
ein durch die Redundanzbeurteilungsschaltung beurteiltes Ergebnis synchron
mit dem Be ginn jeder der internen Zugriffsoperation und der externen
Zugriffsoperation, und gibt das beurteilte Ergebnis an den Speicherkern aus.
Somit wird es in dem Fall, wo die Redundanzbeurteilung während der
internen Zugriffsoperation durchgeführt wird, möglich, das beurteilte Ergebnis daran
zu hindern, an den Speicherkern übertragen
zu werden, der die interne Zugriffsoperation durchführt. Mit
anderen Worten wird die Fehlfunktion des Speicherkerns verhindert.
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In
einem bevorzugten Beispiel in dem einen Aspekt des Halbleiterspeichers
gemäß der vorliegenden
Erfindung erzeugt ein interner Adressengenerator eine interne Adresse,
welche die normale Speicherzelle indiziert, auf die gemäß der internen
Zugriffsanforderung zugegriffen wird. Eine Adresseneingabeschaltung
empfängt
eine externe Adresse, welche die normale Speicherzelle indiziert,
auf die gemäß der externen
Zugriffsanforderung zugegriffen wird, über einen externen Anschluss.
Eine Adressenumschaltschaltung wählt
die interne Adresse aus, bis die interne Zugriffsoperation begonnen
wird, und wählt
die externe Adresse aus, und gibt die ausgewählte externe Adresse in Antwort
auf den Beginn der internen Zugriffsoperation aus, wenn der Arbiter der
internen Zugriffsanforderung eine höhere Priorität gibt als
der externen Zugriffsanforderung. Gemäß dieser Struktur kann die
Redundanzbeurteilungsschaltung die Redundanzbeurteilung durch Verwendung
der externen Adressenausgabe von der Adressenumschaltschaltung während der
internen Zugriffsoperation beginnen.
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In
einem bevorzugten Beispiel in dem einen Aspekt des Halbleiterspeichers
gemäß der vorliegenden
Erfindung dekodiert ein Vordekodierer eine Adressenausgabe von der
Adressenumschaltschaltung vor. Die Redundanzbeurteilungsschaltung
führt die
Redundanzbeurteilung in Antwort auf eine Adressenausgabe von dem
Vordekodierer durch.
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In
einem bevorzugten Beispiel in dem einen Aspekt des Halbleiterspeichers
gemäß der vorliegenden
Erfindung besitzt die Redundanzbeurteilungsschaltung eine Programmierschaltung,
die eine Adresse programmiert, welche die defekte normale Speicherzelle
indiziert. Die Programmierschaltung gibt ein Treffersignal aus,
wenn die programmierte Adresse mit der Adressenausgabe von der Adressenumschaltschaltung übereinstimmt.
Die Halteschaltung hält
das Treffersignal synchron mit dem Beginn sowohl der internen Zugriffsoperation
als auch der externen Zugriffsoperation, und gibt das gehaltene Treffersignal
an den Speicherkern aus. Somit wird, wenn die Redundanzbeurteilungsschaltung
die Redundanzbeurteilung für
die externe Adresse während der
internen Zugriffsoperation durchführt und das Treffersignal ausgegeben
wird, das Treffersignal durch die Halteschaltung gehalten, bis die
externe Zugriffsoperation begonnen wird. Daher kann der Speicherkern
einen Zugriff auf die normale Speicherzelle und einen Zugriff auf
die Redundanzspeicherzelle, in Antwort auf die Treffersignalausgabe
von der Halteschaltung ohne eine Fehlfunktion verbieten.
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In
einem bevorzugten Beispiel in dem Ausführungsbeispiel des Halbleiterspeichers
gemäß der vorliegenden
Erfindung besitzt die Redundanzbeurteilungsschaltung eine Vielzahl
von Programmierschaltungen, welche Adressen programmieren, die defekte
normale Speicherzellen indizieren. Die Programmierschaltungen werden
jeweils entsprechend der Redundanzspeicherzellen ausgebildet. Wenn
die programmierte Adresse mit der Adressenausgabe von der Adressenumschaltschaltung übereinstimmt, gibt
jede der Programmierschaltungen ein Treffersignal und ein Vordekodiersignal
aus, welche eine entsprechende Redundanzspeicherzelle indizieren.
Die Halteschaltung hält
das Treffersignal und das Vordekodiersignal synchron mit dem Beginn
sowohl der internen Zugriffsoperation als auch der externen Zugriffsoperation
und gibt das gehaltene Treffersignal und das Vordekodiersignal an
den Speicherkern aus. Somit, wenn die Redundanzbeurteilungsschaltung die
Redundanzbeurteilung für
die externe Adresse während
der internen Zugriffsoperation durchführt und das Treffersignal und
das Vordekodiersignal ausgegeben werden, werden das Treffersignal
und das Vordekodiersignal durch die Halteschaltung gehalten, bis
die externe Zugriffsoperation begonnen wird. Daher kann der Speicherkern
einen Zugriff auf die normale Speicherzelle in Antwort auf das Treffersignal,
das von der Halteschaltung ausgegeben wird, und einen Zugriff auf
die Redundanzspeicherzelle entsprechend dem Vordekodiersignal ohne
eine Fehlfunktion verbieten.
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In
einem bevorzugten Beispiel in dem einen Aspekt des Halbleiterspeichers
gemäß der vorliegenden
Erfindung besitzt der Speicherkern eine Vielzahl von Speicherblöcken, von
denen jeder die normalen Speicherzellen und die Redundanzspeicherzelle
umfasst. Eine Dekodierschaltung im Speicherkern wählt einen
der Speicherblöcke,
der die Redundanzspeicherzelle umfasst, entsprechend dem Vordekodiersignal
aus, in Antwort auf das Treffersignal und das Vordekodiersignal,
welche durch die Halteschaltung geliefert werden. Das Auswählen des
Speicherblocks nach der Redundanzbeurteilung macht es möglich, die
Redundanzbeurteilungsoperation leicht von der externen Zugriffsoperation
zu trennen. Demzufolge ist es möglich,
die Redundanzbeurteilung für
die externe Adresse während
der internen Zugriffsoperation leicht durchzuführen.
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In
einem bevorzugten Beispiel in dem einen Aspekt des Halbleiterspeichers
gemäß der vorliegenden
Erfindung ist der Gesamtbetrag der Zeit, die für die interne Zugriffsoperation
notwendig ist, und der Zeit, die für die externe Zugriffsoperation
notwendig ist, gleich oder kürzer
als eine externe Zykluszeit, welche ein minimales Zuführintervall der
externen Zugriffsanforderung ist. Daher kann ein Benutzer des Halbleiterspeichers
ein System konzipieren, ohne etwas über die interne Zugriffsoperation
zu wissen, und daher ist es möglich,
die Konzeptionseffizienz zu verbessern.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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Die
Eigenschaft, das Prinzip und der Nutzen der Erfindung werden durch
die folgende detaillierte Beschreibung deutlicher werden, wenn sie
zusammen mit den beigefügten
Zeichnungen gelesen wird, in denen ähnliche Bestandteile durch
identische Bezugsziffern gekennzeichnet sind und in denen:
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1 ein
Blockdiagramm ist, das ein Ausführungsbeispiel
eines Halbleiterspeichers gemäß der vorliegenden
Erfindung zeigt;
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2 ein
Blockdiagramm ist, das die Details eines Speicherkerns zeigt, der
in 1 gezeigt ist;
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3 ein
Schaltungsdiagramm ist, das die Details einer Redundanzbeurteilungsschaltung
zeigt, die in 1 gezeigt ist;
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4 ein
Schaltungsdiagramm ist, das die Details einer Latch-Schaltung zeigt,
die in 1 gezeigt ist;
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5 ein
Blockdiagramm ist, das die Details eines Wortdekodiererbauteils
zeigt, das in 1 gezeigt ist;
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6 ein
Ablaufdiagramm ist, das ein Beispiel einer Leseoperation eines Pseudo-SRAM
gemäß der vorliegenden
Erfindung zeigt;
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7 ein
Ablaufdiagramm ist, das ein Beispiel einer Schreiboperation des
Pseudo-SRAM gemäß der vorliegenden
Erfindung zeigt;
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8 ein
Ablaufdiagramm ist, das ein weiteres Beispiel der Leseoperation
des Pseudo-SRAM gemäß der vorliegenden
Erfindung zeigt;
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9 eine
erläuternde
Ansicht der allgemeinen Umrisse der Leseoperation ist, die in 6 gezeigt
ist; und
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10 eine
erläuternde
Ansicht der allgemeinen Umrisse einer Leseoperation vor der vorliegenden
Erfindung ist.
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BESCHREIBUNG DES BEVORZUGTEN
AUSFÜHRUNGSBEISPIELS
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung wird nachstehend durch Verwendung von Zeichnungen
beschrieben werden. In den Zeichnungen werden Signalleitungen, die
durch fett gedruckte Linien illustriert werden, aus einer Vielzahl
von Bits gebildet. Doppelkreise repräsentieren externe Anschlüsse (entsprechen
Kontaktflächen
auf einem Chip). Signale, die mit einem "Z" enden,
indizieren positive Logik. Signale, die mit "/" beginnen,
und Signale, die mit "X" enden, indizieren
negative Logik.
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1 zeigt
ein Ausführungsbeispiel
eines Halbleiterspeichers gemäß der vorliegenden
Erfindung. Dieser Halbleiterspeicher bildet einen Pseudo-SRAM Chip,
der DRAM Speicherzellen (dynamische Speicherzellen) und eine Schnittstelle
eines SRAM besitzt. Der Pseudo-SRAM führt periodisch Auffrischoperationen
innerhalb des Chips durch, ohne einen Auffrischbefehl von außerhalb
zu empfangen, um Daten zu halten, die in die Speicherzellen geschrieben
sind. Dieser Pseudo-SRAM wird beispielsweise als ein Arbeitsspeicher
verwendet, der in einem Mobiltelefon montiert ist.
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Der
Pseudo-SRAM umfasst einen Befehlsdekodierer 10 (Befehlseingabeschaltung),
einen Auffrischtimer 12 (interner Anforderungsgenerator),
einen Auffrischzähler 14 (interner
Adressengenerator), eine Adressenumschaltschaltung 16,
eine Adresseneingabeschaltung 18, eine Daten-Eingabe-/Ausgabe-Schaltung 20,
einen Arbiter 22, eine Kernsteuer schaltung 24,
einen Vordekodierer 26, eine Redundanzbeurteilungsschaltung 28,
eine Verzögerungsschaltung 30,
eine Latch-Schaltung 32 (Halteschaltung) und einen Speicherkern 34.
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Der
Befehlsdekodierer 10 empfängt Befehlssignale CMD (ein
Chipfreigabesignal /CE1, ein Ausgabefreigabesignal /OE, ein Schreibfreigabesignal /WE,
ein Steuersignal /LB für
niedrige Byte, ein Steuersignal /UB für höhere Byte und ein Taktsignal
CK) von außerhalb über Befehlsanschlüsse CMD
(externe Anschlüsse).
Der Befehlsdekodierer 10 dekodiert das Befehlssignal CMD
und gibt ein Lesesteuerungssignal RDZ zum Durchführen einer Leseoperation oder
ein Schreibsteuerungssignal WRZ zum Durchführen einer Schreiboperation
aus. Der Pseudo-SRAM ist ein taktsynchroner Speicher, der synchron
mit dem Taktsignal CLK arbeitet.
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Der
Auffrischtimer 12 gibt ein internes Auffrischanforderungssignal
IREFZ (interne Zugriffsanforderung) zu regelmäßigen Intervallen aus. Der
Auffrischtimer 12 umfasst beispielsweise einen Ringoszillator
zum Erzeugen eines Oszillationssignals und einen Frequenzteiler
zum Erzeugen des internen Auffrischanforderungssignals IREFZ aus
der Ausgabe des Ringoszillators. Der Auffrischzähler 14 führt eine
Zähloperation
in Antwort auf das interne Auffrischanforderungssignal IREFZ durch,
um sukzessive Auffrischadressensignale REFAD zu erzeugen.
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Die
Adressenumschaltschaltung 16 gibt die Auffrischadressensignale
REFAD, die von dem Auffrischzähler 14 ausgegeben
werden, als interne Zeilenadressensignale IRAD aus, während ein
Auffrischumschaltsignal RFSW aktiviert wird. Die Adressenumschaltschaltung 16 gibt
Zeilenadressensignale RAD als die internen Zeilenadressensignale
IRAD aus, während
ein Schreib-/Lese-Umschaltsignal RWSW aktiviert wird.
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Die
Adresseneingabeschaltung 18 empfängt Adressensignale AD über Adressenanschlüsse AD (AD0-20;
externe An schlüsse),
um die empfangenen Signale als die Zeilenadressensignale RAD (höherwertige
Adresse) und Spaltenadressensignale CAD (niederwertige Adresse)
auszugeben. Der Pseudo-SRAM
ist ein nicht multiplexender Adressenspeichertyp, der gleichzeitig
die höherwertige
Adresse und die niederwertige Adresse empfängt.
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Die
Daten-Eingabe-/Ausgabe-Schaltung 20 empfängt während der
Leseoperation Lesedaten von Speicherzellen MC über einen gemeinsamen Datenbus
CDB, und gibt die empfangenen Daten an Datenanschlüssen DQ
(DQ0-15) aus. Die Daten-Eingabe-/Ausgabe-Schaltung 20 empfängt während der Schreiboperation
Schreibdaten über
die Datenanschlüsse
DQ (DQ0-15), und
gibt die empfangenen Daten an den gemeinsamen Datenbus CDB aus.
Die Datenanschlüsse
DQ0-7 sind nur effektiv, wenn das Steuersignal /LB für niedrige
Byte auf einem niedrigen Pegel aktiviert wird. Die Datenanschlüsse DQ8-15
sind nur effektiv, wenn das Steuersignal /UB für höhere Byte auf dem niedrigen
Pegel aktiviert wird.
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Der
Arbiter 22 bestimmt, ob die Zugriffsoperation (externe
Zugriffsoperation) oder die Auffrischoperation (interne Zugriffsoperation)
eine höhere
Priorität
besitzt, indem die Übergangsflanke
eines Steuersignals RDZ oder WRZ (Leseanforderung oder Schreibanforderung
= externe Zugriffsanforderung) mit der des internen Auffrischanforderungssignals IREFZ
(Auffrischanforderung = interne Zugriffsanforderung) verglichen
wird. Wenn die Zugriffsoperation eine höhere Priorität besitzt,
hält der
Arbiter 22 vorübergehend
eine Auffrischanforderung und gibt ein Lesetaktsignal RDPZ oder
ein Schreibtaktsignal WRPZ in Antwort auf die externe Zugriffsanforderung
aus. Danach gibt der Arbiter 22 ein Auffrischtaktsignal REFPZ
in Antwort auf die gehaltene Auffrischanforderung aus, in Antwort
auf die Beendigung der Zugriffsoperation des Speicherkerns 34,
die dem Taktsignal RDPZ oder WRPZ entspricht.
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Wenn
die Auffrischoperation eine höhere
Priorität
besitzt, hält
der Arbiter 22 andererseits vorübergehend die externe Zugriffsanforderung
und gibt das Auffrischtaktsignal REFPZ in Antwort auf die Auffrischanforderung
aus. Danach gibt der Arbiter 22 das Lesetaktsignal RDPZ
oder das Schreibtaktsignal WRPZ in Antwort auf die gehaltene externe
Zugriffsanforderung aus, nachdem der Speicherkern 34 die
Auffrischoperation entsprechend der Auffrischanforderung beendet
hat.
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Nach
Empfangen des Lesetaktsignals RDPZ, des Schreibtaktsignals WRPZ
oder des Auffrischtaktsignals REFPZ gibt die Kernsteuerschaltung 24 ein
Wortleitungssteuersignal TWZ, das als ein Taktsignal zum Betreiben
des Speicherkerns 34 dient, ein Abtastverstärkeraktivierungssignal
LEZ und ein Bitleitungsrücksetzsignal
BRS aus. Die Kernsteuerschaltung 24 gibt auch ein Auffrischumschaltsignal
RFSW, ein Lese-/Schreib-Umschaltsignal RWSW, ein Zeilenblockauswahlsignal
RBLKSELZ und ein Latch-Pulssignal LATPZ gemäß dem betriebsbedingten Status
des Speicherkerns 34 aus.
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Der
Vordekodierer 29 dekodiert die internen Zeilenadressensignale
IRAD vor und gibt sie als vordekodierte Adressensignale RAZ aus.
Da der Vordekodierer 26 vor der Redundanzbeurteilungsschaltung 28 angeordnet
ist, kann die Redundanzbeurteilungsschaltung 28 eine Redundanzbeurteilung
durch Verwendung der vordekodierten Adressensignale RAZ durchführen. Die
Bitanzahl einer Adresse, die in der Redundanzbeurteilung verwendet
wird, wird reduziert, so dass die Schaltungsgröße der Redundanzbeurteilungsschaltung 28 reduziert
wird, und die Redundanzbeurteilungszeit wird verkürzt. Die
Redundanzbeurteilungsschaltung 28 beurteilt, auf welche der
Speicherzelle MC und einer Redundanzspeicherzelle RMC in Antwort
auf jede der Auffrischanforderung, der Leseanforderung und der Schreibanforderung
zugegriffen wird (Redundanzbeurteilung). Um genauer zu sein, wenn
die vorde kodierten Adressensignale RAZ eine defekte Speicherzelle
MC oder eine defekte Wortleitung WL indizieren, gibt die Redundanzbeurteilungsschaltung 28 eine
Redundanzadressensignal REDADX, welches einer Redundanzwortleitung
RWL entspricht (Bezug nehmend auf 5, die später beschrieben
wird), die anstelle der defekten Wortleitung WL ausgewählt wird,
und ein Treffersignal HITZ aus. Wenn die Auffrischanforderung mit
der Zugriffsanforderung kollidiert, werden die Redundanzbeurteilungen
in der Reihenfolge der Beurteilung durch den Arbiter 22 durchgeführt.
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Die
Verzögerungsschaltung 30 besitzt
die gleiche Verzögerungszeit
wie die Betriebszeit der Redundanzbeurteilungsschaltung 28.
Die Verzögerungsschaltung 30 verzögert die
vordekodierten Adressensignale RAZ und gibt sie als verzögerte vordekodierte
Adressensignale DRAZ aus. Die Latch-Schaltung 32 kippt
sowohl das Treffersignal HITZ, das Redundanzadressensignal REDADX
und das verzögerte
vordekodierte Adressensignal DRAZ synchron mit dem Latch-Pulssignal LATPZ.
Dann gibt die Latch-Schaltung 32 die gekippten Signale
synchron mit dem Zeilenblockauswahlsignal RBLKSELZ aus.
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Der
Speicherkern 34 umfasst ein Speicherarray ARY, ein Wortdekodiererbauteil
WDEC, einen Abtastverstärkerabschnitt
SA, einen Vorladeabschnitt PRE, einen Spaltendekodiererabschnitt CDEC,
ein Abtastpufferbauteil SB und ein Schreibverstärkerbauteil WA. Das Speicherarray
ARY besitzt eine Vielzahl von flüchtigen
normalen Speicherzellen MC (dynamische Speicherzellen) und eine
Vielzahl von Wortleitungen WL und eine Vielzahl von Bitleitungen
BL und /BL (komplementäre
Bitleitungen), die mit den Speicherzellen MC verbunden sind. Das Speicherarray
ARY besitzt eine Vielzahl flüchtiger Redundanzspeicherzellen
RMC (dynamische Speicherzellen) und eine Vielzahl von Redundanzwortleitungen
RWL, die mit den Redundanzspeicherzellen RMC verbunden sind, obwohl
sie nicht gezeigt sind. Die normalen Speicherzellen MC und die Redundanzspeicherzellen
RMC sind mit den gemeinsamen Bitleitungen BL und /BL verbunden.
Jede der Speicherzellen MC und RMC ist die gleiche wie die allgemeine
DRAM Speicherzelle, und besitzt einen Kondensator zum Halten von
Daten als elektrische Ladung und einen Transfertransistor, der zwischen
dem Kondensator und der Bitleitung BL (oder /BL) angeordnet ist.
Das Gate des Transfertransistors ist mit der Wortleitung WL (oder
RWL) verbunden. Durch Auswählen
der Wortleitungen WL oder RWL wird entweder die Leseoperation, die
Schreiboperation oder die Auffrischoperation durchgeführt. Nachdem
die Leseoperation, die Schreiboperation oder die Auffrischoperation
durchgeführt
ist, führt
das Speicherarray ARY eine Vorladungsoperation zum Vorladen der
Bitleitungen BL und /BL mit einer vorbestimmten Spannung in Antwort
auf ein Bitleitungsrücksetzsignal
BRS durch.
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Das
Wortdekodiererbauteil WDEC (Dekodiererschaltung) arbeitet in Antwort
auf die Signale, die von der Latch-Schaltung 32 ausgegeben werden. Das
Wortdekodiererbauteil WDEC wählt
irgendeine der Wortleitungen WL und RWL synchron mit dem Wortleitungssteuersignal
TWZ aus, und ändert
die ausgewählten
Wortleitungen WL oder RWL auf einen hohen Pegel. Der Spaltendekodiererabschnitt
CDEC gibt Spaltenleitungssignale gemäß den Spaltenadressensignalen
CAD aus, um Spaltenschalter anzuschalten. Jeder der Spaltenschalter
verbindet jede Bitleitung BL oder /BL mit einem Datenbus DB.
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Der
Abtastverstärkerabschnitt
SA besitzt eine Vielzahl von Abtastverstärkern. Jeder Abtastverstärker arbeitet
in Antwort auf das Abtastverstärkeraktivierungssignal
LEZ, um den Betrag eines Datensignals auf der Bitleitung BL oder
/BL zu verstärken. Die
Daten, die durch die Abtastverstärker
verstärkt werden,
werden während
der Leseoperation über die Spaltenschalter
an den Datenbus DB übertragen.
Die Daten, die durch die Abtastverstärker verstärkt werden, werden während der
Schreiboperation über
die Bitleitungen in die Speicherzellen MC (oder RMC) geschrieben.
Der Vorladeabschnitt PRE besitzt eine Vielzahl von Vorladeschaltungen,
von denen jede mit einem Paar von Bitleitungen BL und /BL verbunden ist.
Jede Vorladeschaltung lädt
die Bitleitungen BL und /BL mit der vorbestimmten Spannung in Antwort auf
das Bitleitungsrücksetzsignal
BRS vor.
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Das
Abtastpufferbauteil SB verstärkt
den Betrag von Signalen von Lesedaten auf dem Datenbus DB und gibt
ihn an den gemeinsamen Datenbus CDB aus. Das Schreibverstärkerbauteil
WA verstärkt
den Betrag von Signalen von Schreibdaten auf dem gemeinsamen Datenbus
CDB und gibt ihn an den Datenbus DB aus.
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2 zeigt
die Details des Speicherkerns 34, der in 1 gezeigt
ist. Der Speicherkern 34 besitzt ein Paar von Speicherarrays
ARY und sie sind symmetrisch zueinander. Die Speicherarrays ARY werden
durch gestrichelte Linien in eine Vielzahl von Zeilenblöcken RBLK
(Speicherblöcken)
aufgeteilt, welche sich in einer horizontalen Richtung in der Zeichnung
erstrecken. In der Zeichnung wird einer der Zeilenblöcke RBLK
durch fett gedruckte Linien angedeutet. Jeder Zeilenblock RBLK besitzt
die Vielzahl von Wortleitungen WL und die zwei Redundanzwortleitungen
RWL. Die Wortleitung WL wird mit den nicht illustrierten normalen
Speicherzellen MC verbunden, und die Redundanzwortleitung RWL wird
mit den nicht illustrierten Redundanzspeicherzellen RMC verbunden.
Einer der Zeilenblöcke
RBLK wird gemäß der einzelnen
Leseoperation, Schreiboperation oder Auffrischoperation ausgewählt.
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In
diesem Ausführungsbeispiel
besitzt der Speicherkern 34 die acht Zeilenblöcke RBLK
und die sechzehn Redundanzwortleitungen RWL. Es ist möglich, einen
Defekt in der Speicherzelle MC oder der Wortleitung WL in einem
bestimmten Zeilenblock RBLK zu ersetzen, indem nicht nur die Redundanzwortleitung
RWL des gleichen Zeilenblocks RBLK verwendet wird sondern auch die
Redundanzwortleitung RWL eines anderen Zeilenblocks RBLK. Daher, selbst
wenn die sechzehn Wortleitungen WL in dem einzelnen Zeilenblock
RBLK defekt sind, ist es möglich,
den Defekt zu ersetzen.
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Die
Speicherarrays ARY sind durch gestrichelte Linien in eine Vielzahl
von Spaltenblöcken CBLK
aufgeteilt, welche sich in einer vertikalen Richtung in der Zeichnung
erstrecken. Jeder Spaltenblock CBLK besitzt die Vielzahl von Bitleitungspaaren BL
und /BL (nicht illustriert) und eine Vielzahl von Spaltenauswahlsignalleitungen
CL. Die Spaltenauswahlsignalleitungen CL werden durch den Spaltendekodiererabschnitt
CDEC aktiviert. In jedem Speicherarray ARY wird irgendeine der Spaltenauswahlsignalleitungen
CL (eine Spaltenauswahlsignalleitung CL pro DQ) gemäß der einzelnen
Leseoperation, Schreiboperation oder Auffrischoperation ausgewählt. Mit
anderen Worten arbeiten die zwei Spaltenblocks CBLK zur gleichen
Zeit.
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Der
Spaltendekodiererabschnitt CDEC und der Vorladeabschnitt PRE werden
an einem Ende des Speicherarrays ARY angeordnet (an einem Ende der
Spaltenblöcke
CBLK). Der Abtastverstärkerabschnitt
SA, das Abtastpufferbauteil SB und das Schreibverstärkerbauteil
WA sind an dem anderen Ende des Speicherarrays ARY angeordnet (an
dem anderen Ende der Spaltenblöcke
CBLK). Die Wortdekodiererbauteile WDEC, von denen jedes jedem Speicherarray
ARY entspricht, sind zwischen den Speicherarrays ARY angeordnet.
Ein Steuerschaltungsbauteil CONT ist zwischen den Wortdekodiererbauteilen
WDEC angeordnet.
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3 zeigt
die Details der Redundanzbeurteilungsschaltung 28, die
in 1 gezeigt ist. Eine Schaltung, die in der Zeichnung
gezeigt ist, wird pro Redundanzwort leitung RWL ausgebildet. Mit
anderen Worten besitzt die Redundanzbeurteilungsschaltung 28 die
sechzehn Schaltungen, die in der Zeichnung gezeigt sind. Die Redundanzbeurteilungsschaltung 28 besitzt
Redundanzbeurteilungsschaltungen 36, Adressenschreibschaltungen 38 in
Gruppen von vier (Programmierschaltungen), AND Schaltungen 40 und
eine OR Schaltung 42. Die Redundanzbeurteilungsschaltung 36 beurteilt
die Verwendung oder die Nichtverwendung der entsprechenden Redundanzwortleitung
RWL. Die Adresse der Wortleitung WL, die ersetzt werden muss, wird
in die vier Adressenschreibschaltungen 38 geschrieben.
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Die
Redundanzbeurteilungsschaltung 36 besitzt einen CMOS Inverter 36b und
eine Rückkopplungsschaltung 36c (einen
Inverter + einen n-MOS Transistor). In dem CMOS Inverter 36b ist
eine Beurteilungssicherung 36a zwischen einem p-MOS Transistor
und einem n-MOS Transistor angeordnet. Die Rückkopplungsschaltung 36c kippt
den Ausgabepegel des CMOS Inverters 36b. Der Eingang des CMOS
Inverters 36b empfängt
ein Startersignal STTZ, welches vorübergehend in einen hohen Pegel geändert wird,
um die Latch-Schaltung zu initialisieren, wenn der Pseudo-SRAM angeschaltet
wird. Die Redundanzbeurteilungsschaltung 36 wird in Antwort auf
das Startersignal STTZ gemäß dem Programmstatus
der Beurteilungssicherung 36a initialisiert. Eine interne
Netzspannung VII wird an dem CMOS Inverter 36b angelegt.
Die interne Netzspannung VII ist eine Spannung, für welche
eine externe Netzspannung, die über
einen Spannungsanschluss geliefert wird, nach unten transformiert
wird. Wenn die Beurteilungssicherung 36a abgetrennt (programmiert) wird,
gibt die Redundanzbeurteilungsschaltung 36 ein Redundanzsignal
REDZ mit hohem Pegel und ein Redundanzsignal REDX mit niedrigem
Pegel aus. Wenn die Beurteilungssicherung 36a nicht abgetrennt
wird, dann gibt die Redundanzbeurteilungsschaltung 36 ein
Redundanzsignal REDZ mit niedrigem Pegel und ein Redundanzsignal
REDX mit hohem Pegel aus. Jede Adressenschreibschaltung 38 besitzt
vier CMOS Übertragungsgates 38a,
vier Sicherungen 38b, die mit dem Ausgang der CMOS Übertragungsgates 38a verbunden
sind, und einen n-MOS Transistor 38c. Die vier CMOS Übertragungsgates 38a werden
angeschaltet, nachdem das Redundanzsignal REDZ mit hohem Pegel und
das Redundanzsignal REDX mit niedrigem Pegel empfangen werden, um
die vier vordekodierten Adressensignale RAZ (RAZ0-3, RAZ4-7, RAZ8-11
und RAZ12-15) jeweils zu den Sicherungen 38b zu übertragen.
Jede der vier Sicherungen 38b ist zwischen dem Ausgang
des CMOS Übertragungsgates 38a und
einem Ausgangsanschluss OUT angeordnet. Das Gate des n-MOS Transistors 38c,
der zwischen dem Ausgangsanschluss OUT und einem Erdungskabel VSS
angeordnet ist, empfängt
das Redundanzsignal REDX.
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Wenn
die entsprechende Redundanzwortleitung RWL verwendet wird, mit anderen
Worten, wenn die Sicherung 36a der Redundanzbeurteilungsschaltung 36 abgetrennt
wird, werden die vordekodierten Adressensignale RAZ, welche die
zu ersetzenden Wortleitung WL indizieren, zu jeder Adressenschreibschaltung 38 programmiert.
Um genauer zu sein, in jeder Adressenschreibschaltung 38 werden
drei der vier Sicherungen 38b abgetrennt, um nur eines
der vier vordekodierten Adressensignale RAZ zum Ausgangsanschluss
OUT zu übertragen.
-
Die
AND Schaltung 40 gibt ein Treffersignal HITZ0 mit hohem
Pegel aus, wenn alle der vordekodierten Adressensignale RAZ, die
von den Adressenschreibschaltungen 38 ausgegeben werden,
auf einem hohen Pegel sind. Eine Vielzahl von AND Schaltungen 40,
welche den anderen Adressenschreibschaltungen 38 entsprechen,
die nicht illustriert sind, geben jeweils Treffersignale HITZ1-15
aus. Die umgekehrte Logik des Treffersignals HITZ0 wird als ein Redundanzadressensignal
REDADX0 (oder REDADX1-15) ausgegeben. Die OR Schaltung 42 gibt
ein Treffersignal HITZ mit hohem Pegel aus, wenn irgendeines der
Treffersignale HITZ0-15 auf einem hohen Pegel ist.
-
In
der oben beschriebenen Redundanzbeurteilungsschaltung 28 werden
die Sicherungen 36a und 38b während eines Testprozesses des
Pseudo-SRAM gemäß der Adresse
programmiert, welche die zu ersetzende Wortleitung WL indiziert.
Die programmierte Redundanzbeurteilungsschaltung 28 aktiviert
das Treffersignal HITZ und das Redundanzadressensignal REDADX, das
die Redundanzwortleitung RWL indiziert, die anstelle der defekten
Wortleitung WL verwendet wird, nachdem das programmierte vordekodierte
Adressensignal RAZ von dem Vordekodierer 26 empfangen wird.
Die Beurteilungssicherung 36a und die Sicherungen 38b werden
aus Polysilicon, einem Stecker, einer nichtflüchtigen Speicherzelle oder Ähnlichem
hergestellt.
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4 zeigt
die Details der Latch-Schaltung 32, die in 1 gezeigt
ist. Die Latch-Schaltung 32 ist für jedes der vordekodierten
Adressensignale DRAZ0-n, das Treffersignal HITZ und die Redundanzadressensignale
REDADX0-15 ausgebildet.
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Jede
Latch-Schaltung 32 besitzt ein CMOS Übertragungsgate 32a,
einen Latch-Abschnitt 32b und ein NAND-Gate 32c.
Das CMOS Übertragungsgate 32 wird
angeschaltet, nachdem das Latch-Pulssignal LATPZ mit hohem Pegel
empfangen wird. Der Latch-Abschnitt 32b kippt den Logikpegel
eines Signals, das über
das CMOS Übertragungsgate 32a übertragen
wird. Das NAND Gate 32c gibt den gekippten Signalpegel
als vordekodierte Adressensignale LRAZ0-n, ein Treffersignal LHITZ
oder Redundanzadressensignale LREDADX0-15 aus, wenn das Zeilenblockauswahlsignal
RBLKSELZ auf einem hohen Pegel ist.
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5 zeigt
die Details des Wortdekodiererbauteils WDEC, das in 1 gezeigt
ist. Das Wortdekodiererbauteil WDEC besitzt Zeilenblockselektoren 44,
Wortleitungsselektoren 46 und Redundanzwortleitungsselektoren 48.
Der Zeilenblockselektor 44, Wortzeilenselektor 46 und
Redundanzwortleitungsselektor 48 entsprechen jedem der
acht Zeilenblöcke
RBLK, die in 2 gezeigt sind.
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In
der Leseoperation, Schreiboperation oder Auffrischoperation gibt
jeder Zeilenblockselektor 44 ein Aktivierungssignal ACTZ
(ACTZ0-n) mit hohem Pegel und ein Redundanzaktivierungssignal RACTZ (RACTZ0-8)
mit niedrigen Pegel aus, um eine der Wortleitungen auszuwählen, wenn
die internen Zeilenadressensignale IRAD nicht die Adresse indizieren,
die durch die Redundanzbeurteilungsschaltung 28 programmiert
ist (Treffersignal LHITZ = niedriger Pegel), und die höherwertigen
Bits des vordekodierten Adressensignals LRAZ (LRAZ0-n) indizieren
den entsprechenden Zeilenblock RBLK.
-
In
der Leseoperation, Schreiboperation oder Auffrischoperation gibt
jede Zeilenblockauswahlschaltung 44 das Aktivierungssignal
ACTZ (ACTZ0-n) mit niedrigem Pegel und das Redundanzaktivierungssignal
RACTZ (RRCTZ0-8) mit hohem Pegel aus, um eine der Redundanzwortleitungen RWL
auszuwählen,
wenn die internen Zeilenadressensignale IRAD die Adresse indizieren,
die durch die Redundanzbeurteilungsschaltung 28 programmiert
ist (Treffersignal LHITZ = hoher Pegel). Mit anderen Worten, wenn
die internen Zeilenadressensignale IRAD (1) die defekte
Wortleitung WL indizieren, wird die defekte Wortleitung WL entsprechend
der internen Zeilenadressensignale IRAD ausgewählt. Es ist verboten, das Aktivierungssignal ACTZ
zu aktivieren, um zu verhindern, dass auf die normale Speicherzelle
MC zugegriffen wird. Das Redundanzaktivierungssignal RACTZ wird
aktiviert, um eine der Redundanzwortleitungen RWL auszuwählen und
auf die Redundanzspeicherzelle zuzugreifen.
-
Jede
Wortleitungsauswahlschaltung 46 wählt eine der Wortleitungen
WL gemäß den niederwertigen
Bits der vordekodierten Adressensignale RAZ aus, nachdem das Aktivierungssignal
ACTZ mit hohem Pegel empfangen wird. Die ausgewählte Wortleitung WL wird auf
einen hohen Pegel geändert, während das
Wortleitungssteuersignal TWZ auf einem hohen Pegel ist. Jede Auswahlschaltung 48 für eine Redundanzwortleitung
wählt eine
der Redundanzwortleitungen RWL entsprechend der Redundanzadressensignale
LREDADX aus, wenn das Redundanzaktivierungssignal RACTZ aktiviert
wird (auf einem hohen Pegel) und das entsprechende Redundanzadressensignal
LREDADX aktiviert wird (auf einem niedrigen Pegel). Die ausgewählte Redundanzwortleitung
RWL wird auf einen hohen Pegel geändert, während das Wortleitungssteuerungssignal TWZ
auf einem hohen Pegel ist.
-
6 zeigt
ein Beispiel der Leseoperation durch den oben beschriebenen Pseudo-SRAM.
Der Pseudo-SRAM empfängt
das Befehlssignal CMD synchron mit den ansteigenden Flanken des
Taktsignals CLK. Die Zykluszeit des minimalen Zuführintervalls
(Produktspezifikation) des Befehlssignals CMD (Lesebefehl oder Schreibbefehl)
wird bei fünf
Taktperioden festgelegt.
-
In
diesem Ausführungsbeispiel
wird die Leseoperation durchgeführt,
indem das Chipfreigabesignal /CE mit niedrigem Pegel und das Ausgabefreigabesignal
/OE (Lesebefehl RD), und die Adressensignale AD0-20 synchron mit
der ansteigenden Flanke des Taktsignals CLK (6(a))
empfangen werden. Der Auffrischtimer 12 gibt das interne
Auffrischanforderungssignal IREFZ zu dem gleichen Takt aus wie der
Empfang des Lesebefehls RD (6(b)). Der
Auffrischzähler 14 zählt synchron
mit dem internen Auffrischanforderungssignal IREFZ zusammen und ändert die
Auffrischadressensignale REFAD von RA0 zu RA1 (6(c)).
-
Der
Befehlsdekodierer 10 aktiviert das Lesesteuerungssignal
RDZ in Antwort auf den Empfang des Lesebefehls RD (6(d)).
Der Arbiter 22 hält vorübergehend
den Lesebefehl RD und gibt das Auffrischtaktsignal REFPZ (6(e)) aus.
-
Die
Kernsteuerschaltung 24 aktiviert das Auffrischumschaltsignal
RFSW auf einem hohen Pegel in Antwort auf das Auffrischtaktsignal
REFPZ (6(f)). Die Adressenumschaltschaltung 16 gibt die
Auffrischadressensignale REFAD (RA1) als die internen Zeilenadressensignale
IRAD (6(g)) aus. Der Vordekodierer 26 dekodiert
die internen Zeilenadressensignale IRAD vor und gibt die vordekodierten Adressensignale
RAZ (6(h)) aus.
-
Die
Redundanzbeurteilungsschaltung 28 beurteilt, ob die vordekodierten
Adressensignale RAZ die defekte Wortleitung WL indizieren oder nicht. Wenn
nämlich
die vordekodierten Adressensignale RAZ die defekte Wortleitung WL
indizieren, wie durch gestrichelte Linien in der Zeichnung gezeigt,
werden das Treffersignal HITZ und das Redundanzadressensignal REDADX,
welches anzeigt, dass die Redundanzwortleitung RWL ersetzt werden
muss, aktiviert (6(i)). Ein fett gedruckter
Pfeil in der Zeichnung indiziert eine Redundanzbeurteilungsperiode
durch die Redundanzbeurteilungsschaltung 28. Um die Latch-Operation
der Latch-Schaltung 32 durch
das einzelne Latch-Pulssignal LATPZ durchzuführen, wird die Verzögerungszeit
der Verzögerungsschaltung
auf die gleiche Zeit festgelegt wie die Redundanzbeurteilungsperiode.
-
Die
Kernsteuerschaltung 24 gibt das Latch-Pulssignal LATPZ
nach dem Ablauf einer vorbestimmten Zeit aus, da das Zeilensteuerungssignal RASZ
(das innerhalb der Kernsteuerschaltung 24 verwendet wird),
welches ein grundlegendes Taktsignal zum Betreiben des Speicherkerns 34 ist,
aktiviert wird (6(j)). Die Latch-Schaltung 32 kippt
ein beurteiltes Redundanzergebnis (HITZ und REDADX) und die vordekodierten
Adressensignale DRAZ, die durch die Verzögerungsschaltung 30 verzögert werden,
synchron mit einer Nichtaktivierung des Latch-Pulssignals LATPZ.
Die Latch-Schaltung 32 gibt
die gekippten Signale als die vordekodierten Adressensignale LRAZ,
das Treffersignal LHITZ und die Redundanzadressensignale LREDADX
aus, synchron mit der Aktivierung des Zeilenblockauswahlsignals
RBLKSELZ auf einem hohen Pegel (6(k)). Mit
anderen Worten hält
die Latch-Schaltung 32 das beurteilte Ergebnis über die
Redundanzbeurteilungsschaltung 28 und gibt das gehaltene
Beurteilungsergebnis an den Speicherkern 34 aus, synchron
mit dem Beginn der Auffrischoperation.
-
Das
Wortdekodiererbauteil WDEC wählt
irgendeine der Wortleitungen WL und RWL gemäß den vordekodierten Adressensignalen
LRAZ und RAZ, dem Treffersignal LHITZ und den Redundanzadressensignalen
LREDADX aus. Das Wortdekodiererbauteil WDEC ändert die ausgewählten Wortleitungen
WL oder RWL auf einen hohen Pegel synchron mit dem Wortleitungssteuerungssignal
TWZ (6(l)). Dann wird die Auffrischoperation
durchgeführt
(6(m)). In diesem Beispiel gibt es
keinen Defekt in den Wortleitungen WL, die mit den aufzufrischenden
Speicherzellen MC verbunden sind, so dass das Treffersignal HITZ
und jedes der Redundanzadressensignale REDADX nicht aktiviert werden.
Somit gibt eine der Zeilenblockauswahlschaltungen 44 (5)
des Wortdekodiererbauteils WDEC das Aktivierungssignal ACTZ aus.
-
Die
Kernsteuerschaltung 24 inaktiviert das Auffrischumschaltsignal
RFSW auf einen niedrigen Pegel und aktiviert das Lese-/Schreib-Umschaltsignal
RWSW auf einen hohen Pegel, in Antwort auf eine Aktivierung der
Wortleitungen WL aufgrund der Auffrischoperation (6(n)).
Die Adressenumschaltschaltung 16 gibt die Zeilenadressensignale RAD
als die internen Zeilenadressensignale IRAD (AD1: Le seadresse) aus,
in Antwort auf eine Aktivierung des Lese-/Schreib-Umschaltsignals RWSW (6(o)). Mit anderen Worten, wenn der Arbiter 22 der
Auffrischanforderung eine höhere
Priorität
als der Leseanforderung gibt, wählt
die Adressenumschaltschaltung 16 die Auffrischadressensignale
REFAD aus, nachdem die Auffrischoperation begonnen wird. Die Adressenumschaltschaltung 16 wählt die
Zeilenadressensignale RAD in Antwort auf den Beginn der Auffrischoperation
aus und gibt die ausgewählte Adresse
aus. Daher beginnt die Redundanzbeurteilungsschaltung 28 die
Redundanzbeurteilung der Zeilenadressensignale RAD (externe Adresse)
leicht während
der Auffrischoperation. Der Vordekodierer 26 dekodiert
die internen Zeilenadressensignale IRAD vor und gibt die vordekodierten
Adressensignale RAZ (AD1) aus (6(p)).
-
Die
Redundanzbeurteilungsschaltung 28 beurteilt, ob die vordekodierten
Adressensignale RAZ (AD1) die defekte Wortleitung WL indizieren
oder nicht. Mit anderen Worten führt
die Redundanzbeurteilungsschaltung 28 die Redundanzbeurteilung
entsprechend der Leseanforderung während der Auffrischoperation
entsprechend der Auffrischanforderung durch, wenn der Arbiter 22 der
Auffrischanforderung eine höhere
Priorität
als der Leseanforderung gegeben hat. In diesem Beispiel indizieren
die vordekodierten Adressensignale RAZ die defekte Wortleitung WL,
so dass das Treffersignal HITZ und das Redundanzadressensignal REDADX,
welches die zu ersetzende Redundanzwortleitung RWL indiziert, aktiviert
werden (6(g)). Ein fett gedruckter
Pfeil in der Zeichnung indiziert die Redundanzbeurteilungsperiode
durch die Redundanzbeurteilungsschaltung 28.
-
Die
Latch-Schaltung 32 empfängt
keine Signale, die von der Redundanzbeurteilungsschaltung 28 und
der Verzögerungsschaltung 30 geliefert
werden, bis das inaktivierte Latch-Pulssignal LATPZ in Antwort auf den
Beginn der Leseoperati on erneut aktiviert wird. Somit, wenn die
Redundanzbeurteilungsschaltung 28 das beurteilte Redundanzergebnis (HITZ
und REDADX) während
der Auffrischoperation ausgibt, wird das beurteilte Ergebnis daran
gehindert, dass es an das Wortdekodiererbauteil WDEC übertragen
wird. Demzufolge, wenn die Redundanzbeurteilung der Leseadresse
AD1 während
der Auffrischoperation durchgeführt
wird, hat die Redundanzbeurteilung keinen Einfluss auf den Speicherkern 34.
Mit anderen Worten ist es möglich,
die Redundanzbeurteilung der Leseadresse AD1 durchzuführen, bevor
die Leseoperation durchgeführt
wird, und das beurteilte Redundanzergebnis bis zum Beginn der Leseoperation
zu halten.
-
Wie
in der Zeichnung gezeigt, wenn der Arbiter 22 bestimmt,
die Auffrischoperation vor der Leseoperation durchzuführen, führt die
Redundanzbeurteilungsschaltung 28 die Redundanzbeurteilungsoperation
während
der Auffrischoperation durch. Die Redundanzbeurteilung der Adressensignale
AD0-20, welche von außerhalb
des Pseudo-SRAM mit dem Lesebefehl RD geliefert werden, wird nämlich während der
Auffrischoperation innerhalb des Operationszyklus (fünf Taktperioden)
durchgeführt,
um die Leseoperation durchzuführen.
Mit anderen Worten wird die Redundanzbeurteilungsoperation für die Leseoperation
beendet, bevor die Leseoperation begonnen wird.
-
Nachdem
die Auffrischoperation beendet wird, aktiviert die Kernsteuerschaltung 24 das
Lesetaktsignal RDPZ synchron mit der Aktivierung des Zeilensteuerungssignals
RASZ (6(r)). Die Kernsteuerschaltung 24 gibt
das Latch-Pulssignal LATPZ nach einem Ablauf einer vorbestimmten
Zeit ab der Aktivierung des Zeilensteuerungssignals RASZ (6(s)) aus. Die Latch-Schaltung 32 kippt
das beurteilte Redundanzergebnis (HITZ und REDADX) und die vordekodierten
Adressensignale DRAZ, die durch die Verzögerungsschaltung 30 verzögert werden,
synchron mit der Inaktivierung des Latch- Pulssignals LATPZ. Die Latch-Schaltung 32 gibt
die gekippten Signale als die vordekodierten Adressensignale LRAZ,
das Treffersignal LHITZ und die Redundanzadressensignale LREDADX
synchron mit der Aktivierung des Zeilenblockauswahlsignals RBLKSELZ
auf einem hohen Pegel (6(t)) aus.
Mit anderen Worten hält
die Latch-Schaltung 32 das beurteilte Ergebnis durch die
Redundanzbeurteilungsschaltung 28 und gibt das gehaltene
beurteilte Ergebnis synchron mit dem Beginn der Leseoperation an
den Speicherkern 34 aus. Wie oben beschrieben wird das
beurteilte Redundanzergebnis der Leseadresse, was während der
Auffrischoperation durchgeführt
wird, nicht an das Wortdekodiererbauteil WDEC übertragen, bis die Leseoperation
begonnen wurde. Daher ist es möglich,
die Fehlfunktion des Speicherkerns 34 während der Auffrischoperation
zu verhindern.
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In
diesem Ausführungsbeispiel
gibt es einen Defekt in irgendeiner der Wortleitung WL, die mit
den Speicherzellen MC verbunden sind, auf die zum Lesen zugegriffen
wird, so dass die Redundanzbeurteilungsschaltung 28 das
Treffersignal HITZ und das Redundanzadressensignal REDADX (irgendeines von
REDADX0-15) aktiviert (6(u)). Das
Wortdekodiererbauteil WDEC aktiviert das Redundanzaktivierungssignal
RACTZ (RACTZ0-8) und wählt
eine der Redundanzwortleitungen RWL0-15 gemäß dem Treffersignal HITZ und
dem Redundanzadressensignal REDADX aus. Dann ändert das Wortdekodiererbauteil
WDEC die ausgewählte
Redundanzwortleitung RWL auf einen hohen Pegel synchron mit dem Wortleitungssteuerungssignal
TWZ (6(v)). Dann wird die Leseoperation
durchgeführt
und daher werden die Daten D0 mit 16 Bits, die aus den Speicherzellen
MC ausgelesen werden, über
die Datenanschlüsse
DQ0-15 (6(w)) nach außerhalb
von dem Pseudo-SRAM ausgegeben.
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Die
Zeit von dem Zuführen
des Lesebefehls RD bis zur Ausgabe der Lesedaten D0 wird als die Lesezugriffszeit
de finiert. Die Lesezugriffszeit (praktischer Wert) wird am schlimmsten,
wenn die Auffrischoperation vor der Leseoperation in der einzelnen
Zykluszeit eingefügt
wird. Gemäß der vorliegenden
Erfindung wird jedoch die Redundanzbeurteilung für die Leseoperation während der
Auffrischoperation durchgeführt,
so dass es im Gegensatz zu früher möglich ist,
die Lesezugriffszeit zu verkürzen.
Demzufolge ist es auch möglich,
die Zykluszeit zu verkürzen,
welche das minimale Zuführintervall
des Befehlssignals CMD ist. In dem Pseudo-SRAM gemäß der vorliegenden Erfindung
wird der Gesamtbetrag der Operationszeit des Speicherkerns 34,
der für
die Auffrischoperation notwendig ist, und die Operationszeit des
Speicherkerns 34, die für
die Leseoperation oder die Schreiboperation notwendig ist, gleich
oder kürzer
als die Zykluszeit festgelegt. Die Zykluszeit ist das minimale Zuführintervall
(Produktspezifikation) des Befehlssignals CMD (Lesebefehl oder Schreibbefehl).
Daher kann ein Benutzer des Pseudo-SRAM ein System konzipieren,
ohne etwas über
die Auffrischoperation zu wissen, und daher ist es möglich, die
Konzeptionseffizienz zu verbessern.
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7 zeigt
ein Beispiel der Schreiboperation durch den oben beschriebenen Pseudo-SRAM.
Die gleichen Buchstabensymbole beziehen sich auf die gleiche Operation,
wie die oben in Bezug auf 6 beschriebene,
und eine detaillierte Beschreibung davon wird unterbleiben. In diesem
Beispiel, wie im Fall der 6, gibt
der Auffrischtimer 12 das interne Auffrischanforderungssignal
IREFZ zum gleichen Takt aus wie der Empfang des Schreibbefehls WR.
Somit wird die Auffrischoperation vor der Schreiboperation in einem
Schreibzyklus durchgeführt.
Die Redundanzbeurteilung für
die Schreiboperation wird während
der Auffrischoperation durchgeführt.
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8 zeigt
ein weiteres Beispiel der Leseoperation durch den oben beschrieben
Pseudo-SRAM. In diesem Beispiel tritt die Auffrischanforderung (IREFZ)
genau nach dem Empfang des Lesebefehls RD (8(a))
auf und die Auffrischoperation wird nach der Leseoperation durchgeführt. Die
detaillierte Beschreibung der gleichen Operation wie die oben in
Bezug auf 6 beschriebene wird unterbleiben.
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Der
Arbiter 22 gibt das Lesetaktsignal RDPZ in Antwort auf
das Lesesteuerungssignal RDZ (8(b))
aus. Somit aktiviert die Kernsteuerschaltung 24 das Lese-/Schreib-Umschaltsignal RWSW (8(c)). Der Vordekodierer 26 empfängt eine
Leseadresse AD1 als die internen Zeilenadressensignale IRAD, und
gibt die vordekodierten Adressensignale RAZ (8(d))
aus. Dann führt
die Redundanzbeurteilungsschaltung 28 die Redundanzbeurteilung der
Leseadresse AD1 durch. In diesem Beispiel werden, da die Wortleitung
WL, die durch die vordekodierten Adressensignale RAZ (AD1) indiziert
wird, normal funktioniert, das Treffersignal HITZ und das Redundanzadressensignal
REDADX nicht aktiviert (8(e)). Dann
wird die Wortleitung WL, die der Leseadresse AD1 entspricht, aktiviert,
und die Leseoperation wird durchgeführt (8(f)).
Wenn das vordekodierten Adressensignal RAZ (AD1) die defekte Wortleitung
WL indiziert, wie durch gestrichelte Linien in der Zeichnung gezeigt,
werden das Treffersignal HITZ und das Redundanzadressensignal REDADX
aktiviert.
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Die
Kernsteuerschaltung 24 inaktiviert das Lese-/Schreib-Umschaltsignal
RWSW auf einen niedrigen Pegel nach einem Zeitablauf ab der Aktivierung
der Wortleitung WL, und aktiviert das Auffrischumschaltsignal RFSW
auf einen hohen Pegel (8(g)). Der
Vordekodierer 26 empfängt
die Auffrischadressensignale REFAD (RA1) als die internen Zeilenadressensignale
IRAD, und gibt die vordekodierten Adressensignale RAZ (8(h)) aus. Dann führt die Redundanzbeurteilungsschaltung 28 die Redundanzbeurteilung
der Auffrischadressensignale RA1 durch. In diesem Beispiel indi zieren
die vordekodierten Adressensignale RAZ (RA1) die defekte Wortleitung
WL, wobei das Treffersignal HITZ und das Redundanzadressensignal
REDADX aktiviert werden (8(i)). Nach
Beendigung der Leseoperation wird eine der Redundanzwortleitungen
RWL0-15 aktiviert und die Auffrischoperation wird durchgeführt (8(j)).
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Die
Daten D0, die aus den Speicherzellen MC in der Leseoperation ausgelesen
werden, werden beispielsweise vorübergehend in der Daten-Eingabe-/Ausgabe-Schaltung 20 gehalten,
und werden bei einem vorbestimmten Takt an die Datenanschlüsse DQ0-15
ausgegeben (8(k)). Wenn die Zugriffsanforderung
(Lesebefehl RD) mit der Auffrischanforderung kollidiert (internes
Auffrischanforderungssignal IREFZ) und die Leseoperation zuerst durchgeführt wird,
gibt es ausreichend Zeit vom Auslesen der Daten zu den Bitleitungen
BL und /BL bis zur Ausgabe davon an die Datenanschlüsse DQ0-15. Daher
beeinflusst die Redundanzbeurteilungsperiode nicht die Lesezugriffszeit. 9 zeigt
die allgemeinen Umrisse der in 6 gezeigten
Leseoperation. Gemäß der vorliegenden
Erfindung, wenn die Zugriffsanforderung RD mit der Auffrischanforderung REF
kollidiert und die Leseoperation nach der Auffrischoperation durchgeführt wird,
wird die Redundanzbeurteilung der Leseadresse während der Auffrischoperation
durchgeführt,
zusammen mit dem Lesen der Leseadresse und der Beurteilung des Lesebefehls.
Daher ist es möglich,
Zeit für
die Redundanzbeurteilung von der Durchführungszeit der Leseoperation
zu eliminieren. Demzufolge wird die Zugriffszeit vom Zuführen des
Lesebefehls bis zur Ausgabe der Lesedaten durch Zeit für die Redundanzbeurteilung
der Leseadresse verkürzt.
Die Zykluszeit, die das minimale Zuführintervall des Zugriffsbefehls (Lesebefehl
oder Schreibbefehl) ist, wird auch verkürzt.
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10 zeigt
die allgemeinen Umrisse der Leseoperation vor der vorliegenden Erfindung.
Vor der vorliegenden Erfindung wurde die Redundanzbeurteilung der
Leseadresse immer während
der Leseoperation durchgeführt.
Somit waren die Zugriffszeit und die Zykluszeit in der Leseoperation
länger
als diejenigen der in 9 gezeigten vorliegenden Erfindung.
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In
diesem Ausführungsbeispiel
wird wie oben beschrieben, wenn die Zugriffsanforderung mit der
Auffrischanforderung kollidiert und die Auffrischoperation zuerst
durchgeführt
wird, die Redundanzbeurteilung für
die Zugriffsanforderung während
der Auffrischoperation durchgeführt.
Somit ist es möglich,
die Lesezugriffszeit und die Zykluszeit zu verkürzen. Das Ergebnis der Redundanzbeurteilung,
die während
der Auffrischoperation durchgeführt
wird, wird aufgrund der Operation der Latch-Schaltung 32 nicht
an das Wortdekodiererbauteil WDEC weitergeleitet, bis die Zugriffsoperation
begonnen hat. Daher ist es möglich,
die Fehlfunktion des Speicherkerns 34 zu vermeiden, der
die Auffrischoperation durchführt.
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Um
genauer zu sein, die Sicherungen 38b zum Programmieren
der Adresse, welche die defekte Speicherzelle MC indiziert, werden
in der Redundanzbeurteilungsschaltung 28 bereitgestellt.
Wenn die Adresse, die durch die Sicherungen 38b programmiert
ist, mit den Zeilenadressensignalen RAD übereinstimmt, werden das Treffersignal
HITZ und das Redundanzadressensignal REDADX ausgegeben. Die Latch-Schaltung 32 kippt
das Treffersignal HITZ und das Redundanzadressensignal REDADX synchron
mit dem Beginn sowohl der Auffrischoperation als auch der Zugriffsoperation,
und gibt die gekippten Signale an das Wortdekodiererbauteil WDEC aus.
Dementsprechend, wenn die Redundanzbeurteilungsschaltung 28 das
Treffersignal HITZ und das Redundanzadressensignal REDADX während der Auffrischoperation
ausgibt, ist es möglich,
die Fehlfunktion des Speicherkerns 34 während der Auffrischoperation
zu vermeiden.
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Wenn
die Zugriffsanforderung mit der Auffrischanforderung kollidiert
und die Auffrischoperation zuerst durchgeführt wird, gibt die Kernsteuerschaltung 24 das
Auffrischumschaltsignal RFSW in Antwort auf den Beginn der Auffrischoperation
aus. Somit kann die Adressenumschaltschaltung 16 die Zeilenadressensignale
RAD ausgeben, welche während der
Auffrischoperation über
die Adressenanschlüsse AD
an die Redundanzbeurteilungsschaltung 28 zugeführt werden
müssen.
Demzufolge kann die Redundanzbeurteilungsschaltung 28 die
Redundanzbeurteilung des Zeilenadressensignals RAD (externe Adresse)
während
der Auffrischoperation beginnen.
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Das
Auswählen
des Zeilenblocks RBLK durch Verwendung des Ergebnisses der Redundanzbeurteilung
durch die Redundanzbeurteilungsschaltung 28 macht es möglich, die
Redundanzbeurteilungsoperation für
die Zugriffsoperation leicht von der Zugriffsoperation zu trennen.
Demzufolge ist es möglich,
während
der Auffrischoperation die Redundanzbeurteilung der Zeilenadressensignale
RAD leicht durchzuführen.
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In
dem oben beschriebenen Ausführungsbeispiel
wird die vorliegende Erfindung auf den taktsynchronen Pseudo-SRAM
angewendet. Die vorliegende Erfindung ist jedoch nicht auf solch
ein Ausführungsbeispiel
beschränkt.
Wenn die vorliegende Erfindung beispielsweise auf einen taktasynchronen Pseudo-SRAM
angewendet wird, können
die gleichen Effekte erhalten werden.
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In
dem oben beschriebenen Ausführungsbeispiel
wird die vorliegende Erfindung auf den Pseudo-SRAM Chip angewendet.
Die vorliegende Erfindung ist jedoch nicht auf solch ein Ausführungsbeispiel
beschränkt.
Wenn die vorliegende Erfindung beispielsweise auf einen Pseudo-SRAM
Kern angewendet wird, der auf einem System LSI montiert ist, können die
gleichen Effekte erhalten werden.