TWI276109B - Semiconductor memory - Google Patents

Description

1276109 九、發明說明：

【發明戶斤屬之技術領域I 發明領域 本發明係有關於具有動態記憶體胞元（其需要復新作 5 業）之一半導體記憶體及用於操作該等半導體記憶體之方 法。 發明背景 近年來，稱為虛擬SRAM之半導體記憶體已受到注 1〇意。該等虛擬SRAM具有DRAM之記憶體胞元（動態記憶體 胞元），藉由自動地實施其内之記憶體胞元的復新作業而操 作成為一 SRAM。該等動態記憶體胞元的尺寸很小，所以可 此用每位元低成本及高容量來發展該等虛擬SRAM。 该寻虛擬SRAM產生一内部復新要求用於不管一外部 15存取要求（一讀取要求或一寫出要求）地實施該等復新作業 (此即與之不同步）。因此，其會有該等復新作業與存取作業 G賣取作業或寫出作業)衝突之情形。由於該等虛擬SRAM具 有一SRAM介面，其有必要由一外部系統隱藏該等復新作 業，就算有衝突發生亦然。因之在此種型式之虛擬SRAM 2〇中，一外部存取週期（產品規格)被設定為比在回應於該等下 虛擬SRAM内被實施之單一存取作業之實際時間（内部存取 作業時間）與虛擬SRAM内被實施之單一復新作業的實際時 間(復新作業時間）之和更長。該等外部存取週期稱為該等外 部存取要求之最小供應時段。在讀取作業中，稱為接收該 5 1276109 等項取要求至輸出頃取資料為止時間之讀取存取時間，在 ^取要求與该等内部復新要求衝突且料讀取作業在該 等復新作業被實施時變得最長。 如虛擬SRAM之半導體記憶體具有冗餘電路以疏緩在 5衣作之際於基體、粒子之類之晶體瑕疵所致的故障及改善 產生。更明確地說，例如在測試過程一冗餘句組線路被用 於取代故障的句組線路以疏緩該等故障。在具有冗餘電路 之虛擬SRAM中是否使用冗餘電路必須以存取作業基準與 復新作業基準被判斷。因而，冗餘判斷之時間致使存取時 10間之增加。特別是在該讀取要求與該等内部復新要求衝突 且该等f買取作業在該等復新作業被實施時，其有必要在由 接收該等讀取要求至輸出該等讀取資料實施該等冗餘判斷 兩次。所以，其對存取時間有很大的影響。 如虛擬SRAM之半導體記憶體具有一復新計數器，其 15連續地產生將被復新之記憶體胞元的復新位址。用於事先 實施下一個復新位址之冗餘判斷的技術係藉由使用該復新 位址為被連續地產生，其在例如曰本未審驗專利公報第 2003-323798 與 2003-68071 號被揭示。 在讀取作業中，一讀取位址以讀取要求被供應至虛擬 20 SRAM。因而在對照於讀取位址於接收該等讀取要求前事先 實施該等讀取位址之冗餘判斷為可能的。所以，當該等讀 取要求與該等内部復新要求衝突且該等讀取作業在該等復 新作業後被實施時，該等讀取位址之冗餘判斷慣常地在該 等復新作業後被實施。 1276109 C ;务明内容】 發明概要 ，本發明之-目標在於要縮短自動地在其内實施復新作 f之-半導體記憶體的存取時間。特別是，本發明之一目 5標在於要在一内部復新要求與外部存取要求衝突且復新作 業首先被實施時縮短對應於該等外部存取要求之存取時 間0 10 15 等記 依據本發明之冗餘判_—層面，-記Μ心具有數 個正常記憶體胞元與用於疏緩故障正常記憶體胞元的至少 :冗餘記憶體胞元。—内部要求產生器周触地產生一内 rtr要求。—命令輸人電路接收透過-外部接頭被供應 、/ 2存取要求。當該等内部存取要求與料外部存取要 未衝突時，—仲裁器判斷該等内部存取要求與該等外部存 2求是那i取得較高優㈣。—心控制電路在回應於 2該等内部存取要求與該等外部存取要求下使得該 體心實施内部存取作業與外部存取作業。 二一冗餘判斷電路判斷該等正常記憶體胞元與該等冗餘 =憶體胞元是那_個在回應於每—該等内部存取要求與該 等外部存取要求下被存取(冗餘判斷)。當該等仲裁器判斷優 先權時’該等冗餘_電路以該等優先權之順序實施對應 =每孩等内部存取要求與該等外部存取要求之冗餘判 4、田亥等4中裁益、給予5亥等内部存取要求比該等外部存取 ，求之較高優先«，該等冗餘_電路在回應於該等外 P存取要求下於㈣存取作業之際實施對應於該等外部存 20 1276109 於外部存取=回應於該等外部存取要求下 存取要Γ為可㈣。其結果為縮短域收該等外部 5 10 15 間為可ri二在記憶體就所保存之資枓為止的存取時 取要^是’#内部存取作業被插人該等外部存 療。^ 卩存取射叫，該等存取時間變成最 、由於轉最壞的存取時 憶體之電電氣特徵為可能的。 改…—記 要求之路與每—該等内部存取要求與料外部存取 並輪出保存該等冗餘判斷電路所判斷之結果， 之結果至該等記憶體心。因而在該等冗 之处果tr存取作業之際被實施的情形中，防止被判斷 的了=輪至實施該等内部存取作t之記憶體心為可能 、、σ之，圮憶體心之故障被防止。 中，==之半導體記憶體的-層面之-較佳例 存取之正^卜 依據該等内部存取要求產生表示被 該等料胞元的内部位址。—位址輪人電路依照 训H 過—外部接顯收表示被存取之正常 口己fe體胞兀的外立U φ 址至兮箄内¥ 址交換電路選擇該等内部位 及=:::作業被開始為止、且選擇該等外部位址 ==:在回應於該等内部存取作業被開始下輸 部位址。依據此結構，該等冗餘判斷電 路可猎由❹錢㈣转取㈣之際由 20 1276109 路被翰出之外部位址來開始該等冗餘判斷。 在依據本發明之半導體記憶體的—層面之— 碼。该寺冗餘_電路在回應於由該等預 = 位址下實施該等冗餘判斷。 破輪出之 在依據本發明之半導體記憶體的—層面之 中，該等冗餘判斷電路呈t 幸又么例 _ i路具有—程式_電路㈣- 故障正常記憶體胞元之位址。當被規劃之位址 10 15 址交換電路被如之純相符時，該 亥寺位 -擊中H ^ Τ 式簡電路輪出 取作苹存電路與每一内部存取作業與外部存 該等擊中地保存該等擊中信號，並輸出被保存之 4域等記憶體d而，賴㈣餘判斷電 等擊二 =取作業之際實施外部位址之冗餘判斷且該 〜皮輸出，該等擊中信號被該等保存電路保存至 回雇部ί取作業被開始為止。所以，該等記憶體心可在 禁:見亥寺擊中信號由該等保存電路被輸出下不致故障地 :對正常記憶體胞元之存取與對冗餘記憶體胞元之存 2〇中在依據本發明之半導體記憶體的一層面之一較佳例 —，該等冗餘判斷電路具有數個程式規劃電路用於規劃表 2文卩早正$ §己憶體胞元之位址。該程式規劃電路分別對應 ΰ亥几餘記憶體胞元被形成。當被規劃之位址與由該等位 止人換電路被輸出之位址相符時每一程式規劃電路輸出一 杀中信號與表示對應的冗餘記憶體胞元之一預解碼信號。 1276109 該等保存電路與每一内部存取作業與外部存取作業之開始 同步地保存該等擊中信號與該等預解碼信號，並輸出所保 存之擊中信號與預解碼信號至該等記憶體心。因而，若該 等冗餘判斷電路在該等内部存取作業之際實施外部位址之 5 冗餘判斷且該等擊中信號與該等預解碼信號被輸出，該等 擊中信號與該等預解碼信號被該等保存電路保存至該等外 部存取作業被開始為止。所以，該等記憶體心可在回應於 該等預解碼信號由該等保存電路被輸出下不致故障地禁止 對正常記憶體胞元之存取與對冗餘記憶體胞元之存取。 10 在依據本發明之半導體記憶體的一層面之一較佳例 中，該等記憶體心具有數個記憶體區塊，其每一個包括該 正常記憶體胞元與該等冗餘記憶體胞元。在記憶體心中之 一解碼電路在回應於透過該等保存電路被供應之擊中信號 與預解碼信號下選擇包括對應於該等預解碼信號之冗餘記 15 憶體胞元的該記憶體區塊之一。在冗餘判斷後選擇記憶體 區塊使得易於分別冗餘判斷作業與外部存取作業成為可能 的。結果為在内部存取作業之際為外部位址容易地實施冗 餘判斷為可能的。 在依據本發明之半導體記憶體的一層面之一較佳例 20 中，内部存取作業所需之時間與外部存取作業所需時間的 總和等於或短於該等外部存取要求之最小供應時段的週期 時間。所以，該等半導體記憶體之使用者可不須注意内部 存取作業地設計系統，且改善設計效率因而為可能的。 圖式簡單說明 10 1276109 本發明之性質、原理與效用將由下列詳細的描述在配 合讀取附圖（其中類似的部位以相同的元件編號被表示）時 變得更明白的，其中： 第1圖為一方塊圖，顯示依據本發明之一半導體記憶體 5 的一實施例； 第2圖為一方塊圖，顯示第1圖之記憶體心的細節； 第3圖為一電路圖，顯示第1圖之冗餘判斷電路的細節； 第4圖為一電路圖，顯示第1圖之閂電路的細節； 第5圖為一方塊圖，顯示第1圖一句組解碼器的細節； 10 第6圖為一時間圖，顯示依據本發明之虛擬SRAM的讀 取作業例； 第7圖為一時間圖，顯示依據本發明之虛擬SRAM的寫 入作業例； 第8圖為一時間圖，顯示依據本發明之虛擬SRAM的讀 15 取作業另一例； 第9圖為第6圖顯示之讀取作業的總概要之解釋圖；以及 第10圖為本發明之前的讀取作業的總概要之解釋圖。 L實施方式3 較佳實施例之詳細說明 20 此後本發明之一實施例將使用圖被描述。圖中用粗線 表示之信號線係由數個位元組成。雙圓圈代表外部接頭（對 應於晶片上之填襯）。以”Z”結束之信號表示正邏輯。以”/” 開始之信號與以”x”結束之信號表示負邏輯。 第1圖顯示依據本發明之一半導體記憶體的實施例。此 11 1276109 半導體記憶體形成一虛擬SRAM晶片，其具有£^八]^記憶體 胞元(動態記憶體胞元）與SRAM之介面。該等虛擬SRAM* 須由外部接收一復新命令而周期性地於晶片内實施復新作 業以保存在記憶體胞元上被寫入之資料。此虛擬SRAM例如 5被使用為行動電話上之工作記憶體。 。亥專虛擬SRAM包含一命令解碼器（命令輸入電 路）1〇、一復新計時器（内部要求產生器）12、一復新計數器 (内部位址產生器）14、一位址交換電路16、-位址輪入電路 18、一資料輸入/輸出電路2〇、一仲裁器22、一心控制電 10路24、一預解碼器26、一冗餘判斷電路28、一延遲電路3〇、 一閂電路(保存電路)32、與一記憶體心34。 "亥等命令解碼器10透過命令接頭CMD(外部接頭）由外 部接收命令信號CMD(一晶片賦能信號/CE1、一輸出賦能信 號/OE舄入賦旎^號/WE、一低位元組控制信號/LB、 15冋位兀組控制信號/UB與一時鐘信號CLK)。命令解碼器 —將p 7 U虎CMD解石馬，並輸出一讀取控制信號RDz用於 貝^貝取作業或-寫人控制信號WRz用於實施寫入作業。 口亥寻虛擬SRAM為-時鐘同步記憶體，其與時鐘信號⑽ 同步地操作。 0 彳&新6+ a 12以規律關1%輸丨-㈣復新要求信號 mEFZ(内部存取要求）。該等復新計時器12例如包含-環振

=以產生信號’與—頻率分割器用於由該等環振 盪。。之輪出產生该等内部復新要求信號IREFZ 。復新計數器 14在回應於該等内部復新要求信號mEFZ下實施計數作業 12 1276109 以連續地產生復新位址信號REFAD。 位址交換電路16輸出由該等復新計數器14被輸出之復 新位址信號REFAD作為内部列位址信號IRAD，此時一復新 交換信號R F S W被啟動。該等位址交換電路16輸出列位址信 5 號RAD作為内部列位址信號IRAD，此時一讀取/寫入交換 信號RWSW被啟動。 位址輸入電路18透過位址接頭AD(AD0-20，外部接頭) 接收位址信號AD以輸出被接收之信號作為列位址信號 RAD(高階位址）與行位址信號CAD(低階位址）。該等虛擬 10 SRAM為一位址非多工型式之記憶體，其同步地接收高階位 址與低階位址。 復新計時器20在讀取作業之際透過一命令資料匯流排 CDB由記憶體胞元MC接收讀取資料，並輸出所接收之資料 至資料接頭DQ(DQ0-15)。該等資料輸入/輸出電路2〇在寫 15入作業之際透過該資料接頭DQ(DQ0-15)接收寫入資料，並 輸出所接收之資料至命令資料匯流排CDB。該資料接頭 DQ0-7只有在低位元組控制信號/LB被啟動為低位準時為 有效的。該資料接頭__15只有在高位元組控制信號_ 被啟動為低位準時為有效的。 2〇 仲裁器22判斷存取作業（外部存取作業）與復新作業（内 部存取作業）是那一個取得較高優先權，所藉由的是比較一 控制信號RDZ或WRZ(讀取要求或寫入要求=外部存取要 求）轉私邊緣與該等内部復新要求信號irefz(復新要求= 内4存取要求)之轉移雜。當料存取作業具有較高優先 13 1276109 Γ該等仲裁㈣暫時地保存―復新要求，並在回應於該 寻外部存取要求下輸出—讀取時間信號RDpz^ —寫入時 5 間化號WRPZ。此後該等仲裁器22在回應於所保存之復新要 求在回應於對應於時間信號RDpz或WRpz之記憶體心料 的存取作業完成T輸出—復新時間信號R E FPZ。 71 乃囬，富該等 仅新作業具有較高優先權，該等仲 10 .…q ·八·〜，又隹7石次f、器22暫時地健—外部存取要求，並細應於該等復新要求下輸出-復新時間信號REFpz。此後該等仲裁器邮。應於所保存之外部存取要求下於記憶體心、34已完成對應於該等復新要求後輸出該㈣取時間㈣RDPZ或該等寫 入時間信號WRPZ。

在接收.貝取日守間>^RDpz、寫入時間信號或復 新4間&说REFPZ之際，心控制電路24輸出一句組線路控 傭號twz用於操作記憶體心34之時間信號、—感應放大 15杰啟動信號LEZ、與-位元線路重置信號BRs。該等心控制

電路24亦依照記憶體心34之作業狀態輸出一復新交換信號 RFSW δ貝取/寫入交換信號RWSW、-列區塊選擇信號 RBLKSELZ、與 一 η 脈衝信號LATpE。 預解碼器29將内部列位址信號财〇預解碼，並將之輸 20出作為預解碼位址信^ΑΖ。由於該等預解碼器的被配置 方、几餘判斷兒路28之前，該等冗餘判斷電路烈可使用預解 碼位址信號RAZ來實施冗餘判斷。冗餘判斷中所使用之位 址的位凡數目被減少，使得冗餘判斷電路^之電路規模被 減小，且冗餘判斷時間被縮短。冗餘判斷電路別在回應於 14 1276109 每一该等復新要求、該等讀取要求與該等寫入要求下判斷 記憶體胞元MC與冗餘記憶體胞元RMC是那一個被存取（冗 餘判斷）。更明確地說，當該等預解碼位址信號RAZ表示故 障的記憶體胞元MC或故障的句組線路時，冗餘判斷電路28 5輸出一冗餘位址信號REDADX，其對應於被選擇之一冗餘 句組線路RWL(將參照第5圖在稍後被描述）取代該等故障 的句組線路WL，與一擊中信號HITZ。當該等復新要求與該 等存取要求衝突時，該等冗餘判斷依仲裁器22所判斷之順 序被實施。 10 延遲電路30具有與冗餘判斷電路28之作業時間相同的 延遲時間。該等延遲電路30將該等預解碼位址信號RAZ延 遲，並將之輸出為被延遲之預解碼位址信號DRAZ。該等閂 電路32與閂脈衝信號LATPZ同步地閃住每一擊中信號 HITZ、冗餘位址信號REDADX與該被延遲之預解碼位址信 15號DRAZ。然後，該等閂電路32與列區塊選擇信號 RBLKSELZ同步地輸出被閂住之信號。 記憶體心34包含一記憶體陣列ary、一句組解碼器部 WDEC、一感應放大器段SA、一預充電段pre、一行解碼 器段CDEC、一感感緩衝器部SB、與一寫入放大器部WA。 20該等記憶體陣列ARY具有數個依電性正常記憶體胞元 MC(動態記憶體胞元）、與數條句組線路WL及數條位元線路 /BL與/BL(互補位元線路)被連接至該等記憶體胞元MC。記 憶體陣列ARY具有數個依電性冗餘記憶體胞元RMC(動態 記憶體胞元），與數條冗餘句組線路RWL被連接至冗餘記憶 15 1276109 體胞元RMC，雖然其未被晝出。正常記憶體胞元mc與冗餘 記憶體胞元RMC被連接至共同位元線路BL與/BL。每一記 fe體胞元MC與MRC與通用DRAM記憶體胞元相同，且具有 一電容器用於保存如充電之資料，與一變換電晶體被配置 5於該等電容器與位元線路BL(或/BL)間。該等變換電晶體之 閘極被連接至句組線路WL(或RWL)。藉由選擇句組線路 WL或RWL，該讀取作業、寫入作業與復新作業之一被實 施。在該讀取作業、寫入作業與復新作業之一被實施後， 該等記憶體陣列ARY實施預充電作業用於在回應於一位元 10線路重置信號BRS下以一預先決定的電壓將位元線路BL與 /BL預先充電。 句組解碼器部WDEC(解碼電路）在回應於由閂電路32 被輸出之信號下操作。該等句組解碼器部WDEC與句組線 路控制信號TWZ同步地選擇任一句組線路WL與RWL，並改 15 變被選擇之句組線路WL或RWL為高位準。行解碼器段 CDEC依照行位址信號CAD輸出行線信號以打開行開關。每 一行開關連接每一位元線路BL或/BL至一資料匯流排DB。 感應放大态段S A具有數個感應放大器。每一感應放大 器在回應於感應放大器啟動信號LEZ以放大位元線路BL或 20 /BL上之資料的信號數量。被感應放大器放大之資料在讀取 作業之際透過行開關被傳輸至資料匯流排DB。被感應放大 器放大之資料在寫入作業之際透過該位元線路被寫入記憶 體胞元MC(或RMC)内。預充電段PRE具有數個預充電電 路，其每一個被連接至一對位元線路BL與/BL·。每一預充 16 1276log 電電路在回應於一位元線路重置信號BRS下以一預先決定 的電壓將位元線路BL與/BL預先充電。 感應緩衝器段SB放大在資料匯流排DB上之讀取資料 的信號數量並將之輸出至命令資料匯流排CDB。寫入放大 5為部1放大在命令資料匯流排CDB上之寫入資料的信號 數量，並將之輸出至資料匯流排DB。 弟2圖顯示第1圖之記憶體心34的細節。該等記憶體心 34具有一對記憶體陣列ary，其彼此對稱。該記憶體陣列 ary在圖中以水平方面延伸之虛線被分割為數個列區塊 10 RBLK(記憶體區塊）。在圖中，列區塊RBLK之一以粗線表 示。每一列區塊RBLK具有數條句組線路WL與二條冗餘句 組線路RWL。句組線路WL被連接至未畫出之正常記憶體胞 元MC，及冗餘句組線路rWl被連接至未畫出之冗餘記憶體 胞元RMC。列區塊RBLK之一依照單一讀取作業、寫入作 15 業或復新作業被選擇。 在此實施例中，記憶體心34具有8列區塊RBLK與16冗 餘句組線路RWL。不僅利用同一列區塊RBLK之冗餘句組線 路RBL亦利用另列區塊rBlk之冗餘句組線路RWL來疏緩 記憶體胞元MC或某一列區塊RBLK之句組線路WL之故障 20為可能的。所以，就算單一列區塊RBLK中的16句組線路 WL為故障的，疏缓該等故障為可能的。 吕己憶體陣列ARY在圖中以垂直方向延伸之虛線被分割 為數個行區塊CBLK。每一行區塊CBLK具有數條位元線路 BL與/BL(未晝出）及數條行選擇信號線CL。該行選擇信號線 17 1276109 CL被行解碼器段cdeC啟動。在每一記憶體陣列ARY中， 任一行選擇信號線CL依照單一讀取作業、寫入作業或復新 作業被選擇(每一DQ有一行選擇信號線CL)。換言之，二行 區塊CBLK同時操作。 5 行解碼器段CDEC與預充電段PRE被配置於記憶體陣 歹’JARY之一端（行區塊cBLk之一端）。感應放大器段SA、感 應緩衝器部SB與寫入放大器部WA被配置於記憶體陣列 ARY之另一端（行區塊CBLK之另一端）。其每一個對應於每 一記憶體陣列ARY之每一句組解碼器部WDEC被配置於記 10憶體陣列ARY間。一控制電路部C0NT被配置於句組解碼器 部WDEC間。 第3圖顯示第1圖之冗餘判斷電路28的細節。圖中顯示 之電路以每一冗餘句組線路RWL被形成。換言之，冗餘判 斷電路28具有圖中顯示之16個電路。該等冗餘判斷電路28 15具有几餘判斷電路36、4個為一組之位址寫入電路38(程式 規劃電路）、AND電路40、與一OR電路42。冗餘判斷電路 36判斷對應的冗餘句組線路RWL之使用或不使用。將被疏 緩之句組線路WL的位址被寫入4個位址寫入電路38内。 几餘判斷電路36具有一 CMOS反相器36b與一回饋電 20 路36c(—反相器+ —nMOS電晶體）。在CM〇s反相器3幼 中’ 一判斷溶絲36a被配置於一 PM0S電晶體與一nM〇S電晶 體間。回饋電路36c閂住CMOS反相器36b之輸出位準。 CMOS反相器36b之輸入接收一起動器信號STTZ，其在虛擬 SRAM被接通時暫時地被改變為高位準以預置化該等閃電 18 1276109 路。冗餘判斷電路36依照判斷溶絲如之程式狀態在回應於 起動器信號STTZ被預置化。一内部電源電魏被施用至 CMOS反相議。該㈣部電源電壓νπ為透過電力接頭被 變壓為低壓所供應之内部電源電壓VII。當判斷溶絲如被 5切斷(被規劃程式）冗餘判斷電路吨出一高位準冗餘信號 REDZ與一低位準冗餘信號REDX。當判斷溶絲他未被切斷 冗餘判斷電路36輸出—低位準冗餘信號咖2與一高位準 冗餘信號REDX。 每-位址寫入電路38具有_CMOS傳輸閑38a、四條炫 10絲38b被連接至CMOS傳輸閘38a之輸出、及一nM〇s電晶體 38c。3CM0S傳輸閘38a在接收高位準冗餘信號紐取與低 料冗餘錢REDR際婦通以分別雜四個預解碼位 址信號RAZ(RAZ0-3，RAZ4_7，RAZ8_lmRAZ12 l5)至炼 絲38b。每一该四條熔絲381^被配置於CM〇s傳輸閘之輸 I5出與輸出接頭OUT間。被配置於輸出接頭〇11丁與—接地 線V S S間之nM〇 S電晶體3 8 c的閘極接收該等冗餘信號 REDX。 b 當對應的冗餘句組線路RWL被使用，換言之當冗餘判 斷甩路36之熔絲36a被切斷時，表示將被疏緩之句組線路 2〇 WL的預解碼位址信號RAZ被規劃至每一位址寫入電路 38。更明確地說，在每一位址寫入電路抑中，四條熔絲％& 之二條被切斷以僅傳輸四個預解碼位址信號RAZi_至輪 出接頭OUT。 當由位址寫入電路38被輸出之所有預解碼位址信號 19 1276109 RAZ為高位準時，AND電路4〇輸出 一高位準擊中信號

電路42輸出一高位準的擊中信號HITZ。 在上述的几餘判斷電路28中，熔絲3如與3813依照表示 將被疏缓之位址在虛擬SRAM的測試触之際被規劃。被規 劃之冗餘判斷電路28在由預解碼器26接收被規劃之預解碼 ίο位址信號Raz之際啟動擊中信號1111^與冗餘位址信號 REDADX，其表示所使用之冗餘句組線路RWL而取代故障 的句組線路WL。該判斷熔絲36a與熔絲38b用聚矽、插頭、 非依電性記憶體胞元之類被做成。 第4圖顯示第1圖之閂電路32的細節。該等閃電路32為 15每一該預解碼位址信號DRAZO-n、該等擊中信號ΗΓΓΖ與該 冗餘位址信號REDADX0-15被形成。 每一閂電路32具有一CMOS傳輸閘32a、一閂段32b與一 NAND閘32c。該等CMOS傳輸閘32a在接收該等高位準的問 脈衝信號LATPZ之際被接通。該等閂段32b閂住透過該等 2〇 CMOS傳輸閘32a被傳輸之信號的邏輯位準。當列區塊選擇 位址信號RBLKSELZ為高位準時，NAND閘32c輸出被閃住 之信號記憶體陣列ARY作為預解碼位址信號LRAZ0-15、一 擊中信號LHITZ或冗餘位址信號LREDADX0-15。 第5圖顯示第1圖之句組解碼器部WDEC的細節。該等 20 1276109 句組解碼器部WDEC具有列區塊選擇器44、對應於選擇器 46與冗餘句組線路選擇器48。該列區塊選擇器44、對應於 選擇器46與冗餘句組線路選擇器48對應於第2圖顯示電路 之八個列區塊RBLK的每一個。 5 在頃取作業、寫入作業或復新作業，當内部列彳立址信 號IRAD不表示冗餘判斷電路28所規劃之位址（擊中信號 LHITZ =低位準）且預解碼位址信號LRAz(LRAZO-n)之高 階位元表示對應的列區塊RBLK時，每一列區塊選擇器44 輸出一高位準啟動信號ACTZ(ACTZO-n)與一低位準冗餘啟 10 動信號RACTZ(RACTZO-n)以選擇該句組線路WL之一。 在讀取作業、寫入作業或復新作業，當内部列位址信 號IRAD表示冗餘判斷電路28所規劃之位址（擊中信號 LHITZ=高位準）時，每一列區塊選擇器44輸出一低位準啟 動信號ACTZ(ACTZO-n)與一高位準冗餘啟動信號 15 20

RACTZ(RACTZO-n)以選擇該冗餘句組線路rwl之一。換十 之，當内部列位址信號IRAD(第1圖）指示故障的句組線路 WL時，對應於部列位址信號IRAD之故障的句組線路…匕被 選擇。啟動信號ACTZ之啟動被禁止以防止正常記憶體胞元 MC被存取。冗餘啟動信號R ACTZ被啟動以選擇該冗餘句組 線路RWL之一並對該等冗餘記憶體胞元存取。 每一句組線路選擇電路46在接收南位準啟動传號^ raz 之際依照預解碼位址信號RAZ之低階位元選擇該句纟且、線路 WL之一。被選擇之句組線路WL被改變為高位準，此時句 組線路控制信號TWZ為高位準。每一冗餘選擇電路仙在冗 21 1276109 餘啟動信號RACTZ被啟動（於高位準）及對應的冗餘位址信 號LREDADX被啟動（於低位準）時選擇對應於冗餘位址信 號LREDADX的冗餘句組線路RWL之一。被選擇之冗餘句 組線路RWL被改變為高位準，此時句組線路控制信號twz 5 為南位準。 第6圖顯示上述虛擬SRAM之讀取作業的一例。虛擬 SRAM與時鐘信號CLK之上升邊緣同步地接收位址信號。位 址信號（讀取命令或寫入命令）之最小供應時段（產品規格) 的週期時間被設定為5個時鐘期間。 10 在此例中，該等讀取作業藉由與時鐘信號CLK(第6(a) 圖）之上升邊緣同步地接收低位準晶片賦能信號/ c E與輸出 賦月bk號/OE(項取命令RD)及位址信號AD0-20而被實施。 復新計時器12在與接收讀取命令RD(第6(b)圖）相同的時機 輸出内部復新要求信號IREFZ。復新計數器14與内部復新要 15求信號IREFZ同步地向上計數並將復新位址信號REFAD由 RA0改變至RA1(第6(c)圖）。 命令解碼器10在回應於接收讀取命令RD(第6(d)圖）下 啟動讀取控制信號RDZ。仲裁器22決定要在讀取作業前實 施復新作業。仲裁器22暫時保存讀取命$RD，並輸出復新 20 時間信號REFPZ(第6(e)圖）。 心控制電路24在回應於復新時間信號REFPZ下啟動復 新父換h ^RFSW為高位準（第6(f)圖）。位址交換電路16輸 出復新位址信號REFAD(RA1)作為内部列位址信號 IRAD(第6(g)圖）。預解碼器26將内部列位址信號IRAD預解 22 1276109 碼並輪出預解碼位址信號R A z (第6 (h)圖）。 几餘判斷電路28判斷預解碼位址信號RAZ是否表示故 F早的句組線路WL。即，當預解碼位址信號RAZ表示故障的 句組線路WL時(如圖中虛線所顯示者），表示冗餘RWL將被 5更換之擊中信號1111^與冗餘位址信號REDADX被啟動（第 6(1)圖）。圖中之粗箭頭表示用冗餘判斷電路28之冗餘判斷 期間。為了單一閂脈衝信號LATPz實施閂電路32之閂作 業，延遲電路30之延遲時間被設定為與冗餘判斷期間相同 之時間。 1〇 心控制電路24在經歷由作為用於操作記憶體心34之基 本時間信號的列控制信號RASZ(於心控制電路24内被使用） 被啟動（第6①圖）起之預設時間後輸出閂脈衝信號LATPZ。 閂電路32與閂脈衝信號LATPZ之非啟動同步地閂住一冗餘 判斷結果(HITZ與REDADX)與延遲電路3〇所延遲之預解碼 15位址信號DRAZ。閂電路32與啟動列區塊選擇信號 RBLKSELZ為高位準（第6(k)圖）同步地輸出被閂住之信號 作為預解碼位址信號LRAZ、接收LHITZ與冗餘位址信號 LREDADX。換言之，閂電路32保存冗餘判斷電路28之判斷 結果，並與復新作業之開動同步地輸出所保存的判斷結果。 20 句組解碼器部WDEC依照預解碼位址信號LRAZ、接收 LHITZ與冗餘位址信號LREDADX選擇任一句組線路WL與 RWL。句組解碼器部WDEC與句組線路控制信號TWZ同步 地（第6(1)圖）改變所選擇之句組線路WL或RWL為高位準。 在此例中’被連接於將被復新之記憶體胞元]的句組線路 23 1276109 WL中沒有故障， 使得擊中信號HITZ與任 一冗餘位址信號 5 10 15 REDADX不會被啟動。因而，句組解碼器部wdec的列區 免：^擇私路44(第5圖）之—輪出該等啟動信號actz。 Μ工制包路24對應於因復新作業所敌的句組線路肌 之啟動（第6(η)ϋ)下不啟動復新交換信號rfSW為低位準並 啟動靖取/寫人又換彳§號赠撕為高位準。内部要求產生 口口在回應於啟動5貝取/寫入交換信號履項第6⑹圖） 下輸出歹j位址L ^rad作為内部列位址信號IRAD( AD工:讀 取4 )換口之§仲裁器22給予復新要求比讀取要求之 車乂门U權日t &址父換電路選擇復新位址信號扯fAD 至4又新作業被開動為止。位址交換電路π在回應於復新作 業開動下選擇舰址錢RAD並輸出所騎之位址。所 ，，冗餘判斷電路28在復新作業之際容易地開始列位址信 號RAD(外#位址)之冗餘判斷。預解碼器騎内部列位址信 號IRAD預解碼並輸出預解，碼位址信號說⑽以第咖 圖）。

冗餘判斷電路28判斷預解碼位址信號RAz(細）是否 表示故障的句組線路WL。換言之，當仲裁器22給予復新要 求比讀取要求之較高優先權時，冗餘判斷電路28在對應於 20該等復新要求之復新作業之際實施對應於該等讀取要求的 几餘判fet在此例中，預解碼位址信號raz表示故障的句 組線路WL，使得擊中信號mTZ與表示冗餘句組線路娜 將被更換的冗餘位址信號REDADX被啟動（第6(侧）。圖中 之粗箭頭表示冗餘判斷電路28之冗餘判斷期間。

24 1276109 電路32不會接收由冗餘判斷電路28與延遲電路3〇 供應之彳§ #。直至未被啟動之閃脈衝信紅Ατρζ在回應於 ^讀取作業之開始下再次被啟動為止,，若冗餘判^ 5 10 電路28在復新作業之際輪出冗餘判斷結果（mTz^ REDADX) ’該等判斷結果被防止被傳輸至句組解石馬器部 WDEC其結果為’ ^讀取絲剔之記紐區塊在復新作 業之際被實施’該等冗餘判斷對記憶體心、34不會有影響。 換言之’在實施讀取作業前實施讀取位址AD1之冗餘_

及保存該等冗_斷結果至該㈣取作#之開始為可能 的0 ^如圖中所顯示者，當仲裁器22決定在讀取作業前實施 復新作業，冗餘判斷電路28在復新作業之際實施冗餘判斷 作業。即，由虛擬SRAM外面以讀取命令奶被供應之位址 WADG-2G的冗餘判斷在用於實施讀取作業之作業週期(5 15個時鐘期間）内的復新作業之際被實施。換言之，讀取作業 之冗餘判斷作業在開始讀取作業前被完成。 在復新作業已完成後，心控制電路24與列控制信號 RASZ之啟動同步地啟動讀取時間信號RDpz(第6(幻圖）。心 控制電路2 4在經歷由列控制信號R a s z之啟動起的預定時 2〇間後輪出閃脈衝信號LATPZ(第6⑻圖）。閂電路32與閂脈衝 化號LATPZ之不啟動同步地閂住冗餘判斷結果邱丁冗與 REDADX)與延遲電路3〇所延遲之預解碼位址信號draz。 閂電路32與列區塊選擇信號動為高位準同步 地輸出被閃位之信號作為預解碼位址信號LRAZ、擊中信號 25 1276109 LHITZ與冗餘位址信號LREDADX(第6(t)圖）。換言之，閂電 路32保存冗餘判斷電路28之判斷結果並與讀取作業之開始 同步地輸出所保存之判斷結果至記憶體心34。如上述者， 在復新作業之際被實施之讀取位址的冗餘判斷結果不會被 5 傳輸至句組解碼器部W D E C直至讀取作業已被開始為止。 所以，在復新作業之際防止記憶體心34之故障為可能的。 在此例中，在被連接於將被存取以便讀取之冗餘判斷 MC的任一句組線路WL有故障，使得冗餘判斷電路28啟動 擊中信號HITZ與冗餘位址信號rEDADX(任一之 10 REDADX0-15)(第6(u)圖）。句組解碼器部WDEC啟動冗餘啟 動#號尺八(1；丁2(尺八(1；丁20-8) ’並依照擊中信號Ηΐτζ與冗餘位 址信號REDADX選擇冗餘句組線路騰^七之一。然後， 句組解碼斋部WDEC與句組線路控制信號Twz同步地改變 所選擇之冗餘句組線路RWL為高位準。然後讀取作業被實 15施且由記憶體胞元MC被讀取之16位元的資料]〇0透過資料 接頭DQ0-15被輸出至虛擬SRAM外面（第6(w)圖）。 由供應讀取命令RD至輸出讀取資料〇〇之時間被定義 為讀取存取時間。當復新作業在單一週期時間中被插入於 讀取作業前該等讀取存取時間（實務值)變成最壞。然而依據 20本糾，讀取作業之冗餘判斷在復新作業之際被實施，故 比前縮短讀取存取時間為可能的。其結果為縮短該等命令 信號CMD之最小供應時段(即週期時間）為可能的。在依據 本發明之虛擬SRAM中，復新作業所必要的記憶體心糾之作 業時間與讀取作業或寫入作業所所必要的記憶體心別之作 26 1276109 。该專週期時 業時間之總和被設定為等於或短於週期時間 間為位址信號(讀取命令或寫入命令)之最小供應時段(產。 規格）。所以，該等半導體記憶體之使用者可不須注音内部 存取作業地設計系統，且改善設計效率因而為可能的。 5 10 第7圖顯示上述虛擬SRAM之寫入作業的一例。相同的 符號對應於上述第6圖之相同作業，故其詳細描述將被省 略，在此例中如第6圖之情形，復新計時器12與接收寫入命 令WR相同之時間輸出内部復新要求信號IREFz。因而，復

新作業在一寫入週期内於寫入作業前被實施。該等寫入作 業之冗餘判斷在復新作業之際被實施。 第8圖顯示上述虛擬SRAM之讀取作業的另一例。在此 例中，復新要求(IREFZ)恰在寫入命令RD後發生（第8⑻ 圖），且復新作業在讀取作業後被實施。與上述第6圖相同 作業之詳細描述將被省略。 15 仲裁器2 2在回應於讀取控制信號R D Z下輸出讀取時間

信號RDPZ(第8(b)圖）。因而，心控制電路24啟動讀取/寫 入交換信號RWSW(第8(c)圖）。預解碼器26接收一讀取位址 AD1作為内部列位址信號IRAD並輸出預解碼位址信號 RAZ(第8(d)圖）。然後，冗餘判斷電路烈實施讀取位址α〇ι 2〇之冗餘判斷。在此例巾，由於預解碼位址信號raz(adi) 所表示之句組線路％1正常地作用，擊中信號砠1[2與冗餘位 址信號REDADX不被啟動（第8⑹圖）。然後，對應於讀取位 址AD1之句組線路WL被啟動，及其讀取作業被實施（第附) 圖）田位址L號預解碼Raz(ad1)表示故障的句組線路 27 1276109 時（如圖中虛線顯示者），擊中信號HITZ與冗餘位址信號 REDADX被啟動。 心控制電路24在經歷由句組線路WL之啟動起的時間 後不啟動讀取/寫入交換信號RWSW為低位準，並啟動復 5新交換信號RFSW為高位準（第8(g)圖）。預解碼器26接收復 新位址信號REFAD(RAl)作為内部列位址信號irad，並輸 出預解碼位址信號RAZ(第8(h)圖）。然後，冗餘判斷電路28 貫施復新位址信號RA1之冗餘判斷。在此例中，預解碼位 址信號RAZ(RAl)表示故障的句組線路WL、擊中信號HITZ 10與冗餘位址信號REDADX被啟動（第8(i)圖）。在讀取作業完 成，冗餘句組線路RWUM5之一被啟動且復新作業被實施 (第8⑴圖）。 在讀取作業中由記憶體胞元MC被讀取之資料D0例如 暫被保存於資料輸入/輸出電路2〇中，並在預定時間被輸 15出至資料接頭DQ〇-15(第8(k)圖）。當存取要求(讀取命,RD) 與復新要求（内部復新要求信號IREFZ)衝突且讀取作業首 先被貫施時，由買出資料至位元線路至輸出其資 料接頭DQ0-15間有充分的時間。所以，該等冗餘判斷期間 不會影響該等讀取存取時間。 2〇 第9圖顯不第6圖之讀取作業的總概要。依據本發明， 當存取要求RD與復新要求卿衝突且讀取作業之復新作業 後被貫施時，讀取位址之冗餘判斷與該等讀取位址之讀取 及忒等項取命令之判斷一起在復新作業之際被實施。所 以，由讀取作業之執行時間消除冗餘判斷所需之時間為可 28 口761〇9 能的。其結果為由供應讀取命令至輸出讀取資料的存取時 間以該等讀取位址之冗餘判斷所需要時間被縮短。作為存 取命令（讀取命令或寫人命令）之最小供應時段的週期時= 亦被縮短。 θ 5 第10圖顯示本發明前之讀取作業的總概要。在本發明 月il，靖取位址之冗餘判斷熄是在讀取作業之際被實施。因 而，讀取作業中之存取時間與週期時間比第9圖顯示之本發 明者長。 在此實施例中，如上述者，當存取要求與復新要求衝 1〇突且復新作業先被實施，存取要求之冗餘判斷在該等復新 作業之際被實施。因而，縮短讀取存取時間與週期時間為 町能的。在復新作業之際被實施的冗餘判斷結果因閂電路 32的作業所致而不被傳輸到句組解碼器部貨]〇£(：：直至哕等 存取作業已開始為止。所以，防止實施復新作業之記恢體 1 ^ 心34的故障為可能的。 — 更明確地說，用於以程式規劃表示故障的記憶體胞元 MC之位址的熔絲38b在冗餘判斷電路28中被提供。當被产 絲3 8b規劃之位址與列位址信號rad相符，擊中传號Ηΐτζ 與冗餘位址信號REDADX被輸出。閂電路32與每一復新作 20業與存取作業之開始同步地閂住擊中信號ΗΙΤΖ與冗餘位址 信號REDADX，並輸出所閂住之信號至句組解碼器部 WDEC。因之，若冗餘判斷電路28於復新作業之際輸出擊 中信號HITZ與冗餘位址信號REDADX，在復新作業之於防 止記憶體心34之故障為可能的。 29 1276109 當存取要求與復新要求衝突且復新作業先被實施時， 二控制電路24在回應於復新作業之開始下輸出復新交換信 儿SW 口而位址父換電路16可輸出列位址信號， 其將在復新作業之際透過位址接頭AD被供應至冗餘判斷 5電路28。其結果為冗餘判斷電路28可在復新作業之際開始 列位址信號RAD(外部位址）之冗餘判斷。 利用冗餘判斷電路28之冗餘判斷結果來選擇列區塊 RBLK使得為存取作業與復新作業容易地分別冗餘判斷作 業為可能的。其結果為在復新作業之際容易地實施列位址 10 信號RAD之冗餘判斷為可能的。 在上述的實施例中，本發明被應用於時鐘同步之虛擬 SRAM。然而，本發明不受限於此種實施例。例如，若本發 明被應用於時鐘不同步之虛擬SRAM可獲得相同的效果。 在上述的實施例中’本發明被應用於虛擬311八1^晶 15片，本發明不受限於此種實施例。例如，若本發明被應用 於安裝在系統LSI之虛擬SRAM心時可獲得相同的效果。 【圖式簡單說明】 第1圖為一方塊圖’顯示依據本發明之一半導體記情體 的一實施例； 20 第2圖為一方塊圖’顯示第1圖之記憶體心的細節. 第3圖為一電路圖’顯示第1圖之冗餘判斷電路的細節； 第4圖為一電路圖，顯示第1圖之閂電路的細節· 第5圖為一方塊圖，顯示第1圖一句組解碼器的細節· 第6圖為一時間圖’顯示依據本發明之虛擬SRam的讀 30 1276109 取作業例； 第7圖為一時間圖，顯示依據本發明之虛擬SRAM的寫 入作業例； 第8圖為一時間圖，顯示依據本發明之虛擬SRAM的讀 5 取作業另一例； 第9圖為第6圖顯示之讀取作業的總概要之解釋圖；以及 第10圖為本發明之前的讀取作業的總概要之解釋圖。 【主要元件符號說明】 10···命令解碼器 34...記憶體心 12...復新計時器 36··.冗餘判斷電路 14…復新計數器 36a···判斷熔絲 16...位址交換電路 36b...CMOS 反相器 18...位址輸入電路 36c···回饋電路 20...資料輸入/輸出電路 38···位址寫入電路 22...仲裁器 38a...傳輸閘 24...心控制電路 38b...溶絲 26…預解碼器 38C...MOS電晶體 28...冗餘判斷電路 40... AND 電路 30…延遲電路 42... OR 電路 32...閃電路 44...列區塊選擇器 32a...CMOS 傳輸閘 46...句組線路選擇器 32b...閂段 32c...NAND 閘 48...冗餘句組線路選擇器 31

Claims (1)

1276109 十、申請專利範圍： 1. 一種半導體記憶體，包含： 一記憶體心具有數個正常記憶體胞元與疏緩故障 的正常記憶體胞元之至少一冗餘記憶體胞元； 5 一内部要求產生器周期性地產生一内部存取要求； 一命令輸入電路接收透過一外部接頭被供應之一 外部存取要求； 一仲裁器在該等内部存取要求與該等外部存取要 求衝突時判斷該等内部存取要求與該等外部存取要求 10 是那一個取得較高優先權； 一心控制電路在回應於每一該等内部存取要求與 該等外部存取要求下使得該等記憶體心實施内部存取 作業與外部存取作業； 一冗餘判斷電路在回應於每一該等内部存取要求 15 與該等外部存取要求下以該等仲裁器所判斷的優先權 順序來實施冗餘判斷，該等冗餘判斷係判斷該正常記憶 體胞元之一與該等冗餘記憶體胞元間是那一個將被存 取，及當該仲裁器給予該等内部存取要求比該等外部存 取要求之較高優先權時該等冗餘判斷電路在回應於該 20 等内部存取要求下於該等内部存取作業之際實施對應 於該等外部存取要求的冗餘判斷；以及 一保存電路與每一該内部與外部存取作業之開始 同步地保存該等冗餘判斷電路之判斷結果並輸出該等 判斷結果至該等記憶體心。 32 1276109 2.如申請專利範圍第1項所述之半導體記憶體，進一步包 含： 一内部位置產生器產生一内部位址，其表示依照該 等内部存取要求被存取之該等正常記憶體胞元； 5 一位址輸入電路透過一外部接頭接收一外部位址 ，該等外部位址表示依照該等外部存取要求被存取之該 等正常記憶體胞元；以及 一位址交換電路選擇該等内部位址至該等内部存 取作業被開始為止，及在該等仲裁器給予該等内部存取 10 要求比該等外部存取要求之較高優先權時在回應於該 等内部存取作業下選擇該等外部位址與輸出所選擇之 半導體記憶體，及其中 該等冗餘判斷電路依照由該等位址交換電路被輸 出之位址實施該等冗餘判斷。 15 3.如申請專利範圍第2項所述之半導體記憶體，其中： 一預解碼器將由該等位址交換電路被輸出之一位 址預解碼，及其中 該等冗餘判斷電路依照由該等預解碼器被輸出之 一閂電路位址實施該等冗餘判斷。 20 4.如申請專利範圍第2項所述之半導體記憶體，其中： 該等冗餘判斷電路具有一程式規劃電路規劃表示 該等故障記憶體胞元之一位址； 該等程式規劃電路在被規劃之該等位址與由該等 位址交換電路被輸出之位址相符時輸出一擊中信號； 33 1276109 該等保存電路與每一該内部與外部存取作業之開 始同步地保存該等擊中信號並輸出所保存之擊中信號 至該等記憶體心；以及 該等記憶體心在回應於由該等保存電路被輸出之 5 該等擊中信號下禁止對該等正常記憶體胞元之存取與 對該等冗餘記憶體胞元之存取。 5. 如申請專利範圍第2項所述之半導體記憶體，其中： 該等冗餘判斷電路具有數個程式規劃電路規劃表 示故障正常記憶體胞元之位址，該程式規劃電路分別對 10 應於於該冗餘記憶體胞元被形成； 當該被規劃之位址與由該位址交換電路被輸出之 位址示相符，每一該程式規劃電路輸出一擊中信號與一 預解碼信號； 該等保存電路與每一該内部與外部存取作業之開 15 始同步地保存該等擊中信號並輸出所保存之擊中信號 記憶體陣列與預解碼信號至該等記憶體心；以及 該等記憶體心在回應於由該等保存電路被輸出之 該等擊中信號下禁止對該等正常記憶體胞元之存取與 對該等對應於該等預解碼信號的冗餘記憶體胞元之存 20 取。 6. 如申請專利範圍第5項所述之半導體記憶體，其中該等 記憶體心包括： 數個記憶體區塊，其每一個包括該正常記憶體胞元 與該等冗餘記憶體胞元； 34 1276109 一解碼電路在回應於透過該等保存電路被供應之 該等擊中信號與該等預解碼信號下選擇包括有對應於 該等預解碼信號之該等冗餘記憶體胞元的該記憶體區 塊之一。 5 7.如申請專利範圍第1項所述之半導體記憶體，其中： 該等内部存取作業與該等外部存取作業所必要之 時間總和等於或短於該等外部存取要求之最小供應時 段的外部週期時間。 35