KR20050109042A - 반도체 메모리 - Google Patents

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KR20050109042A
KR20050109042A KR1020040114026A KR20040114026A KR20050109042A KR 20050109042 A KR20050109042 A KR 20050109042A KR 1020040114026 A KR1020040114026 A KR 1020040114026A KR 20040114026 A KR20040114026 A KR 20040114026A KR 20050109042 A KR20050109042 A KR 20050109042A
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Abstract

본 발명은 반도체 메모리의 액세스 시간을 단축하는 것을 목적으로 한다.
재정 회로(22)는 내부 액세스 요구(IREFZ) 및 외부 액세스 요구(RDZ, WRZ)가 경합할 때에 어느 쪽을 우선시킬 것인지를 판정한다. 용장 판정 회로(28)는 내부 액세스 요구(IREFZ) 및 외부 액세스 요구(RDZ, WRZ)에 각각 대응하여 통상 메모리 셀 또는 용장 메모리 셀의 어느 것을 액세스할 것인지를 판정한다(용장 판정). 용장 판정 회로(28)는 재정 회로(22)가 내부 액세스 요구(IREFZ)를 우선할 때, 외부 액세스 요구(RDZ, WRZ)에 대응하는 용장 판정을 내부 액세스 동작중에 실행한다. 유지 회로(32)는 메모리 코어(34)의 오동작을 방지하기 위해서 용장 판정 결과를 유지하여, 외부 액세스 요구(RDZ, WRZ)에 따르는 용장 판정 결과가 내부 액세스 동작을 실행하고 있는 메모리 코어(34)에 전달되는 것을 방지한다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 리프레시 동작이 필요한 다이나믹 메모리 셀을 갖는 반도체 메모리 및 그 동작 방법에 관한 것이다.
최근, 의사 SRAM(Pseudo-SRAM)으로 불리는 반도체 메모리가 주목받고 있다. 의사 SRAMF, DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지고, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써 SRAM으로서 동작한다. 다이나믹 메모리 셀은 면적이 작기 때문에 비트 비용이 낮고, 또한 대용량의 의사 SRAM을 개발할 수 있다.
의사 SRAM은 리프레시 동작을 실행하기 위한 내부 리프레시 요구를 외부 액세스 요구(독출 요구 또는 기록 요구)와 무관계(비동기)로 발생한다. 이 때문에, 리프레시 동작은 액세스 동작(독출 동작 또는 기록 동작)과 경합하는 경우가 있다. 의사 SRAM은 SRAM 인터페이스를 갖기 때문에, 이 경합이 발생했을 때에도 외부의 시스템에 대하여 리프레시 동작을 숨길 필요가 있다. 이 때문에, 이 종류의 의사 SRAM에서는 외부 액세스 요구의 최소 공급 간격인 외부 액세스 사이클(제품사양)은 외부 액세스 요구에 응답하여 의사 SRAM 내부에서 실행되는 1회의 액세스 동작의 실시간(내부 액세스 동작 시간)과, 의사 SRAM 내부에서 실행되는 1회의 리프레시의 실시간(리프레시 동작 시간)과의 합계보다 길게 설정되어 있다. 여기서, 독출 동작에 있어서, 독출 요구를 받고 나서 독출 데이터가 출력되기까지의 독출 액세스 시간은 독출 요구와 내부 리프레시 요구가 경합하여, 독출 동작이 리프레시 동작의 후에 실행되는 경우에 가장 길어진다.
의사 SRAM 등의 반도체 메모리는 기판 중의 결정 결함 및 제조 공정에서의 이물 등에 기인하는 불량을 구제하여, 수율을 향상하기 위해서 용장 회로를 갖고 있다. 구체적으로는, 시험 공정에서, 예컨대, 불량의 워드선 대신에 용장 워드선을 사용함으로써 불량이 구제된다. 용장 회로를 갖는 의사 SRAM에서는 액세스 동작마다 및 리프레시 동작마다 용장 회로의 사용의 유무를 판정하지 않으면 안 된다. 이 때문에, 용장 판정에 걸리는 시간은 액세스 시간을 증가시키는 요인이 되고 있다. 특히, 독출 요구와 내부 리프레시 요구가 경합하여 독출 동작이 리프레시 동작 후에 실행되는 경우, 독출 요구를 받고 나서 독출 데이터를 출력할 때까지 용장 판정을 2회 행할 필요가 있고, 액세스 시간에의 영향은 크다.
의사 SRAM 등의 반도체 메모리는 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스를 순차로 생성하는 리프레시 카운터를 갖고 있다. 리프레시 어드레스 가 순차로 생성되는 것을 이용하여, 다음 리프레시 어드레스의 용장 판정을 미리 행하는 기술이 개시되어 있다. (예컨대, 특허문헌 1, 2).
[특허문헌 1] 일본 특허 공개 2003-323798호 공보
[특허문헌 2] 일본 특허 공개 2003-68071호 공보
독출 동작에서는 독출 어드레스가 독출 요구와 동시에 의사 SRAM에 공급된다. 이 때문에, 독출 어드레스의 용장 판정은 리프레시 어드레스와 달리, 독출 요구를 받기 전에 미리 행할 수 없다. 이 때문에, 종래, 독출 요구와 내부 리프레시 요구가 경합하여 독출 동작이 리프레시 동작 후에 실행되는 경우, 독출 어드레스의 용장 판정은 리프레시 동작 후에 행해지고 있다.
본 발명의 목적은 리프레시 동작을 내부에서 자동적으로 실행하는 반도체 메모리의 액세스 시간을 단축하는 것에 있다. 특히, 내부 리프레시 요구와 외부 액세스 요구가 경합하여 리프레시 동작이 먼저 실행되는 경우에, 외부 액세스 요구에 응답하는 액세스 시간을 단축하는 것에 있다.
본 발명의 반도체 메모리의 일형태에서는, 메모리 코어는 복수의 통상 메모리 셀과 불량의 통상 메모리 셀을 구제하기 위한 적어도 하나의 용장 메모리 셀을 갖는다. 내부 요구 발생 회로는 내부 액세스 요구를 주기적으로 발생한다. 커맨드 입력 회로는 외부 단자를 통해 공급되는 외부 액세스 요구를 받는다. 재정 회로는 내부 액세스 요구와 외부 액세스 요구가 경합할 때에 어느 쪽을 우선시킬 것인지를 판정한다. 코어 제어 회로는 내부 액세스 요구 및 외부 액세스 요구에 각각 응답하여 메모리 코어에 내부 액세스 동작 및 외부 액세스 동작을 실행시킨다.
용장 판정 회로는 내부 액세스 요구 및 외부 액세스 요구에 각각 대응하여 통상 메모리 셀 또는 용장 메모리 셀의 어느 것을 액세스할 것인지를 판정한다(용장 판정). 용장 판정 회로는 재정 회로가 우선 판정을 할 때, 내부 액세스 요구 및 외부 액세스 요구에 각각 대응하는 용장 판정을 그 우선순에 따라서 실행한다. 또한, 용장 판정 회로는 재정 회로가 내부 액세스 요구를 외부 액세스 요구보다 우선시켰을 때에 내부 액세스 요구에 응답하는 내부 액세스 동작중에 외부 액세스 요구에 대응하는 용장 판정을 실행한다. 이 때문에, 외부 액세스 요구에 응답하는 외부 액세스 동작중에 용장 판정을 실행하는 것이 불필요하게 되어 외부 액세스 동작 시간을 단축할 수 있다. 이 결과, 외부 액세스 요구를 받고 나서 메모리 셀에 유지되어 있는 데이터를 독출하기까지의 액세스 시간을 단축할 수 있다. 특히, 액세스 시간은 외부 액세스 요구와 외부 액세스 동작과의 사이에 내부 액세스 동작이 삽입되는 경우가 워스트(worst)가 된다. 워스트의 액세스 시간을 단축할 수 있기 때문에 반도체 메모리의 전기적 특성을 향상할 수 있다.
유지 회로는 내부 액세스 동작 및 외부 액세스 동작의 개시에 각각 동기하여 용장 판정 회로에 의한 판정 결과를 유지하고, 유지하고 있는 판정 결과를 메모리 코어에 출력한다. 이 때문에, 용장 판정이 내부 액세스 동작중에 실행되는 경우에도 그 판정 결과가 내부 액세스 동작을 실행하고 있는 메모리 코어에 전달되는 것을 방지할 수 있다. 즉, 메모리 코어의 오동작이 방지된다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 내부 어드레스 생성 회로는 내부 액세스 요구에 의해 액세스되는 통상 메모리 셀을 나타내는 내부 액세스를 생성한다. 어드레스 입력 회로는 외부 액세스 요구에 의해 액세스되는 통상 메모리 셀을 나타내는 외부 어드레스를 외부 단자를 통해 수신한다. 어드레스 전환 회로는 재정 회로가 내부 액세스 요구를 외부 액세스 요구보다 우선시켰을 때에 내부 액세스 동작이 시작될 때까지 내부 어드레스를 선택하고, 내부 액세스 동작의 개시에 응답하여 외부 어드레스를 선택하며, 선택한 어드레스를 출력한다. 이 구성에 의해, 용장 판정 회로는 내부 액세스 동작중에 어드레스 전환 회로로부터 출력되는 외부 어드레스를 이용하여 용장 판정을 개시할 수 있다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 프리디코더는 어드레스 전환 회로로부터 출력되는 어드레스를 프리디코드한다. 용장 판정 회로는 프리디코더로부터 출력되는 프리디코드 어드레스에 따라서 용장 판정을 실행한다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 용장 판정 회로는 불량의 통상 메모리 셀을 나타내는 어드레스를 프로그램하는 프로그램 회로를 갖고 있다. 프로그램 회로는 프로그램된 어드레스가 어드레스 전환 회로로부터 출력되는 어드레스에 일치했을 때에 히트 신호를 출력한다. 유지 회로는 히트 신호를 내부 액세스 동작 및 외부 액세스 동작의 개시에 각각 동기하여 유지하고, 유지하고 있는 히트 신호를 메모리 코어에 출력한다. 이 때문에, 용장 판정 회로가,외부 어드레스의 용장 판정을 내부 액세스 동작중에 실행하여, 히트 신호를 출력하더라도, 그 히트 신호는 외부 액세스 동작이 시작될 때까지 유지부에 유지된다. 따라서, 메모리 코어는 오동작하지 않고, 유지 회로에서 출력되는 히트 신호에 응답하여, 통상 메모리 셀의 액세스를 금지하고, 용장 메모리 셀을 액세스할 수 있다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 용장 판정 회로는 불량의 통상 메모리 셀을 나타내는 어드레스를 프로그램하는 복수의 프로그램 회로를 갖고 있다. 프로그램 회로는 복수의 용장 메모리 셀에 대응하여 각각 형성되어 있다. 프로그램 회로는 프로그램된 어드레스가 어드레스 전환 회로로부터 출력되는 어드레스에 일치했을 때에 히트 신호를 출력하는 동시에, 대응하는 용장 메모리 셀을 나타내는 프리디코드 신호를 각각 출력한다. 유지 회로는 히트 신호 및 프리디코드 신호를 내부 액세스 동작 및 외부 액세스 동작의 개시에 각각 동기하여 유지하고, 유지하고 있는 히트 신호 및 프리디코드 신호를 메모리 코어에 출력한다. 이 때문에, 용장 판정 회로가 외부 어드레스의 용장 판정을 내부 액세스 동작중에 실행하여, 히트 신호 및 프리디코드 신호를 출력하더라도, 히트 신호 및 프리디코드 신호는 외부 액세스 동작이 개시될 때까지 유지부에 유지된다. 따라서, 메모리 코어는 오동작하지 않고, 유지 회로에서 출력되는 히트 신호에 응답하여, 통상 메모리 셀의 액세스를 금지하고, 프리디코드 신호에 대응하는 용장 메모리 셀을 액세스할 수 있다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 메모리 코어는 통상 메모리 셀 및 용장 메모리 셀을 포함하는 복수의 메모리 블록을 갖고 있다. 메모리 코어의 디코드 회로는 유지 회로를 통해 공급되는 히트 신호 및 프리디코드 신호에 응답하여 프리디코드 신호에 대응하는 용장 메모리 셀을 포함하는 메모리 블록을 선택한다. 메모리 블록의 선택을 용장 판정의 후에 실행함으로써 외부 액세스 동작과 용장 판정 동작을 용이하게 분리할 수 있다. 이 결과, 내부 액세스 동작중에 외부 어드레스의 용장 판정을 용이하게 실행할 수 있다.
본 발명의 반도체 메모리의 일형태에 있어서의 바람직한 예에서는, 내부 액세스 동작에 필요한 시간 및 외부 액세스 동작에 필요한 시간의 합계는 외부 액세스 요구의 최소 공급 간격인 외부 사이클 시간보다 짧다. 이 때문에, 반도체 메모리를 사용하는 사용자는 내부 액세스 동작을 의식하지 않고서 시스템 설계를 할 수 있고, 설계 효율을 향상할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은 복수 비트로 구성되어 있다. 도면 중의 ◎은 외부 단자(칩 위의 패드에 대응)를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다. 선두에 "/"가 붙어 있는 신호 및 말미에 "X"가 붙어 있는 신호는 부논리를 나타내고 있다.
도 1은 본 발명의 반도체 메모리의 일실시형태를 나타내고 있다. 이 반도체 메모리는 DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지고, SRAM의 인터페이스를 갖는 의사 SRAM 칩으로서 형성되어 있다. 의사 SRAM은 외부에서 리프레시 커맨드를 받는 일없이, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 의사 SRAM은, 예컨대, 휴대 전화에 탑재되는 워크 메모리에 사용된다.
의사 SRAM은 커맨드 디코더(10)(커맨드 입력 회로), 리프레시 타이머(12)(내부 요구 발생 회로), 리프레시 카운터(14)(내부 어드레스 생성 회로), 어드레스 전환 회로(16), 어드레스 입력 회로(18), 데이터 입출력 회로(20), 재정 회로(22), 코어 제어 회로(24), 프리디코더(26), 용장 판정 회로(28), 지연 회로(30), 래치 회로(32)(유지 회로) 및 메모리 코어(34)를 갖고 있다.
커맨드 디코더(10)는 커맨드 단자(CMD)(외부 단자)를 통해 외부에서 커맨드 신호(CMD)[칩 인에이블 신호(/CE1), 출력 허가 신호(/OE), 기록 인에이블 신호(/WE), 하위 바이트 컨트롤 신호(/LB), 상위 바이트 컨트롤 신호(/UB), 클록 신호(CLK)]를 받는다. 커맨드 디코더(12)는 커맨드 신호(CMD)를 해독하여, 독출 동작을 실행하기 위한 독출 제어 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 제어 신호(WRZ)를 출력한다. 또, 이 의사 SRAM은 클록 신호(CLK)에 동기하여 동작하는 클록 동기식 메모리이다.
리프레시 타이머(12)는 내부 리프레시 요구 신호(IREFZ)(내부 액세스 요구)를 소정의 주기로 출력한다. 리프레시 타이머(12)는, 예컨대, 발진 신호를 생성하는 링 오실레이터와, 링 오실레이터의 출력으로부터 내부 리프레시 요구 신호(IREFZ)를 생성하기 위한 분주 회로로 구성되어 있다. 리프레시 카운터(14)는 내부 리프레시 요구 신호(IREFZ)에 응답하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)를 순차 생성한다.
어드레스 전환 회로(16)는 리프레시 스위치 신호(RFSW)의 활성화중에 리프레시 카운터(14)로부터 출력되는 리프레시 어드레스 신호(REFAD)를 내부 로우 어드레스 신호(IRAD)로서 출력하고, 기록 및 독출 스위치 신호(RWSW)의 활성화중에 로우 어드레스 신호(RAD)를 내부 로우 어드레스 신호(IRAD)로서 출력한다.
어드레스 입력 회로(18)는 어드레스 단자(AD)(AD0-20; 외부 단자)를 통해 어드레스 신호(AD)를 수신하여, 수신한 신호를 로우 어드레스 신호(RAD)(상위 어드레스) 및 칼럼 어드레스 신호(CAD)(하위 어드레스)로서 출력한다. 또, 의사 SRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식의 메모리이다.
데이터 입출력 회로(20)는 독출 동작시에 메모리 셀(MC)로부터의 독출 데이터를 공통 데이터 버스(CDB)를 통해 수신하고, 수신한 데이터를 데이터 단자(DQ)(DQ0-15)에 출력한다. 또한, 데이터 입출력 회로(20)는 기록 동작시에 기록 데이터를 데이터 단자(DQ)(DQ0-15)를 통해 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 또, 데이터 단자(DQ0-7)는 하위 바이트 컨트롤 신호(/LB)가 저레벨로 활성화되어 있을 때만 유효하게 되고, 데이터 단자(DQ8-15)는 상위 바이트 컨트롤 신호(/UB)가 저레벨로 활성화되어 있을 때만 유효하게 된다.
재정 회로(22)는 제어 신호(RDZ, WRZ)(독출 요구, 기록 요구=외부 액세스 요구)와 내부 리프레시 요구 신호(IREFZ)(리프레시 요구=내부 액세스 요구)의 천이 엣지를 비교함으로써 이들 요구의 경합을 판단하여, 액세스 동작(외부 액세스 동작) 및 리프레시 동작(내부 액세스 동작)의 어느 것을 우선시킬 것인지를 결정한다. 재정 회로(22)는 액세스 동작이 우선되는 경우, 리프레시 요구를 일시 유지하여, 외부 액세스 요구에 응답하여 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다. 이 후, 재정 회로(22)는 타이밍 신호(RDPZ 또는 WRPZ)에 대응하는 메모리 코어(34)의 액세스 동작의 완료에 응답하여, 유지하고 있는 리프레시 요구에 따라서 리프레시 타이밍 신호(REFPZ)를 출력한다.
또한, 재정 회로(22)는 리프레시 동작이 우선되는 경우, 외부 액세스 요구를 일시 유지하고, 리프레시 요구에 응답하여 리프레시 타이밍 신호(REFPZ)를 출력한다. 이 후, 재정 회로(22)는 리프레시 요구에 대응하는 메모리 코어(34)의 액세스 동작의 완료에 응답하여, 유지하고 있는 외부 액세스 요구에 따라서 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다.
코어 제어 회로(24)는 독출 타이밍 신호(RDPZ), 기록 타이밍 신호(WRPZ), 또는 리프레시 타이밍 신호(REFPZ)를 받았을 때에 메모리 코어(34)를 동작시키는 타이밍 신호인 워드선 제어 신호(TWZ), 센스 앰프 활성화 신호(LEZ) 및 비트선 리셋 신호(BRS)를 출력한다. 또한, 코어 제어 회로(24)는 메모리 코어(34)의 동작 상태에 맞춰 리프레시 스위치 신호(RFSW), 기록 및 독출 스위치 신호(RWSW), 로우 블록 선택 신호(RBLKSELZ) 및 래치 펄스 신호(LATPZ)를 출력한다.
프리디코더(26)는 내부 로우 어드레스 신호(IRAD)를 프리디코드하여, 프리디코드 어드레스 신호(RAZ)로서 출력한다. 용장 판정 회로(28)의 앞에 프리디코더(26)를 배치함으로써 용장 판정 회로(28)는 프리디코드 어드레스 신호(RAZ)를 이용하여 용장 판정할 수 있다. 용장 판정에 사용하는 어드레스의 비트수가 감소하기 때문에 용장 판정 회로(28)의 회로 규모는 작아져, 용장 판정 시간도 단축된다. 용장 판정 회로(28)는 리프레시 요구, 독출 요구 및 기록 요구에 각각 대응하여, 메모리 셀(MC) 또는 용장 메모리 셀(RMC)의 어느 것을 액세스할 것인지를 판정한다(용장 판정). 구체적으로는, 용장 판정 회로(28)는 프리디코드 어드레스 신호(RAZ)가 불량의 메모리 셀(MC) 또는 불량의 워드선(WL)을 나타냈을 때에 불량의 워드선(WL)의 대신해서 선택하는 용장 워드선(RWL)(후술하는 도 5)에 대응하는 용장 어드레스 신호(REDADX)와 히트 신호(HITZ)를 출력한다. 리프레시 요구와 액세스 요구가 경합할 때, 용장 판정은 재정 회로(22)가 판정한 우선순으로 실행된다.
지연 회로(30)는 용장 판정 회로(28)의 동작 시간과 동일한 지연 시간을 갖고 있다. 지연 회로(30)는 프리디코드 어드레스 신호(RAZ)를 지연시켜, 지연 프리디코드 어드레스 신호(DRAZ)로서 출력한다. 래치 회로(32)는 래치 펄스 신호(LATPZ)에 동기하여 히트 신호(HITZ), 용장 어드레스 신호(REDADX) 및 지연 프리디코드 어드레스 신호(DRAZ)를 각각 래치하여, 래치한 신호를 로우 블록 선택 신호(RBLKSELZ)에 동기하여 출력한다.
메모리 코어(34)는 메모리 어레이(ARY), 워드 디코더부(WDEC), 센스 앰프부(SA), 프리차지부(PRE), 칼럼 디코더부(CDEC), 센스 버퍼부(SB), 및 라이트 앰프부(WA)를 갖고 있다. 메모리 어레이(ARY)는 복수의 휘발성의 통상 메모리 셀(MC)(다이나믹 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL, /BL)(상보의 비트선)을 갖고 있다. 또한, 도시하지 않지만, 메모리 어레이(ARY)는 복수의 휘발성의 용장 메모리 셀(RMC)(다이나믹 메모리 셀)과, 용장 메모리 셀(RMC)에 접속된 복수의 용장 워드선(RWL)을 갖고 있다. 통상 메모리 셀(MC) 및 용장 메모리 셀(RMC)은 공통의 비트선(BL, /BL)에 접속되어 있다. 각 메모리 셀(MC, RMC)은 일반의 DRAM의 메모리 셀과 동일하여, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL)(또는 /BL)과의 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)(또는 RWL)에 접속되어 있다. 워드선(WL, RWL)의 선택에 의해 독출 동작, 기록 동작, 및 리프레시 동작 중 어느 하나가 실행된다. 메모리 어레이(ARY)는 독출 동작, 기록 동작 및 리프레시 동작 중 어느 하나를 실행한 후, 비트선 리셋 신호(BRS)에 응답하여 비트선(BL, /BL)을 소정의 전압에 프리차지하는 프리차지 동작을 실행한다.
워드 디코더부(WDEC)(디코드 회로)는 래치 회로(32)로부터 출력되는 신호에 따라서 동작하여, 워드선 제어 신호(TWZ)에 동기하여 워드선(WL, RWL) 중 어느 하나를 선택하고, 선택한 워드선(WL 또는 RWL)을 고레벨로 변화시킨다. 칼럼 디코더부(CDEC)는 칼럼 어드레스 신호(CAD)에 따라서 비트선(BL, /BL)과 데이터 버스(DB)를 각각 접속하는 칼럼 스위치를 온시키는 칼럼선 신호를 출력한다.
센스 앰프부(SA)는 복수의 센스 앰프를 갖고 있다. 각 센스 앰프는 센스 앰프 활성화 신호(LEZ)에 응답하여 동작하여, 비트선(BL, /BL) 위의 데이터의 신호량을 증폭한다. 센스 앰프로 증폭된 데이터는 독출 동작시에 칼럼 스위치를 통해 데이터 버스(DB)에 전달되어, 기록 동작시에 비트선을 통해 메모리 셀(MC)(또는 RMC)에 기록된다. 프리차지부(PRE)는 비트선쌍(BL, /BL)에 각각 접속된 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로는 비트선 리셋 신호(BRS)에 응답하여 비트선(BL, /BL)을 소정의 전압에 프리차지한다.
센스 버퍼부(SB)는 데이터 버스(DB) 위의 독출 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 라이트 앰프부(WA)는 공통 데이터 버스(CDB) 위의 기록 데이터의 신호량을 증폭하여, 데이터 버스(DB)에 출력한다.
도 2는 도 1에 나타낸 메모리 코어(34)의 상세한 내용을 나타내고 있다. 메모리 코어(34)는 서로 대상인 한 쌍의 메모리 어레이(ARY)를 갖고 있다. 메모리 어레이(ARY)는 도면의 가로 방향으로 연장되는 파선에 의해 복수의 로우 블록(RBLK)(메모리 블록)으로 구획되어 있다. 도면에서는 로우 블록(RBLK)의 하나를 굵은 테로 나타내고 있다. 각 로우 블록(RBLK)은 복수의 워드선(WL)과, 2개의 용장 워드선(RWL)을 갖고 있다. 워드선(WL)은 도시하지 않는 통상 메모리 셀(MC)에 접속되고, 용장 워드선(RWL)은 도시하지 않는 용장 메모리 셀(RMC)에 접속되어 있다. 로우 블록(RBLK) 중 어느 하나가 1회의 독출 동작, 기록 동작 또는 리프레시 동작에 따라서 선택된다.
이 예에서는 메모리 코어(34)는 8개의 로우 블록(RBLK)을 갖고 있고, 16개의 용장 워드선(RWL)을 갖고 있다. 어떤 로우 블록(RBLK)의 메모리 셀(MC) 또는 워드선(WL)의 불량은 동일한 로우 블록(RBLK)의 용장 워드선(RWL)뿐만 아니라, 다른 로우 블록(RBLK)의 용장 워드선(RWL)을 사용하여 구제할 수 있다. 이 때문에, 하나의 로우 블록(RBLK) 내의 16개의 워드선(WL)이 불량의 경우에도 이들 불량을 구제할 수 있다.
또한, 메모리 어레이(ARY)는 도면의 세로 방향으로 연장되는 파선에 의해 복수의 칼럼 블록(CBLK)으로 구획되어 있다. 각 칼럼 블록(CBLK)은 복수의 비트선쌍(BL, /BL)(도시하지 않음)과 복수의 칼럼 선택 신호선(CL)을 갖고 있다. 칼럼 선택 신호선(CL)은 칼럼 디코더부(CDEC)에 의해 활성화된다. 메모리 어레이(ARY)마다 칼럼 선택 신호선(CL) 중 어느 하나가(각 DQ마다 1개), 1회의 독출 동작, 기록 동작 또는 리프레시 동작에 따라서 선택된다. 즉, 2개의 칼럼 블록(CBLK)이 동시에 동작한다.
칼럼 디코더부(CDEC) 및 프리차지부(PRE)는 메모리 어레이(ARY)의 일단[칼럼 블록(CBLK)의 일단]에 배치되어 있다. 센스 앰프부(SA), 센스 버퍼부(SB) 및 라이트 앰프부(WA)는 메모리 어레이(ARY)의 타단[칼럼 블록(CBLK)의 타단]에 배치되어 있다. 워드 디코더부(WDEC)는 메모리 어레이(ARY)의 사이에 메모리 어레이(ARY)에 대응하여 각각 배치되어 있다. 워드 디코더부(WDEC)의 사이에는 제어 회로부(CONT)가 배치되어 있다.
도 3은 도 1에 나타낸 용장 판정 회로(28)의 상세한 내용을 나타내고 있다. 도면에 나타낸 회로는 용장 워드선(RWL)에 대응하여 각각 형성되어 있다. 즉, 용장 판정 회로(28)는 도면에 나타낸 회로를 16개 갖고 있다. 용장 판정 회로(28)는 대응하는 용장 워드선(RWL)의 사용/미사용을 판정하는 용장 판정 회로(36), 구제하는 워드선(WL)의 어드레스를 기록하기 위한 4개의 어드레스 기록 회로(38)(프로그램 회로), AND 회로(40) 및 OR 회로(42)를 갖고 있다.
용장 판정 회로(36)는 pMOS 트랜지스터와 nMOS 트랜지스터와의 사이에 저지(judge) 퓨즈(36a)가 삽입된 CMOS 인버터(36b)와, CMOS 인버터(36b)의 출력 레벨을 래치하기 위한 피드백 회로(36c)(인버터+nMOS 트랜지스터)를 갖고 있다. CMOS 인버터(36b)의 입력은 의사 SRAM의 파워온시에 래치 회로를 초기화하기 위해서 일시적으로 고레벨로 변화되는 스타터 신호(STTZ)를 받는다. 용장 판정 회로(36)는 스타터 신호(STTZ)에 의해, 저지 퓨즈(36a)의 프로그램 상태에 따라서 초기 설정된다. CMOS 인버터(36b)는 전원 단자를 통해 공급되는 외부 전원 전압을 강압한 내부 전원 전압(VII)을 받고 있다. 저지 퓨즈(36a)가 컷트(프로그램)되어 있는 경우, 용장 판정 회로(36)는 고레벨의 용장 신호(REDZ)와, 저레벨의 용장 신호(REDX)를 출력한다. 저지 퓨즈(36a)가 컷트되어 있지 않은 경우, 용장 판정 회로(36)는 저레벨의 용장 신호(REDZ)와 고레벨의 용장 신호(REDX)를 출력한다.
각 어드레스 기록 회로(38)는 4개의 CMOS 전달 게이트(38a)와, CMOS 전달 게이트(38a)의 출력에 접속된 4개의 퓨즈(38b)와, nMOS 트랜지스터(38c)를 갖고 있다. 4개의 CMOS 전달 게이트(38a)는 고레벨의 용장 신호(REDZ) 및 저레벨의 용장 신호(REDX)를 받았을 때에 온하여, 4개의 프리디코드 어드레스 신호(RAZ)(RAZ0-3, RAZ4-7, RAZ8-11 또는 RAZ12-15)를 퓨즈(38b)에 각각 전달한다. 4개의 퓨즈(38b)는 CMOS 전달 게이트(38a)의 출력과 출력 단자(OUT)와의 사이에 각각 배치되어 있다. nMOS 트랜지스터(38c)는 출력 단자(OUT)와 접지선(VSS)과의 사이에 배치되어, 게이트로 용장 신호(REDX)를 받고 있다.
각 어드레스 기록 회로(38)는 대응하는 용장 워드선(RWL)을 사용할 때, 즉, 용장 판정 회로(36)의 퓨즈(36a)가 컷트될 때에 구제하는 워드선(WL)을 나타내는 프리디코드 어드레스 신호(RAZ)가 프로그램된다. 구체적으로는, 각 어드레스 기록 회로(38)에 있어서, 4개의 프리디코드 어드레스 신호(RAZ) 중 어느 하나만을 출력 단자(OUT)에 전달하기 위해서 4개의 퓨즈(38b) 중 3개가 컷트된다.
AND 회로(40)는 어드레스 기록 회로(38)로부터 출력되는 프리디코드 어드레스 신호(RAZ)가 전부 고레벨일 때에 고레벨의 히트 신호(HITZ0)를 출력한다. 도시하지 않는 다른 어드레스 기록 회로(38)에 대응하는 복수의 AND 회로(40)는 히트 신호(HITZ1-15)를 각각 출력한다. 히트 신호(HITZ0)의 반전 논리는 용장 어드레스 신호(REDADX0)(또는 REDADX1-15)로서 출력된다. OR 회로(42)는 히트 신호(HITZ0-15) 중 어느 하나가 고레벨일 때에 고레벨의 히트 신호(HITZ)를 출력한다.
전술한 용장 판정 회로(28)에서는 의사 SRAM의 시험 공정에서 구제하는 워드선(WL)을 나타내는 어드레스에 따라서 퓨즈(36a, 38b)가 프로그램된다. 프로그램된 용장 판정 회로(28)는 프로그램된 프리디코드 어드레스 신호(RAZ)를 프리디코더(26)로부터 받았을 때, 히트 신호(HITZ)와, 불량의 워드선(WL) 대신에 사용하는 용장 워드선(RWL)을 나타내는 용장 어드레스 신호(REDADX)를 활성화한다. 또, 저지 퓨즈(36a) 및 퓨즈(38b)는 폴리실리콘, 플러그 또는 불휘발성 메모리 셀 등으로 형성되어 있다.
도 4는 도 1에 나타낸 래치 회로(32)의 상세한 내용을 나타내고 있다. 래치 회로(32)는 프리디코드 어드레스 신호(DRAZ0-n), 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX0-15)에 각각 대응하여 형성되어 있다.
각 래치 회로(32)는 CMOS 전달 게이트(32a), 래치부(32b) 및 NAND 게이트(32c)를 갖고 있다. CMOS 전달 게이트(32a)는 고레벨의 래치 펄스 신호(LATPZ)를 받았을 때에 온한다. 래치부(32b)는 CMOS 전달 게이트(32a)를 통해 전달되는 신호의 논리 레벨을 래치한다. NAND 게이트(32c)는 로우 블록 선택 신호(RBLKSELZ)의 고레벨 기간에 래치된 신호 레벨을 프리디코드 어드레스 신호(LRAZ0-n), 히트 신호(LHITZ) 또는 용장 어드레스 신호(LREDADX0-15)로서 출력한다.
도 5는 도 1에 나타낸 워드 디코더부(WDEC)의 상세한 내용을 나타내고 있다. 워드 디코더부(WDEC)는 도 2에 나타낸 8개의 로우 블록(RBLK)에 각각 대응하는 로우 블록 선택 회로(44), 워드선 선택 회로(46) 및 용장 워드선 선택 회로(48)를 갖고 있다.
각 로우 블록 선택 회로(44)는 독출 동작, 기록 동작 또는 리프레시 동작에 있어서, 내부 로우 어드레스 신호(IRAD)가 용장 판정 회로(28)에 프로그램된 어드레스가 아니고[히트 신호(LHITZ)=저레벨], 또한 프리디코드 어드레스 신호(LRAZ)(LRAZ0-n)의 상위 비트가 대응하는 로우 블록(RBLK)을 나타낼 때에 워드선(WL) 중 어느 하나를 선택하기 위해서, 고레벨의 활성화 신호(ACTZ)(ACTZ0-m)와 저레벨의 용장 활성화 신호(RACTZ)(RACTZ0-8)를 출력한다.
각 로우 블록 선택 회로(44)는 독출 동작, 기록 동작 또는 리프레시 동작에 있어서, 내부 로우 어드레스 신호(IRAD)가 용장 판정 회로(28)에 프로그램된 어드레스일 때에[히트 신호(LHITZ)=고레벨], 용장 워드선(RWL) 중 어느 하나를 선택하기 위해서, 저레벨의 활성화 신호(ACTZ)(ACTZ0-n)와 고레벨의 용장 활성화 신호(RACTZ)(RACTZ0-8)를 출력한다. 즉, 내부 로우 어드레스 신호(IRAD)(도 1)가 불량의 워드선(WL)을 나타낼 때, 내부 로우 어드레스 신호(IRAD)에 대응하는 불량의 워드선(WL)이 선택되고, 통상 메모리 셀(MC)이 액세스되는 것을 방지하기 위해서 활성화 신호(ACTZ)가 활성화되는 것이 금지되고, 용장 워드선(RWL) 중 어느 하나를 선택하여, 용장 메모리 셀을 액세스하기 위해서 용장 활성화 신호(RACTZ)가 활성화된다.
각 워드선 선택 회로(46)는 고레벨의 활성화 신호(ACTZ)를 받았을 때, 프리디코드 어드레스 신호(RAZ)의 하위 비트에 따라서 워드선(WL) 중 어느 하나를 선택한다. 선택된 워드선(WL)은 워드선 제어 신호(TWZ)의 고레벨 기간에 고레벨로 변화된다. 각 용장 워드선 선택 회로(48)는 용장 활성화 신호(RACTZ)의 활성화(고레벨) 및 대응하는 용장 어드레스 신호(LREDADX)의 활성화(저레벨)를 받았을 때에 용장 어드레스 신호(LREDADX)에 대응하는 용장 워드선(RWL)을 선택한다. 선택된 용장 워드선(RWL)은 워드선 제어 신호(TWZ)의 고레벨 기간에 고레벨로 변화된다.
도 6은 전술한 의사 SRAM의 독출 동작의 일례를 나타내고 있다. 의사 SRAM은 클록 신호(CLK)의 상승 엣지에 동기하여 커맨드 신호(CMD)를 수신한다. 커맨드 신호(CMD)(독출 커맨드 또는 기록 커맨드)의 최소 공급 간격(제품사양)인 사이클 시간은 5클록 기간으로 설정되어 있다.
이 예에서는 의사 SRAM은 클록 신호(CLK)의 상승 엣지에 동기하여 저레벨의 칩 인에이블 신호(/CE) 및 출력 허가 신호(/OE)[독출 커맨드(RD)]와, 어드레스 신호(AD0-20)를 수신하여[도 6의 (a)], 독출 동작을 실행한다. 리프레시 타이머(12)는 독출 커맨드(RD)의 수신과 동일한 타이밍에 내부 리프레시 요구 신호(IREFZ)를 출력한다[도 6의 (b)]. 리프레시 카운터(14)는 내부 리프레시 요구 신호(IREFZ)에 동기하여 카운트업하여, 리프레시 어드레스 신호(REFAD)를 RA0로부터 RA1로 변경한다[도 6의 (c)].
커맨드 디코더(10)는 독출 커맨드(RD)의 수신에 응답하여, 독출 제어 신호(RDZ)를 활성화한다[도 6의 (d)]. 재정 회로(22)는 리프레시 동작을 독출 동작보다 우선하여 실행하는 것을 판정하고, 독출 커맨드(RD)를 일시 유지하고, 리프레시 타이밍 신호(REFPZ)를 출력한다[도 6의 (e)].
코어 제어 회로(24)는 리프레시 타이밍 신호(REFPZ)에 응답하여 리프레시 스위치 신호(RFSW)를 고레벨로 활성화한다[도 6의 (f)]. 어드레스 전환 회로(16)는 리프레시 어드레스 신호(REFAD)(RA1)를 내부 로우 어드레스 신호(IRAD)로서 출력한다[도 6의 (g)]. 프리디코더(26)는 내부 로우 어드레스 신호(IRAD)를 프리디코드하여, 프리디코드 어드레스 신호(RAZ)를 출력한다[도 6의 (h)].
용장 판정 회로(28)는 프리디코드 어드레스 신호(RAZ)가 불량의 워드선(WL)을 나타내는지 여부를 판정한다. 즉, 프리디코드 어드레스 신호(RAZ)가 불량의 워드선(WL)을 나타내는 경우, 도면 중의 파선에 나타낸 바와 같이 히트 신호(HITZ) 및 치환하는 용장 워드선(RWL)을 나타내는 용장 어드레스 신호(REDADX)가 활성화된다[도 6의 (i)]. 도면 중의 굵은 화살표는 용장 판정 회로(28)에 의한 용장 판정 기간을 나타내고 있다. 또, 래치 회로(32)의 래치 동작을 하나의 래치 펄스 신호(LATPZ)로 행하기 때문에 지연 회로(30)의 지연 시간은 용장 판정 기간과 동일한 시간으로 설정되어 있다.
코어 제어 회로(24)는 메모리 코어(34)를 동작시키는 기본 타이밍 신호인 로우 제어 신호(RASZ)[코어 제어 회로(24)의 내부에서 사용된다]의 활성화로부터 소정 시간후, 래치 펄스 신호(LATPZ)를 출력한다[도 6의 (j)]. 래치 회로(22)는 래치 펄스 신호(LATPZ)의 비활성화에 동기하여, 용장 판정 결과(HITZ, REDADX) 및 지연 회로(30)로 지연된 프리디코드 어드레스 신호(DRAZ)를 래치한다. 또한, 래치 회로(22)는 로우 블록 선택 신호(RBLKSELZ)의 고레벨에의 활성화에 동기하여, 래치한 신호를 프리디코드 어드레스 신호(LRAZ), 히트 신호(LHITZ) 및 용장 어드레스 신호(LREDADX)로서 출력한다(도 6(k)). 즉, 래치 회로(22)는 리프레시 동작의 개시에 동기하여, 용장 판정 회로(28)에 의한 판정 결과를 유지하고, 유지하고 있는 판정 결과를 메모리 코어(34)에 출력한다.
워드 디코더부(WDEC)는 프리디코드 어드레스 신호(LRAZ, RAZ), 히트 신호(LHITZ) 및 용장 어드레스 신호(LREDADX)에 따라서 워드선(WL, RWL) 중 어느 하나를 선택하고, 선택한 워드선(WL 또는 RWL)을 워드선 제어 신호(TWZ)에 동기하여 고레벨로 변화시킨다[도 6의 (l)]. 그리고, 리프레시 동작이 실행된다[도 6의 (m)]. 이 예에서는, 리프레시되는 메모리 셀(MC)에 접속된 워드선(WL)에 불량이 없기 때문에 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)는 활성화되지 않는다. 이 때문에, 워드 디코더부(WDEC)의 로우 블록 선택 회로(44)(도 5) 중 어느 하나가 활성화 신호(ACTZ)를 출력한다.
또한, 코어 제어 회로(24)는 리프레시 동작에 따르는 워드선(WL)의 활성화에 응답하여 리프레시 스위치 신호(RFSW)를 저레벨로 비활성화하고, 기록 및 독출 스위치 신호(RWSW)를 고레벨로 활성화한다[도 6의 (n)]. 어드레스 전환 회로(16)는 기록 및 독출 스위치 신호(RWSW)의 활성화에 응답하여 로우 어드레스 신호(RAD)를 내부 로우 어드레스 신호(IRAD)(AD1; 독출 어드레스)로서 출력한다[도 6의 (o)]. 즉, 어드레스 전환 회로(16)는 재정 회로(22)가 리프레시 요구를 독출 요구보다 우선시켰을 때에 리프레시 동작이 시작될 때까지 리프레시 어드레스 신호(REFAD)를 선택하고, 리프레시 동작의 개시에 응답하여 로우 어드레스 신호(RAD)를 선택하여, 선택한 어드레스를 출력한다. 이 때문에, 용장 판정 회로(28)는 리프레시 동작중에 로우 어드레스 신호(RAD)(외부 어드레스)의 용장 판정을 용이하게 개시할 수 있다. 프리디코더(26)는 내부 로우 어드레스 신호(IRAD)를 프리디코드하여, 프리디코드 어드레스 신호(RAZ)(AD1)를 출력한다[도 6의 (p)].
용장 판정 회로(28)는 프리디코드 어드레스 신호(RAZ)(AD1)가 불량의 워드선(WL)을 나타내는지 여부를 판정한다. 즉, 용장 판정 회로(28)는 재정 회로(22)가 리프레시 요구를 독출 요구보다 우선시켰을 때에 리프레시 요구에 응답하는 리프레시 동작중에 독출 요구에 대응하는 용장 판정을 실행한다. 이 예에서는, 프리디코드 어드레스 신호(RAZ)가 불량의 워드선(WL)을 나타내기 때문에 히트 신호(HITZ) 및 치환하는 용장 워드선(RWL)을 나타내는 용장 어드레스 신호(REDADX)가 활성화된다[도 6의 (q)]. 도면 중의 굵은 화살표는 용장 판정 회로에 의한 용장 판정 기간을 나타내고 있다.
또, 래치 회로(22)는 래치 펄스 신호(LATPZ)가 비활성화된 후, 독출 동작의 개시에 응답하여 래치 펄스 신호(LATPZ)가 다시 활성화될 때까지, 용장 판정 회로(28) 및 지연 회로(30)로부터 공급되는 신호를 수신하지 않는다. 따라서, 용장 판정 회로(28)가 리프레시 동작중에 용장 판정 결과(HITZ, REDADX)를 출력하더라도 그 판정 결과가 워드 디코더부(WDEC)에 전달되는 것을 방지할 수 있다. 이 결과, 리프레시 동작중에 독출 어드레스(AD1)의 용장 판정을 실시하더라도 메모리 코어(24)는 용장 판정의 영향을 받지 않는다. 바꾸어 말하면, 독출 어드레스(AD1)의 용장 판정을 독출 동작이 실행되기 전에 실시할 수 있고, 용장 판정 결과를 독출 동작이 시작될 때까지 유지할 수 있다.
도면에 나타낸 바와 같이, 재정 회로(22)가 리프레시 동작을 독출 동작보다 우선하여 실행하는 것을 판정한 경우, 용장 판정 회로(28)에 의한 용장 판정 동작은 리프레시 동작중에 실행된다. 즉, 독출 커맨드(RD)와 동시에 의사 SRAM의 외부에서 공급되는 어드레스 신호(AD0-20)의 용장 판정은 독출 동작을 실행하는 동작 사이클(5클록 기간) 내의 리프레시 동작중에 행해진다. 바꾸어 말하면, 독출 동작에 따르는 용장 판정 동작은 독출 동작이 시작되기 전에 완료된다.
리프레시 동작의 완료후, 코어 제어 회로(24)는 로우 제어 신호(RASZ)의 활성화에 동기하여 독출 타이밍 신호(RDPZ)를 활성화한다[도 6의 (r)]. 또한, 코어 제어 회로(24)는 로우 제어 신호(RASZ)의 활성화로부터 소정 시간후, 래치 펄스 신호(LATPZ)를 출력한다[도 6의 (s)]. 래치 회로(22)는 래치 펄스 신호(LATPZ)의 비활성화에 동기하여, 용장 판정 결과(HITZ, REDADX) 및 지연 회로(30)로 지연된 프리디코드 어드레스 신호(DRAZ)를 래치한다. 또한, 래치 회로(22)는 로우 블록 선택 신호(RBLKSELZ)의 고레벨에의 활성화에 동기하여, 래치한 신호를 프리디코드 어드레스 신호(LRAZ), 히트 신호(LHITZ) 및 용장 어드레스 신호(LREDADX)로서 출력한다[도 6의 (t)]. 즉, 래치 회로(22)는 독출 동작의 개시에 동기하여, 용장 판정 회로(28)에 의한 판정 결과를 유지하고, 유지하고 있는 판정 결과를 메모리 코어(34)에 출력한다. 이와 같이, 리프레시 동작중에 실행한 독출 어드레스의 용장 판정 결과는 독출 동작이 시작될 때까지 워드 디코더부(WDEC)에 전달되지 않는다. 이 때문에, 리프레시 동작을 실행하고 있는 메모리 코어(34)의 오동작이 방지된다.
이 예에서는 독출 액세스되는 메모리 셀(MC)에 접속된 워드선(WL)에 불량이 존재하기 때문에 용장 판정 회로(28)는 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)(REDADX0-15 중 어느 하나)를 활성화한다[도 6의 (u)]. 워드 디코더부(WDEC)는 용장 활성화 신호(RACTZ)(RACTZ0-8)를 활성화하여, 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)에 따라서 용장 워드선(RWL0-15) 중 어느 하나를 선택하여, 선택한 용장 워드선(RWL)을 워드선 제어 신호(TWZ)에 동기하여 고레벨로 변화시킨다[도 6의 (v)]. 그리고, 독출 동작이 실행되고, 메모리 셀(MC)에서 독출된 16비트의 데이터(D0)는 데이터 단자(DQ0-15)를 통해 의사 SRAM의 외부에 출력된다[도 6의 (w)].
독출 커맨드(RD)가 공급되고 나서 독출 데이터(D0)가 출력되기까지의 시간은 독출 액세스 시간으로서 정의된다. 독출 액세스 시간[실력치(實力値)]은 하나의 사이클 시간에 있어서 독출 동작의 앞에 리프레시 동작이 삽입되는 경우가 워스트가 된다. 그러나, 본 발명에서는 독출 동작에 따르는 용장 판정을 리프레시 동작중에 실행하기 때문에 독출 액세스 시간을 종래보다 단축할 수 있다. 이 결과, 커맨드 신호(CMD)의 최소 공급 간격인 사이클 시간도 단축할 수 있다.
또, 본 발명을 적용하는 의사 SRAM에서는 리프레시 동작에 필요한 메모리 코어(34)의 동작 시간과, 독출 동작 또는 기록 동작에 필요한 메모리 코어(34)의 동작 시간의 합계는 커맨드 신호(CMD)(독출 커맨드 또는 기록 커맨드)의 최소 공급 간격(제품사양)인 사이클 시간과 동일하거나, 사이클 시간보다 짧게 설정되어 있다. 이 때문에, 의사 SRAM을 사용하는 사용자는 리프레시 동작을 의식하지 않고서 시스템 설계를 할 수 있고, 설계 효율을 향상할 수 있다.
도 7은 전술한 의사 SRAM의 기록 동작의 일례를 나타내고 있다. 전술한 도 6과 동일한 동작에 관해서는 동일한 부호를 붙이고, 상세한 설명을 생략한다. 이 예에서는 도 6과 같이 리프레시 타이머(12)는 기록 커맨드(WR)의 수신과 동일한 타이밍에 내부 리프레시 요구 신호(IREFZ)를 출력한다. 이 때문에, 기록 사이클에 있어서 기록 동작의 앞에 리프레시 동작이 실행된다. 기록 동작에 따르는 용장 판정은 리프레시 동작중에 실행된다.
도 8은 전술한 의사 SRAM의 독출 동작의 별도의 예를 나타내고 있다. 이 예에서는 독출 커맨드(RD)를 수신한 직후에 리프레시 요구(IREFZ)가 발생하고[도 8의 (a)], 독출 동작의 후에 리프레시 동작이 실행된다. 전술한 도 6과 동일한 동작에 관해서는 상세한 설명을 생략한다.
재정 회로(22)는 독출 제어 신호(RDZ)에 응답하여 독출 타이밍 신호(RDPZ)를 출력한다[도 8의 (b)]. 이 때문에, 코어 제어 회로(24)는 기록 및 독출 스위치 신호(RWSW)를 활성화한다[도 8의 (c)]. 프리디코더(26)는 독출 어드레스(AD1)를 내부 로우 어드레스 신호(IRAD)로서 받아, 프리디코드 어드레스 신호(RAZ)를 출력한다[도 8의 (d)]. 그리고, 용장 판정 회로(28)에 의해 독출 어드레스(AD1)의 용장 판정이 행해진다. 이 예에서는 프리디코드 어드레스 신호(RAZ)(ADl)가 나타내는 워드선(WL)은 정상이기 때문에 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)는 활성화되지 않는다(도 8(e)). 그리고, 독출 어드레스(AD1)에 대응하는 워드선(WL)이 활성화되어, 독출 동작이 실행된다(도 8(f)). 또, 프리디코드 어드레스 신호(RAZ)(AD1)가 불량의 워드선(WL)을 나타내는 경우, 도면 중의 파선에 나타낸 바와 같이 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)가 활성화된다.
코어 제어 회로(24)는 워드선(WL)이 활성화되고 나서 소정 시간후, 기록 및 독출 스위치 신호(RWSW)를 저레벨로 비활성화하고, 리프레시 스위치 신호(RFSW)를 고레벨로 활성화한다[도 8의 (g)]. 프리디코더(26)는 리프레시 어드레스 신호(REFAD)(RA1)를 내부 로우 어드레스 신호(IRAD)로서 받아, 프리디코드 어드레스 신호(RAZ)를 출력한다[도 8의 (h)]. 그리고, 용장 판정 회로(28)에 의해 리프레시 어드레스 신호(RA1)의 용장 판정이 행해진다. 이 예에서는 프리디코드 어드레스 신호(RAZ)(RA1)가 불량의 워드선(WL)을 나타내기 때문에 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)가 활성화된다[도 8의 (i)]. 그리고, 독출 동작의 완료후, 용장 워드선(RWL0-15) 중 어느 하나가 활성화되어, 리프레시 동작이 실행된다[도 8의 (j)].
독출 동작에 의해 메모리 셀(MC)에서 독출된 데이터(D0)는, 예컨대, 데이터 입출력 회로(20)내에 일시적으로 유지되어, 소정의 타이밍에 데이터 단자(DQ0-15)에 출력된다[도 8의 (k)]. 액세스 요구[독출 커맨드(RD)])와 리프레시 요구[내부 리프레시 요구 신호(IREFZ)]가 경합하여, 독출 동작이 먼저 실행되는 경우, 데이터가 비트선(BL, /BL)에 독출되고 나서 데이터 단자(DQ0-15)에 출력될 때까지 시간적인 여유가 있다. 이 때문에, 독출 액세스 시간은 용장 판정 기간에 의해 영향을 받지 않는다.
도 9는 도 6에 나타낸 독출 동작의 개요를 나타내고 있다. 본 발명에서는 액세스 요구(RD)와 리프레시 요구(REF)가 경합하여, 독출 동작이 리프레시 동작 후에 실행되는 경우, 리프레시 동작중에 독출 어드레스의 독입 및 독출 커맨드의 판정과 동시에, 독출 어드레스의 용장 판정이 행해진다. 이 때문에, 독출 동작의 실행 시간으로부터 용장 판정을 하는 시간을 삭제할 수 있다. 이 결과, 독출 커맨드가 공급되고 나서 독출 데이터가 출력되기까지의 액세스 시간은 독출 어드레스의 용장 판정에 요하는 시간만큼 단축된다. 또한, 액세스 커맨드(독출 커맨드 또는 기록 커맨드)의 최소 공급 간격인 사이클 시간도 단축된다.
도 10은 본 발명전의 독출 동작의 개요를 나타내고 있다. 본 발명전에는 독출 어드레스의 용장 판정은 항상 독출 동작중에 행해지고 있었다. 이 때문에, 독출 동작에 있어서의 액세스 시간 및 사이클 시간은 도 9에 나타낸 본 발명의 액세스 시간 및 사이클 시간에 비해 길다.
이상, 본 실시형태에서는 액세스 요구와 리프레시 요구가 경합하여, 리프레시 동작이 먼저 실행될 때에, 이 리프레시 동작중에 액세스 요구에 대응하는 용장 판정을 실행할 수 있다. 이 때문에, 독출 액세스 시간 및 사이클 시간을 단축할 수 있다. 리프레시 동작중에 실행한 용장 판정의 결과는 래치 회로(32)의 동작에 의해 액세스 동작이 시작될 때까지 워드 디코더부(WDEC)에 전달되지 않는다. 이 때문에, 리프레시 동작을 실행하고 있는 메모리 코어(34)의 오동작을 방지할 수 있다.
구체적으로는, 불량의 메모리 셀(MC)을 나타내는 어드레스를 프로그램하는 퓨즈(38b)를 용장 판정 회로(28)에 형성하여, 퓨즈(38b) 프로그램된 어드레스가 로우 어드레스 신호(RAD)에 일치했을 때에 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)를 출력한다. 래치 회로(32)는 히트 신호(HITZ) 및 용장 어드레스 신호(REDADX)를 리프레시 동작 및 액세스 동작의 개시에 각각 동기하여 래치하여, 래치한 신호를 워드 디코더부(WDEC)에 출력한다. 이 때문에, 용장 판정 회로(28)가 리프레시 동작중에 HITZ 및 용장 어드레스 신호(REDADX)를 출력하더라도 리프레시 동작중인 메모리 코어(34)가 오동작하는 것을 방지할 수 있다.
액세스 요구와 리프레시 요구가 경합하여, 리프레시 동작이 먼저 실행될 때에 코어 제어 회로(24)는 리프레시 동작의 개시에 응답하여 리프레시 스위치 신호(RFSW)를 출력한다. 이 때문에, 어드레스 전환 회로(16)는 어드레스 단자(AD)를 통해 공급되는 로우 어드레스 신호(RAD)를 리프레시 동작중에 용장 판정 회로(28)를 향해서 출력할 수 있다. 이 결과, 용장 판정 회로(28)는 리프레시 동작중에 로우 어드레스 신호(RAD)(외부 어드레스)의 용장 판정을 개시할 수 있다.
용장 판정 회로(28)에 의한 용장 판정의 결과를 이용하여 로우 블록(RBLK)을 선택함으로써 액세스 동작을 위한 용장 판정 동작과 액세스 동작을 용이하게 분리할 수 있다. 이 결과, 리프레시 동작중에 로우 어드레스 신호(RAD)의 용장 판정을 용이하게 실행할 수 있다.
또, 전술한 실시형태에서는 본 발명을 클록 동기식의 의사 SRAM에 적용하는 예에 관해서 진술했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 본 발명을 클록 비동기식의 의사 SRAM에 적용하더라도 동일한 효과를 얻을 수 있다.
전술한 실시형태에서는 본 발명을 의사 SRAM 칩에 적용하는 예에 관해서 진술했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 본 발명을 시스템 LSI에 탑재되는 의사 SRAM 코어에 적용하더라도 동일한 효과를 얻을 수 있다.
이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명의 반도체 메모리에서는 외부 액세스 요구를 받고 나서 메모리 셀에 유지되어 있는 데이터를 독출하기까지의 액세스 시간을 단축할 수 있다.
도 1은 본 발명의 반도체 메모리의 일실시형태를 나타내는 블록도.
도 2는 도 1에 나타낸 메모리 코어의 상세한 내용을 나타내는 블록도.
도 3은 도 1에 나타낸 용장 판정 회로의 상세한 내용을 나타내는 회로도.
도 4는 도 1에 나타낸 래치 회로의 상세한 내용을 나타내는 회로도.
도 5는 도 1에 나타낸 워드 디코더부의 상세한 내용을 나타내는 블록도.
도 6은 본 발명의 의사 SRAM의 독출 동작의 일례를 나타내는 타이밍도.
도 7은 본 발명의 의사 SRAM의 기록 동작의 일례를 나타내는 타이밍도.
도 8은 본 발명의 의사 SRAM의 독출 동작의 다른 일례를 나타내는 타이밍도.
도 9는 도 6에 나타낸 독출 동작의 개요를 나타내는 설명도.
도 10은 본 발명전의 독출 동작의 개요를 나타내는 설명도.
<도면의 주요부분에 대한 부호의 설명>
10: 커맨드 디코더
12: 리프레시 타이머
14: 리프레시 카운터
16: 어드레스 전환 회로
18: 어드레스 입력 회로
20: 데이터 입출력 회로
22: 재정 회로
24: 코어 제어 회로
26: 프리디코더
28: 용장 판정 회로
30: 지연 회로
32: 래치 회로
34: 메모리 코어
36: 용장 판정 회로
38: 어드레스 기록 회로
40: AND 회로
42: OR 회로
44: 로우 블록 선택 회로
46: 워드선 선택 회로
48: 용장 워드선 선택 회로
ACTZ: 활성화 신호
AD: 어드레스 신호
ARY: 메모리 어레이
BL, /BL: 비트선
CAD: 칼럼 어드레스 신호
CBLK: 칼럼 블록
CDEC: 칼럼 디코더부
CL: 칼럼 선택 신호선
CMD: 커맨드 단자
DQ: 데이터 단자
DRAZ: 지연 프리디코드 어드레스 신호
HITZ, LHITZ: 히트 신호
IREFZ: 내부 리프레시 요구 신호
LATPZ: 래치 펄스 신호
MC: 메모리 셀
PRE: 프리차지부
RACTZ: 용장 활성화 신호
RAD: 로우어드레스 신호
RAZ, LRAZ: 프리디코드 어드레스 신호
RBLK: 로우 블록
RBLKSELZ: 로우 블록 선택 신호
RDPZ: 독출 타이밍 신호
RDZ: 독출 제어 신호
REDADX, LREDADX: 용장 어드레스 신호
REFAD: 리프레시 어드레스 신호
REFPZ: 리프레시 타이밍 신호
RFSW: 리프레시 스위치 신호
RWL: 용장 워드선
RWSW: 기록 및 독출 스위치 신호
SA: 센스 앰프부
SB: 센스 버퍼부
WA: 라이트 앰프부
WDEC: 워드 디코더부
WL: 워드선
WRPZ: 기록 타이밍 신호
WRZ: 기록 제어 신호

Claims (7)

  1. 복수의 통상 메모리 셀 및 불량의 통상 메모리 셀을 구제하기 위한 적어도 하나의 용장 메모리 셀을 갖는 메모리 코어와,
    내부 액세스 요구를 주기적으로 발생하는 내부 요구 발생 회로와,
    외부 단자를 통해 공급되는 외부 액세스 요구를 받는 커맨드 입력 회로와,
    상기 내부 액세스 요구와 상기 외부 액세스 요구가 경합할 때에 어느 쪽을 우선시킬 것인지를 판정하는 재정 회로와,
    상기 내부 액세스 요구 및 상기 외부 액세스 요구에 각각 응답하여 상기 메모리 코어에 내부 액세스 동작 및 외부 액세스 동작을 실행시키는 코어 제어 회로와,
    상기 내부 액세스 요구 및 상기 외부 액세스 요구에 각각 대응하여 상기 통상 메모리 셀과 상기 용장 메모리 셀 중 어느 것을 액세스할 것인지를 판정하는 용장 판정을 상기 재정 회로가 판정한 우선순으로 실행하는 동시에, 상기 재정 회로가 상기 내부 액세스 요구를 상기 외부 액세스 요구보다 우선시켰을 때에 상기 내부 액세스 요구에 응답하는 상기 내부 액세스 동작중에 상기 외부 액세스 요구에 대응하는 용장 판정을 실행하는 용장 판정 회로와,
    상기 내부 및 외부 액세스 동작의 개시에 각각 동기하여 상기 용장 판정 회로에 의한 판정 결과를 유지하고, 유지하고 있는 판정 결과를 상기 메모리 코어에 출력하는 유지 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 내부 액세스 요구에 의해 액세스되는 상기 통상 메모리 셀을 나타내는 내부 어드레스를 생성하는 내부 어드레스 생성 회로와,
    상기 외부 액세스 요구에 의해 액세스되는 상기 통상 메모리 셀을 나타내는 외부 어드레스를 외부 단자를 통해 수신하는 어드레스 입력 회로와,
    상기 재정 회로가 상기 내부 액세스 요구를 상기 외부 액세스 요구보다 우선시켰을 때에 상기 내부 액세스 동작이 시작될 때까지 상기 내부 어드레스를 선택하고, 상기 내부 액세스 동작의 개시에 응답하여 상기 외부 어드레스를 선택하여, 선택한 어드레스를 출력하는 어드레스 전환 회로
    를 구비하고,
    상기 용장 판정 회로는 상기 어드레스 전환 회로로부터 출력되는 어드레스에 따라서 상기 용장 판정을 실행하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서,
    상기 어드레스 전환 회로로부터 출력되는 어드레스를 프리디코드하는 프리디코더를 구비하고,
    상기 용장 판정 회로는 상기 프리디코더로부터 출력되는 프리디코드 어드레스에 따라서 상기 용장 판정을 실행하는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서,
    상기 용장 판정 회로는 불량의 통상 메모리 셀을 나타내는 어드레스를 프로그램하는 프로그램 회로를 구비하고,
    상기 프로그램 회로는 프로그램된 어드레스가 상기 어드레스 전환 회로로부터 출력되는 어드레스에 일치했을 때에 히트 신호를 출력하며,
    상기 유지 회로는 상기 히트 신호를 상기 내부 및 외부 액세스 동작의 개시에 각각 동기하여 유지하고, 유지하고 있는 히트 신호를 상기 메모리 코어에 출력하며,
    상기 메모리 코어는 상기 유지 회로에서 출력되는 상기 히트 신호에 응답하여 상기 통상 메모리 셀의 액세스를 금지하고, 상기 용장 메모리 셀을 액세스하는 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서,
    상기 용장 판정 회로는 복수의 상기 용장 메모리 셀에 대응하여 각각 형성되고, 불량의 통상 메모리 셀을 나타내는 어드레스를 프로그램하는 복수의 프로그램 회로를 구비하고,
    상기 프로그램 회로는 프로그램된 어드레스가 상기 어드레스 전환 회로로부터 출력되는 어드레스에 일치했을 때에 히트 신호를 출력하는 동시에, 대응하는 용장 메모리 셀을 나타내는 프리디코드 신호를 각각 출력하며,
    상기 유지 회로는 상기 히트 신호 및 상기 프리디코드 신호를 상기 내부 및 외부 액세스 동작의 개시에 각각 동기하여 유지하고, 유지하고 있는 히트 신호 및 프리디코드 신호를 상기 메모리 코어에 출력하며,
    상기 메모리 코어는 상기 유지 회로에서 출력되는 상기 히트 신호에 응답하여 상기 통상 메모리 셀의 액세스를 금지하고, 상기 프리디코드 신호에 대응하는 용장 메모리 셀을 액세스하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서,
    상기 메모리 코어는,
    상기 통상 메모리 셀 및 상기 용장 메모리 셀을 포함하는 복수의 메모리 블록과,
    상기 유지 회로를 통해 공급되는 상기 히트 신호 및 상기 프리디코드 신호에 응답하여 상기 프리디코드 신호에 대응하는 용장 메모리 셀을 포함하는 메모리 블록을 선택하는 디코드 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 내부 액세스 동작에 필요한 시간 및 상기 외부 액세스 동작에 필요한 시간의 합계는 상기 외부 액세스 요구의 최소 공급 간격인 외부 사이클 시간과 동일하거나, 외부 사이클 시간보다 짧은 것을 특징으로 하는 반도체 메모리.
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