JP2002150794A - 半導体記憶装置およびそのテスト方法並びにテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスの組合せのワーストケースにおける
動作チェックを行うことができる半導体記憶装置および
そのテスト方法を提供する。 【解決手段】 テスト時には、まず、メモリセルアレイ
３０に特定のデータを書き込む。次に、テスト信号ＴＥ
１を”１”とし、テストモードに設定する。次に、デー
タストア回路５１内にテスト用リフレッシュアドレスを
記憶させる。次に、第１のテスト用アドレスをアドレス
端子２１へ印加する。この印加により、第１のテスト用
アドレスに基づいて通常の読出または書込が行われる。
次に、第２のテスト用アドレスをアドレス端子２１へ印
加する。この印加により、まず、テスト用リフレッシュ
アドレスに基づくリフレッシュが行われ、次いで、第２
のテスト用アドレスに基づく通常の読出または書込が行
われる。次に、メモリセルアレイ３０のデータチェック
を行って異常の有無を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびそのテスト方法並びに該半導体記憶装置に内蔵さ
れたテスト回路に関する。

【０００２】

【従来の技術】半導体記憶装置は、出荷前において種々
のテストが必要であり、このため、内部に予めテスト回
路が設けられる場合が多い。図７は、このようなテスト
回路を有する半導体記憶装置、具体的には、疑似ＳＲＡ
Ｍ（疑似スタティックランダムアクセスメモリ）の構成
例を示すブロック図である。この従来の半導体記憶装置
の構成は、例えば特開平１−１２５７９６号に開示され
る。この半導体記憶装置は、以下の構成を有する。メモ
リアレイ１は、データを記憶する複数のメモリセルを有
する。センスアンプ２は、メモリアレイ１に接続され、
メモリアレイ１からのデータを増幅する。列Ｉ／Ｏ回路
３は、メモリアレイ１中のメモリセルのビット線に接続
され、このビット線を選択的にアクティブにする。列デ
コーダ４は、外部アドレスＡ8〜Ａ15の入力を受けると
共に、列Ｉ／Ｏ回路３に接続され、この外部アドレスを
列Ｉ／Ｏ回路３に入力することで、列Ｉ／Ｏ回路３は、
この外部アドレスに基づきビット線を選択的にアクティ
ブにする。更に、データ書き込みまたは読み出し用のメ
インアンプ／書込バッファ５が設けられる。また、マル
チプレクサ８は、リフレッシュ制御回路１２の出力側に
接続されると共に、アドレスカウンタ９の出力側に接続
され、リフレッシュ制御回路１２からの出力信号に従っ
て、外部入力された外部アドレスＡ0〜Ａ7またはアドレ
スカウンタ９から出力されたリフレッシュアドレスのい
ずれかを選択して出力する。マルチプレクサ８の出力側
は、行デコーダ７に接続され、選択した外部アドレスＡ
0〜Ａ7またはリフレッシュアドレスのいずれかが行デコ
ーダ７に入力される。行デコーダ７は、ワードドライバ
６に接続され、外部アドレスＡ0〜Ａ7またはリフレッシ
ュアドレスのいずれかが、ワードドライバ６に入力され
る。ワードドライバ６は、メモリアレイ１中のメモリセ
ルのワード線に接続され、外部アドレスＡ0〜Ａ7または
リフレッシュアドレスに基づき、このワード線を選択的
にアクティブにする。

【０００３】テストモード判定回路１０は、／ＣＥ信号
（／は負論理の信号を示す）および／ＲＦＳＨ信号の入
力を受け、テストモードか否かを判定し、この判定結果
をテスト信号として出力する。出力コントロール回路１
４は、該テストモード判定回路１０の出力側に接続さ
れ、該テストモード判定回路１０から出力されたテスト
信号により制御され、Ｉ／Ｏ出力切換信号を出力する。
更に、出力コントロール回路１４は、タイマ回路１１お
よびＩ／Ｏ出力切換回路１５に接続され、テスト時に
は、Ｉ／Ｏ出力切換回路１５を制御して、タイマ回路１
１から出力された分周信号をＩ／Ｏ出力切換回路１５を
介しＩ／Ｏ7端子から出力する。リフレッシュ制御回路
１２は、／ＣＥ信号および／ＲＦＳＨ信号の入力を受
け、これら信号が一定の条件を満たす時、メモリセルの
リフレッシュ動作を行わせる回路である。上記タイマ回
路１１は、一定時間毎にリフレッシュ要求信号を出力す
ると共に、リフレッシュ制御回路１２に接続され、リフ
レッシュ要求信号がリフレッシュ制御回路１２に入力さ
れる。タイミング発生回路１３は、このリフレッシュ制
御回路１２に接続され、リフレッシュ制御回路１２から
出力されたリフレッシュ制御信号の入力を受けると共
に、／ＲＥ信号、／ＯＥ信号、およびＣＳ信号の外部入
力を受け、内部同期信号を出力し回路全体の動作を制御
する。

【０００４】このような構成において、／ＣＥ信号がハ
イレベル（Ｈ）からロウレベル（Ｌ）に変化した時、／
ＲＦＳＨ信号がロウレベル（Ｌ）であれば、テストモー
ド判定回路１０によってテストモードであると判定され
る。この時、テストモード判定回路１０は、出力コント
ロール回路１４を介して信号を出力し、タイマ回路１１
を発振させる。これにより、リフレッシュ制御回路１２
はアドレスカウンタ９を動作させると共に、マルチプレ
クサ８を制御して該アドレスカウンタ９のリフレッシュ
アドレス（ｎ番地）をメモリセルのロウアドレスとして
マルチプレクサ８から出力させる。なお、カラムアドレ
スとしては、外部アドレスＡ8〜Ａ15が列デコーダ４に
入力される。

【０００５】このようにして、ロウアドレスがｎ番地、
カラムアドレスがＡ8〜Ａ15によって指定される所定の
番地のメモリセルが選択され、該セルのデータ内容の読
み出が行われる。従って、予めこれらの番地のセルに特
定のデータを書き込んでおき、テストモード時に直接セ
ルの内容を読み出すことにより、正しくデータが書き込
まれかつ読み出されているか否かを正確に判定すること
ができる。すなわち、タイマ回路１１およびアドレスカ
ウンタ９が正常に動作しているか否かを正確に判定する
ことができる。また、テストモードに設定されるとき、
タイマ回路１１が発振するが、該タイマ回路１１の分周
出力が出力切換回路１５を介してＩ／Ｏ7端子から出力
される。従って、この分周出力をチェックすることによ
り、タイマ回路１１が正常に動作しているか否かを正確
に判断することができる。

【０００６】

【発明が解決しようとする課題】上述した疑似ＳＲＡＭ
は、ＤＲＡＭ（ダイナミックラム）と同様のメモリセル
構造を有し、ＳＲＡＭと同様の使用条件を有する半導体
記憶装置であり、内部において一定時間が経過する毎に
メモリセルのセルフリフレッシュをする必要がある。と
ころで、このセルフリフレッシュを行うメモリセルのア
ドレスすなわちリフレッシュアドレスは、回路内部にお
いて生成される。したがって、外部から供給される読出
／書込アドレスと全く関係がない。このため、ワースト
ケースとして、例えば、ビット線を共通とし、相隣り合
う２本のワード線が連続して活性化される場合も発生す
る。そして、このような場合に、プリチャージ不足や、
フィールド絶縁膜下のわずかなリーク電流の影響で、記
憶動作に誤動作を生じる場合がある。

【０００７】しかしながら、上述した半導体記憶装置が
行うテストは、単に、タイマ回路１１の動作チェックを
すると共に、アドレスカウンタ９のカウント値を順次変
えてメモリセルのデータを読み出してみることを行うだ
けであり、上述した誤動作を生じる恐れのあるワースト
ケースにおける動作チェックすなわちテストを意図的に
行うことができない欠点があった。すなわち、上述した
半導体記憶装置は、ワーストケースに限らず任意の条件
下において、動作チェックすなわちテストを確実に行う
ことができない欠点があった。

【０００８】本発明は、上述した事情を考慮してなされ
たもので、その目的は、任意の条件下における動作チェ
ックを行うことができる半導体記憶装置を提供すること
にある。更に、本発明の目的は、半導体記憶装置に内蔵
され、任意の条件下における動作チェックを行うことが
できるテスト回路を提供することにある。更に、本発明
の目的は、任意の条件下における半導体記憶装置の動作
チェックを行うことができるテスト方法を提供すること
にある。

【０００９】

【課題を解決するための手段】本発明は上記の課題を解
決すべくなされたもので、リフレッシュを必要とする複
数のメモリセルを有する半導体記憶装置のテスト方法に
おいて、外部入力された第1のアドレスに基づき前記メ
モリセルの読出または書込を行う読出/書込処理と、外
部入力された第２のアドレスに基づき前記メモリセルの
リフレッシュを行うリフレッシュ処理との組み合わせ
を、テスト動作中に少なくとも１回行うことを特徴とす
る半導体記憶装置のテスト方法を提供する。

【００１０】選択事項として、前記２つの処理の組み合
わせは、前記リフレッシュ処理の後に、前記読出/書込
処理を行うことが可能である。更に、選択事項として、
前記２つの処理の組み合わせは、前記読出/書込処理の
後に、前記リフレッシュ処理を行うことが可能である。
更に、選択事項として、前記２つの処理の組み合わせ
は、1サイクル中に行うことが可能である。更に、選択
事項として、前記読出/書込処理の後、前記リフレッシ
ュ処理を行い、その後さらに前記読出/書込処理を1サイ
クル中に行うことが可能である。

【００１１】更に、選択事項として、前記２つの処理
は、カラムアドレスを共通にし、ロウアドレスは互いに
近接することが可能である。更に、選択事項として、前
記２つの処理は、カラムアドレスを共通にし、ロウアド
レスは互いに隣接することが可能である。更に、選択事
項として、前記半導体記憶装置がノーマル動作モードか
らテストモードに切り替わったことに応答して、前記半
導体記憶装置の内部で生成された第３のアドレスに基づ
く前記メモリーセルのリフレッシュを停止する処理を更
に含むことが可能である。

【００１２】更に、選択事項として、外部入力されたモ
ード切り替え信号に基づき、前記半導体記憶装置がノー
マル動作モードからテストモードに切り替わることが可
能である。更に、選択事項として、外部入力されたモー
ド切り替え信号に基づき、ノーマル動作モードからテス
トモードに切り替わる際、前記第３のアドレスおよびテ
ストアドレスのうちテストアドレスを選択して第３のア
ドレスに基づく前記メモリーセルのリフレッシュを停止
することが可能である。

【００１３】更に、選択事項として、前記テスト動作
は、カラムアドレスを固定し、ロウアドレスを順に変え
ることにより、複数のロウアドレスの組を、リフレッシ
ュ動作の対象とすることが可能である。更に、選択事項
として、前記テスト動作は、カラムアドレスを固定し、
ロウアドレスを順に変えることにより、全てのロウアド
レスの組を、その対象とすることが可能である。更に、
選択事項として、前記テスト動作は、カラムアドレスを
固定し、ロウアドレスを順に変えることにより、メモリ
セルアレイの分割された複数のブロックの各々において
全てのロウアドレスの組合せをその対象とすることが可
能である。

【００１４】更に、選択事項として、ロウアドレスを変
更する毎に、前記第一のアドレス及び前記第二のアドレ
スの双方を外部入力することが可能である。更に、選択
事項として、前記第一のアドレスは、ロウアドレスを変
更する毎に外部入力し、一方、前記第二のアドレスは、
最初のアドレスのみを外部入力した後、予め定められた
一定の規則に従いロウアドレスを変更する毎に内部で自
動的に変更することが可能である。更に、選択事項とし
て、前記第二のアドレスを予め定められたインクリーメ
ントをロウアドレスを変更する毎に行うことが可能であ
る。更に、選択事項として、テストの対象となるメモリ
セルについて、予めホールド試験を行い、所定のテスト
パターンを書込んだ後に、前記２つの処理を行うことが
可能である。

【００１５】また、本発明は、リフレッシュを必要とす
る複数のメモリセルと、第１のアドレスを供給する手段
と、アドレスに基づいて前記メモリセルのリフレッシュ
を行うアクセスアドレス制御手段とを有する半導体記憶
装置において、外部入力された第２のアドレスを保持す
る手段と、前記第１のアドレスを供給する手段と前記第
２のアドレスを保持する手段とに電気的に結合され、ノ
ーマル動作モードでは前記第１のアドレスを前記アクセ
スアドレス制御手段に供給し、テストモードでは前記第
２のアドレスを前記アクセスアドレス制御手段に供給す
るリフレッシュアドレス切換手段とを更に有することを
特徴とする半導体記憶装置を提供する。

【００１６】選択事項として、前記リフレッシュアドレ
ス切換手段は、前記第１のアドレスを供給する手段と前
記データ保持手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスを選択し、テストモード
では前記第２のアドレスを選択する選択手段から構成し
ても良い。更に、選択事項として、前記選択手段は、前
記第１のアドレスを供給する手段と前記データ保持手段
とに電気的に結合されたマルチプレクサから構成しても
良い。更に、選択事項として、前記リフレッシュアドレ
ス切換手段に電気的に結合され、ノーマル動作モードと
テストモードとを切り替える制御信号を前記リフレッシ
ュアドレス切換手段に供給する制御手段を更に有するよ
う構成しても良い。

【００１７】更に、選択事項として、前記制御手段は、
所定の外部信号に応答してノーマル動作モードとテスト
モードとを切り替えるテストエントリ手段からなるよう
構成しても良い。更に、選択事項として、前記第２のア
ドレスを保持する手段は、前記リフレッシュアドレス切
換手段に電気的に結合されるデータ記憶手段からなるよ
う構成しても良い。更に、選択事項として、前記データ
保持手段と前記リフレッシュアドレス切換手段との間に
電気的に結合され、前記データ記憶手段から出力された
第２のアドレスを反転して、前記リフレッシュアドレス
切換手段に供給するアドレス反転手段を更に有するよう
構成しても良い。更に、選択事項として、前記第１のア
ドレスを供給する手段は、前記リフレッシュアドレス切
換手段に接続されたリフレッシュアドレス発生回路から
なるよう構成しても良い。

【００１８】また、本発明は、リフレッシュを必要とす
る複数のメモリセルと、内部信号に基づき第１のアドレ
スを供給する手段とを有する半導体記憶装置のテストを
行うためのテスト回路において、前記テスト回路は、外
部入力された第２のアドレスを保持する手段と、前記第
１のアドレスを供給する手段と前記第２のアドレスを保
持する手段とに電気的に結合され、ノーマル動作モード
では前記第１のアドレスを前記アクセスアドレス制御手
段に供給し、テストモードでは前記第２のアドレスを前
記アクセスアドレス制御手段に供給するリフレッシュア
ドレス切換手段とを有することを特徴とするテスト回路
を提供する。

【００１９】選択事項として、前記リフレッシュアドレ
ス切換手段は、前記第１のアドレスを供給する手段と前
記データ保持手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスを選択し、テストモード
では前記第２のアドレスを選択する選択手段からなるこ
とを特徴とする請求項２３に記載のテスト回路を提供す
る。更に、選択事項として、前記選択手段は、前記第１
のアドレスを供給する手段と前記データ保持手段とに電
気的に結合されたマルチプレクサからなるよう構成して
も良い。更に、選択事項として、前記リフレッシュアド
レス切換手段に電気的に結合され、ノーマル動作モード
とテストモードとを切り替える制御信号を前記リフレッ
シュアドレス切換手段に供給する制御手段を更に有する
よう構成しても良い。

【００２０】更に、選択事項として、前記制御手段は、
所定の外部信号に応答してノーマル動作モードとテスト
モードとを切り替えるテストエントリ手段からなるよう
構成しても良い。更に、選択事項として、前記第２のア
ドレスを保持する手段は、前記リフレッシュアドレス切
換手段に電気的に結合されるデータ記憶手段からなるよ
う構成しても良い。更に、選択事項として、前記データ
保持手段と前記リフレッシュアドレス切換手段との間に
電気的に結合され、前記データ記憶手段から出力された
第２のアドレスを反転して、前記リフレッシュアドレス
切換手段に供給するアドレス反転手段を更に有するよう
構成しても良い。更に、選択事項として、前記テスト回
路は、半導体記憶装置に内蔵してもよく、また半導体記
憶装置とは分離して同一チップ上に搭載しても良い。い
ずれの構成でも、テスト回路が半導体記憶装置に電気的
に結合されて信号やアドレスがテスト回路と半導体記憶
装置との間での受け取りが可能であれば問題無い。

【００２１】

【発明の実施の形態】以下、図面を参照しこの発明の一
実施の形態について説明する。以下の実施の形態では、
テスト回路を半導体記憶装置に内蔵した場合の1構成例
を示す。図１は同実施の形態による半導体記憶装置（疑
似ＳＲＡＭ）の回路構成を示すブロック図である。図２
は、図１に示す半導体記憶装置の各回路からの出力信号
のタイミングチャートである。図１を参照して半導体記
憶装置（疑似ＳＲＡＭ）の回路構成を、図２を参照して
各回路からの出力信号を以下説明する。外部から読出／
書込アドレスＡｄｄがアドレス端子２１に印加される。
端子２２には、外部から第一のテスト信号ＴＥ１が印加
される。端子２３には、外部から第二のテスト信号ＴＥ
２が印加される。ここで、端子２２のみがテスト専用端
子であり、端子２１はノーマル動作時に読出／書込アド
レスデータＡｄｄが印加される端子である。また、端子
２３はノーマル動作時にアウトプットイネーブル信号Ｏ
Ｅが印加される端子であり、テスト信号用の端子と兼用
している。

【００２２】アドレスデータ回路（ＡＴＤ回路）２５
は、端子２１に接続され、外部から端子２１に印加され
た読出／書込アドレスＡｄｄの入力を受け、このアドレ
スデータＡｄｄに含まれるロウアドレスデータＡｄｄＲ
（図２参照）の変化を検出する。ロウアドレスデータＡ
ｄｄＲの全ビットの内の少なくとも１ビットでも変化す
ると、アドレスデータ回路（ＡＴＤ回路）２５が、その
変化を検出してパルス信号ＡＴＤを出力する。ロウ制御
回路２６は、アドレスデータ回路（ＡＴＤ回路）２５の
出力側に接続され、アドレスデータ回路（ＡＴＤ回路）
２５から出力されたパルス信号ＡＴＤに基づいて、ロウ
イネーブル信号ＲＥ、センスイネーブル信号ＳＥおよび
カラム制御信号ＣＣを生成し出力する。ここで、ロウイ
ネーブル信号ＲＥは、図２に示すように、パルス信号Ａ
ＴＤの立ち上がり時点および立ち下がり時点において各
々立ち上がり、これら時点から一定時間後に立ち下がる
パルス信号である。また、センスイネーブル信号ＳＥ
は、ロウイネーブル信号ＲＥを一定時間遅延させた信号
である。また、図示していないが、カラム制御信号ＣＣ
は、ロウイネーブル信号ＲＥの連続する２個のパルス信
号の内の後者のパルス信号、すなわち、信号ＡＴＤの立
ち下がりに基づくパルス信号を一定時間遅延させた信号
である。なお、このロウ制御回路２６は、第二のテスト
信号ＴＥ２が”０”すなわちロウレベルの時は上述した
ロウイネーブル信号ＲＥの出力を行わない。カラム制御
回路２７は、ロウ制御回路２６に接続され、ロウ制御回
路２６から出力されたカラム制御信号ＣＣを受け、この
カラム制御信号ＣＣをさらに遅延し、カラムイネーブル
信号ＣＥとして出力する。

【００２３】メモリセルアレイ３０は、ＤＲＡＭのメモ
リセルアレイと同様の構成を有する。メモリセルアレイ
３０のワード線に接続されるロウデコーダ３１は、ロウ
制御回路２６にも接続され、このロウ制御回路２６から
出力されたロウイネーブル信号ＲＥが”１”となるタイ
ミングにおいて、マルチプレクサ（ＭＵＸ）３２から出
力されるロウアドレスデータＲＡ１に対応するメモリセ
ルアレイ３０のワード線を選択的に活性化する。メモリ
セルアレイ３０の各ビット線に接続されるセンスアンプ
３３は、ロウ制御回路２６にも接続され、このロウ制御
回路２６から出力されたセンスイネーブル信号ＳＥが”
１”となるタイミングにおいて、メモリセルアレイ３０
の各ビット線を活性化する。カラムデコーダ３５は、前
述の端子２１およびカラム制御回路２７に接続され、カ
ラム制御回路２７から出力されたカラムイネーブル信号
ＣＥが”１”となるタイミングにおいて、端子２１に印
加されたアドレスデータＡｄｄに含まれるカラムアドレ
スデータＡｄｄＣをデコードし、このデコード結果に応
じたセンスアンプをＩ／Ｏバッファ３６を介してインプ
ット／アウトプットデータ端子３７に接続する。

【００２４】リフレッシュ制御回路４０は、メモリセル
アレイ３０のセルフリフレッシュを行うための回路であ
る。このリフレッシュ制御回路４０は、アドレスデータ
回路（ＡＴＤ回路）２５の出力側に接続され、パルス信
号ＡＴＤを受け、その立ち下がり時においてパルス信号
およびリセット信号を出力する。リフレッシュ制御回路
４０は、更に、タイマ４２およびリフレッシュアドレス
発生回路４１に接続され、パルス信号ＡＴＤの立ち下が
り時にリフレッシュ制御回路４０が出力したパルス信号
は、リフレッシュアドレス発生回路４１へ入力されると
共に、リセット信号がタイマ４２へ入力される。リフレ
ッシュアドレス発生回路４１は、このパルス信号を受
け、リフレッシュアドレスＲＦＡＤを１つ進める。ま
た、上記リフレッシュ制御回路４０は、アドレスデータ
回路（ＡＴＤ回路）２５からのパルス信号ＡＴＤの出力
が一定時間なかったことを、タイマ４０からの計時信号
に基づき検知し、セルフリフレッシュ信号ＲＦを出力す
る。リフレッシュ制御回路４０の出力側は、ロウ制御回
路２６へ接続され、出力したセルフリフレッシュ信号Ｒ
Ｆをロウ制御回路２６へ入力する。更に、出荷前の完成
品テストを行うためのテスト回路５０は、端子２２、２
３にそれぞれ印加された第一及び第二のテスト信号の入
力を受け、出力信号Ｔ３およびリフレッシュアドレスＲ
Ａを出力する。リフレッシュ制御回路４０は、このテス
ト回路５０に接続されて出力信号Ｔ３の入力を受けて、
信号Ｍおよびセルフリフレッシュ信号ＲＦを出力する。
これにより、メモリセルアレイ３０のセルフリフレッシ
ュが行われる。

【００２５】テスト回路５０は、データストア回路５１
と、インバータ回路５２と、テストエントリ回路５３と
マルチプレクサ５４とから構成されている。データスト
ア回路５１は、端子２１に印加されたアドレスデータＡ
ｄｄに含まれるロウアドレスデータＡｄｄＲを、テスト
エントリ回路５３から出力される信号Ｔ１の立ち上がり
において取り込み、出力する。出力したロウアドレスデ
ータＡｄｄＲは、インバータ回路５２へ入力され、イン
バータ回路５２はデータストア回路５１の出力の各ビッ
トを反転し、テストアドレスＴＡとして出力する。テス
トエントリ回路５３は、端子２２及び２３に接続され、
これら端子にそれぞれ印加された第一及び第二のテスト
信号ＴＥ１、ＴＥ２に基づいて、信号Ｔ１〜Ｔ３を出力
する。マルチプレクサ５４は、インバータ回路５２から
のテストアドレスＴＡまたはリフレッシュアドレス発生
回路４１からのリフレッシュアドレスＲＦＡＤのいずれ
か一方を、テストエントリ回路５３からの信号Ｔ２に基
づいて選択し、信号ＲＡを出力する。この信号ＲＡは、
前述したマルチプレクサ３２に入力される。

【００２６】次に、上述した半導体記憶装置のテストモ
ード動作、およびノーマル動作を分けて説明する。最初
に、ノーマル動作を図２を参照して説明する。この場
合、テスト信号ＴＥ１が”０”に設定され、これによ
り、テストエントリ回路５３から出力される信号Ｔ１〜
Ｔ３がいずれも”０”となる。すなわち、ノーマル動作
時には、テスト回路５０は、動作しないので、テスト回
路を内蔵しない半導体記憶装置の動作と実質的に同じで
ある。この状態において、ロウアドレスデータＡｄｄＲ
としてデータ”Ａ１”が端子２１へ印加されると、ＡＴ
Ｄ回路２５が、データ”Ａ１”が印加されたことを検知
し、パルス信号ＡＴＤ（”１”）がロウ制御回路２６お
よびマルチプレクサ３２へ入力される。マルチプレクサ
３２はパルス信号ＡＴＤ（”１”）を受け、マルチプレ
クサ５４からのデータＲＡをロウアドレスデータＲＡ１
として出力する。そして、このロウアドレスデータＲＡ
１は、ロウデコーダ３１へ入力される。ここで、信号Ｔ
２が”０”であることから、マルチプレクサ５４は、リ
フレッシュアドレスＲＦＡＤを出力し、このリフレッシ
ュアドレスＲＦＡＤがマルチプレクサ３２を介してロウ
デコーダ３１へ印加される。このリフレッシュアドレス
ＲＦＡＤは、”Ｒ１”であったとする。

【００２７】一方、ロウ制御回路２６は、パルス信号Ａ
ＴＤを受け、ロウイネーブル信号ＲＥを出力し、このロ
ウイネーブル信号ＲＥは、ロウデコーダ３１へ入力され
る。ロウデコーダ３１は、このロウイネーブル信号ＲＥ
を受け、上述したロウアドレスデータ”Ｒ１”が指定す
るワード線を活性化する。次いで、ロウ制御回路２６が
センスイネーブル信号ＳＥを出力すると、この信号ＳＥ
がセンスアンプ３３へ供給され、これにより、センスア
ンプ３３が活性化される。そして、センスアンプ３３が
活性化されると、上述したロウアドレスデータ”Ｒ１”
が指定するワード線に接続されたメモリセルがリフレ
ッシュされる。

【００２８】次に、パルス信号ＡＴＤが立ち下がると、
リフレッシュ制御回路４０からリフレッシュアドレス発
生回路４１へパルス信号が供給され、これにより、リフ
レッシュアドレスＲＦＡＤがインクリメントされ、”Ｒ
１＋１”となる。同時に、タイマ４２がリセットされ
る。また、パルス信号ＡＴＤが立ち下がると、マルチプ
レクサ３２がデータＡｄｄＲ（この時点でデータ”Ａ
１”）をロウアドレスデータＲＡ１としてロウデコーダ
３１へ供給する。また、パルス信号ＡＴＤが立ち下がる
と、ロウ制御回路２６が再びロウイネーブル信号ＲＥを
ロウデコーダ３１へ供給する。ロウデコーダ３１は、こ
のロウイネーブル信号ＲＥを受け、マルチプレクサ３２
から出力されているロウアドレスデータ”Ａ１”が指定
するメモリセルアレイ３０のワード線を活性化する。次
いで、ロウ制御回路２６がセンスイネーブル信号ＳＥを
出力すると、この信号ＳＥがセンスアンプ３３へ供給さ
れ、これにより、センスアンプ３３のアドレスデータ”
Ａ１”に対応するワード線が活性化される。

【００２９】次に、カラム制御回路２７がカラムイネー
ブル信号ＣＥをカラムデコーダ３５へ出力する。カラム
デコーダ３５は、このカラムイネーブル信号ＣＥを受
け、カラムアドレスデータＡｄｄＣをデコードし、この
デコード結果に応じたセンスアンプをＩ／Ｏバッファ３
６を介してインプット／アウトプットデータ端子３７に
接続する。これにより、読み出し動作の場合は、メモリ
セルアレイ３０に記憶されたデータが、センスアンプ３
３、Ｉ／Ｏバッファ３６を介してデータ端子３７に送信
され、また、書き込み動作の場合は、データ端子３７の
データがメモリセルアレイ３０に書き込まれる。

【００３０】このように、図１の半導体記憶装置は、読
出／書込アドレスデータＡｄｄがアドレス端子２１へ印
加されると、まず、リフレッシュアドレスＲＦＡＤに基
づいて指定されるワード線に接続されたメモリーセルの
リフレッシュが行われ、次いで、アドレスデータＡｄｄ
に基づくメモリセルアレイ３０の読出／書込が行われ
る。

【００３１】予め決められている一定時間内にメモリセ
ルアレイ３０の読出／書込動作が行われなかった場合、
タイマ４２からパルス信号がリフレッシュ制御回路４０
へ供給される。そして、リフレッシュ制御回路４０はこ
のパルス信号を受け、セルフリフレッシュを行う。すな
わち、リフレッシュ信号ＲＦをロウ制御回路２６へ供給
すると共に、信号Ｍとして”１”をマルチプレクサ３２
へ供給する。マルチプレクサ３２はこの信号Ｍを受け、
リフレッシュアドレスＲＦＡＤ（データ”Ｒ１＋１”と
する）をロウアドレスデータＲＡ１としてロウデコーダ
３１へ供給する。一方、リフレッシュ信号ＲＦがロウ制
御回路２６へ供給されると、ロウ制御回路２６がロウイ
ネーブル信号ＲＥをロウデコーダ３１へ供給し、次いで
センスイネーブル信号ＳＥをセンスアンプ３３へ供給す
る。これにより、前述した場合と同様にして、ロウアド
レスデータ”Ｒ１＋１”に対応するワード線に接続され
たメモリーセルがリフレッシュされる。

【００３２】以上が図１に示す半導体記憶装置のノーマ
ル動作である。次に、テスト回路５０を用いた出荷前テ
スト動作について図３を参照して説明する。図３は、テ
スト時の動作を説明するためのタイミングチャートであ
る。この出荷前テストのテストパターンとしては様々な
パターンが考えられるが、その1例として、読出或いは
書込の“アドレスＢ”を“Ｘ１”とし、“リフレッシュ
アドレスＡ”を“Ｘ１”の反転アドレス“／Ｘ１”で行
うことが要求される場合がある。以下の説明は、このよ
うに読出或いは書込みの“アドレスＢ”を“Ｘ１”と
し、“リフレッシュアドレスＡ”を反転アドレス“／Ｘ
１”とする場合を例にとり説明する。この出荷前テスト
においては、まず、時刻ｔ１においてテスト信号ＴＥ１
を”１”に立ち上げる。これにより、テストエントリ回
路５３がテストモードとなり、以後、端子２３に印加さ
れた信号を第二のテスト信号ＴＥ２として認識する。次
に、アドレスデータ“Ｘ１”を端子２１へ印加する。そ
して、時刻ｔ２において、端子２３へ印加する第二のテ
スト信号ＴＥ２を”０”に立ち下げる。

【００３３】第二のテスト信号ＴＥ２が”０”に立ち下
がると、テストエントリ回路５３がこれを検知し、信号
Ｔ１を”１”に立ち上げる。信号Ｔ１が”１”に立ち上
がると、この立ち上がりを受けて、データストア回路５
１がアドレス端子２１に印加されたアドレスデータＡｄ
ｄＲ、すなわちアドレスデータ”Ｘ１”を取り込み、こ
のアドレスデータ”Ｘ１”をインバータ回路５２へ供給
する。インバータ回路５２は、このアドレスデータ“Ｘ
１”を反転し、データ”／Ｘ１”として出力する。この
反転アドレスデータ”／Ｘ１”がテストアドレスデータ
ＴＡとしてマルチプレクサ５４へ供給される。

【００３４】上記実施形態において、前述したように、
データストア回路５１とマルチプレクサ５４との間にイ
ンバータ５２を挿入している。従って、アドレス端子２
１へ印加するアドレスデータ“Ｘ１”を変更せずに、反
転アドレス”／Ｘ１”でリフレッシュを行い、アドレス
“Ｘ１”で読出し或いは書込みを行うことが可能とな
る。すなわち、読出し或いは書込み動作時には、マルチ
プレクサ３２は、アドレス端子２１を介し入力されたア
ドレス“Ｘ１”を選択し、アドレス“Ｘ１”で読出し或
いは書込み動作を行い、一方リフレッシュ動作時には、
マルチプレクサ３２は、アドレス端子２１を介し入力さ
れたアドレス“Ｘ１”をインバータ５２で反転した反転
アドレス”／Ｘ１”を選択するので、反転アドレス”／
Ｘ１”でリフレッシュ動作が行われる。

【００３５】よって、外部テスタから供給される1つの
アドレスデータ“Ｘ１”は、読出し或いは書込み動作と
フレッシュ動作とに共通に使用することができるので、
テストパターンの作成を容易にすると共に、テストプロ
グラムをシンプルにすることが可能となる。もし、イン
バータ５２を設けない場合は、リフレッシュアドレスと
して反転アドレスデータ”／Ｘ１”をアドレス端子２１
へ印加することが必要となる。そして、読出し或いは書
込みアドレスを変える度に、それに合わせリフレッシュ
アドレスとして、反転アドレスをアドレス端子２１へ印
加することが必要となる。その結果、テストプログラム
が複雑になる傾向にある。そしてこのことは、メモリセ
ルアレイの規模が大きくなるほどより顕著になる。

【００３６】従って、インバータ５２を設けてアドレス
端子２１へ印加する1つのアドレスデータを読出し或い
は書込み動作とフレッシュ動作とに共通に使用すること
が好ましいが、インバータ５２は、あくまで回路設計上
の選択事項であって、上記テスト回路に必須のものでは
ない。例えば、テストパターンによっては、読出し或い
は書込みのアドレスＢを“Ｘ１”、リフレッシュアドレ
スＡを“Ｘ１”の反転アドレス“／Ｘ１”とする必要が
ないことがある。このような場合には、インバータ５２
をあえて設ける必要はない。

【００３７】次に、時刻ｔ３において、アドレス端子２
１へアドレスデータＡｄｄＲとして読出／書込アドレ
ス”Ｂ”としてのアドレスデータ“Ｘ１”を印加する。
アドレス端子２１へアドレスデータ”Ｘ１”が印加され
ると、前述したように、ＡＴＤ回路２５からパルス信号
ＡＴＤが出力され、この出力されたパルス信号ＡＴＤが
ロウ制御回路２６へ入力される。しかし、この時テスト
信号ＴＥ２が”０”にあることから、ロウ制御回路２６
からロウイネーブル信号ＲＥおよびセンスアンプイネー
ブル信号ＳＥが出力されることはない。

【００３８】次に、アドレスデータ”Ｘ１”を端子２１
へ印加した時刻ｔ３から一定時間（パルス信号ＡＴＤの
パルス幅より僅かに長い時間）が経過した時刻ｔ４にお
いて、第二のテスト信号ＴＥ２を”１”に立ち上げる。
テスト信号ＴＥ２が”１”に立ち上がると、テストエン
トリ回路５３がこれを検知し、信号Ｔ２および信号Ｔ３
を”１”に立ち上げる。信号Ｔ２が”１”に立ち上がる
と、マルチプレクサ５４がテストアドレスデータＴＡを
アドレスデータＲＡとして出力する。

【００３９】また、この時刻ｔ４において、信号Ｔ３が
立ち上がると、リフレッシュ制御回路４０がこれを検知
し、セルフリフレッシュ信号ＲＦをロウ制御回路２６へ
供給すると共に、信号Ｍをマルチプレクサ３２へ供給す
る。信号Ｍがマルチプレクサ３２へ入力されると、マル
チプレクサ３２がアドレスデータＡｄｄＲ（この時デー
タ”Ｘ１”）をロウデコーダ３１へ供給する。また、信
号ＲＦがロウ制御回路２６へ入力された時、第二のテス
ト信号ＴＥ２が既に”１”に立ち上がっていることか
ら、ロウ制御回路２６からロウイネーブル信号ＲＥが出
力され、このロウイネーブル信号ＲＥがロウデコーダ３
１へ入力される。これにより、アドレスデータ”Ｘ１”
によって指定されるワード線が活性化される。次いで、
ロウ制御回路２６からセンスアンプイネーブル信号ＳＥ
が出力されると、センスアンプ３３が活性化され、アド
レスデータ”Ｘ１” によって指定されるワード線の読
出／書込が行われる。

【００４０】次に、時刻ｔ５において、アドレス端子２
１へアドレスデータ”Ｃ”を印加する。アドレスデー
タ”Ｃ”が端子２１へ印加されると、ＡＴＤ回路２５が
これを検知し、パルス信号ＡＴＤ（”１”）をマルチプ
レクサ３２およびロウ制御回路２６へ供給する。これに
より、マルチプレクサ３２がマルチプレクサ５４の出
力、すなわち、テストアドレスＴＡ（この時リフレッシ
ュアドレスＡとしてのアドレスデータ”／Ｘ１”）を選
択し、ロウデコーダ３１へ供給する。また、パルス信号
ＡＴＤがロウ制御回路２６へ供給されると、この時第二
のテスト信号ＴＥ２が”１”であることから、ロウ制御
回路２６からロウイネーブル信号ＲＥが出力され、この
出力されたロウイネーブル信号ＲＥがロウデコーダ３１
へ入力される。これにより、アドレスデータ”／Ｘ１”
によって指定されるワード線が活性化される。次いで、
ロウ制御回路２６からセンスアンプイネーブル信号ＳＥ
が出力されると、センスアンプ３３が活性化され、アド
レスデータ” ／Ｘ１”が指定するワード線に接続され
たメモリーセルがリフレッシュされる。

【００４１】次に、時刻ｔ６において、パルス信号ＡＴ
Ｄが”０”に立ち下がると、マルチプレクサ３２がアド
レスデータＡｄｄＲ（この時データ”Ｃ”）をロウデコ
ーダ３１へ供給する。また、パルス信号ＡＴＤが”０”
に立ち下がると、ロウ制御回路２６からロウイネーブル
信号ＲＥが出力され、この出力されたロウイネーブル信
号ＲＥがロウデコーダ３１へ入力される。これにより、
アドレスデータ”Ｃ”によって指定されるワード線が活
性化される。次いで、ロウ制御回路２６からセンスアン
プイネーブル信号ＳＥが出力されると、センスアンプ３
３が活性化され、アドレスデータ”Ｃ”のワード線の読
出／書込が行われる。

【００４２】このように、図１に示すテスト回路５０
は、テスト用のリフレッシュアドレス（上記アドレスデ
ータ”Ａ”）をデータストア回路５１内に予め設定して
おくことができる。したがって、データストア回路５１
内に予め設定しておくリフレッシュアドレス”Ａ”が予
め認識できているため、このリフレッシュアドレスに近
接するテスト用読出／書込アドレス（上記アドレスデー
タ”Ｂ”、”Ｃ”）を外部から入力することにより、任
意の条件下、例えばワースト条件における試験を意図的
にかつ確実に行うことが可能となる。すなわち、リフレ
ッシュアドレス”Ａ”に基づきワード線を指定してメモ
リーセルのリフレッシュ動作を行い、続いて、テスト用
読出／書込アドレスに基づき上記ワード線に隣接するワ
ード線を指定してテスト用読出／書込動作を行うこと
で、ビット線を共通とし、相隣り合う２本のワード線が
連続して活性化される場合を想定して試験を意図的に行
うことで、任意の条件下、例えばワースト条件における
プリチャージ不足や、フィールド絶縁膜下のわずかなリ
ーク電流の影響で、記憶動作に誤動作が生じるか否かを
確認することが可能となる。

【００４３】次に、上記テスト回路５０を用いた出荷前
テストについて図４に示すフローチャートを参照して説
明する。まず、チップに元々固定的な不良があったり、
ホールド特性の悪いメモリセルがあったりすると、リフ
レッシュ動作のテストを実施する意味がなくなるので、
事前にホールド試験を実施しておく（ステップＳ１）。
ホールド試験そのものは汎用ＤＲＡＭで実施されている
試験と同様の既知のテスト手順に従って行えばよい。す
なわち、メモリセルアレイ３０のメモリセルへのデータ
書き込みを行い、リフレッシュを禁止した状態を所定時
間継続した後、このメモリセルからのデータ読み出しを
行った時に、読み出されたデータが書き込んだデータと
一致するように当該所定時間（すなわち、リフレッシュ
サイクル）を調整することで、このメモリセルのホール
ド時間が決まる。この試験を全てのメモリセルに対し行
うことで、ホールド時間の最も短いメモリセルに合わせ
たリフレッシュサイクルの値が決まることになる。な
お、リフレッシュ動作の禁止は、リフレッシュ制御回路
４０に外部から制御信号を入力することにより行う。

【００４４】次に、メモリセルのリフレッシュ動作およ
び読出／書込動作が正しく行われたか否かをテストの後
に判定するため、メモリセルアレイ３０に予めテストパ
ターンを書き込んでおく（ステップＳ２）。ここでは、
リフレッシュ動作および読出／書込動作の正常性を検証
するのが目的であることから、全てのビットが”１”の
テストパターンを用いる。次に、任意のホールド時間を
設定し（ステップＳ３）、次いで、第一のテスト信号Ｔ
Ｅ１を”１”に立ち上げることにより回路をテストモー
ドに設定する（ステップＳ４）。

【００４５】次に、リフレッシュアドレスデータ（”
Ａ”とする）をアドレス端子２１へ印加し、そして、テ
スト信号ＴＥ２を”０”に立ち下げる。これにより、ア
ドレスデータ”Ａ”がデータストア回路５１に書き込ま
れる（ステップＳ５）。次に、アドレスデータ”Ａ”が
指定するワード線とセンスアンプを同じくするワード線
を指示する任意のアドレスデータ（”Ｂ”とする）をア
ドレス端子２１へ印加する（ステップＳ６）。次に、一
定時間の経過後、上記と同様に、アドレスデータ”Ａ”
が指定するワード線とセンスアンプを同じくするワード
線を指示する任意のアドレスデータ（”Ｃ”とする）を
アドレス端子２１へ印加する（ステップＳ７）。以上の
過程によって、図３に示すアドレスＢへのノーマルアク
セス、アドレス”Ａ”でのリフレッシュ動作、アドレス
Ｃへのノーマルアクセスが順次行われる。

【００４６】次に、上記アドレス”Ａ”，”Ｂ”，”
Ｃ”が指定する各ワード線に接続されたメモリセルのデ
ータを読み出し、データチェックを行う（ステップＳ
８）。そして、チェック結果が「ＮＧ」であった場合は
（ステップＳ９）、テストを終了しチップを破棄する
（ステップＳ１０）。また、チェック結果が「ＰＡＳ
Ｓ」であった場合は（ステップＳ９）、テストの全てが
終了したか否かを判断し（ステップＳ１１）、この判断
結果が「ＮＯ」であった場合はステップＳ５へ戻る。以
後、テストの全てが終了したか否かの判断結果が「ＹＥ
Ｓ」となるまで、ステップＳ５〜Ｓ８が繰り返し実行さ
れ、これにより、センスアンプを共通とする全てのロウ
アドレスの組合せがテストされる。この全てのロウアド
レスの組合せをテストする方法としては、例えば、ある
ワード線をリフレッシュワード線として固定し、当該リ
フレッシュの前後でノーマルアクセスするワード線を順
次変えてテストする。例えば、あるワード線をリフレッ
シュワード線として固定し、当該リフレッシュの前後で
ノーマルアクセスするワード線を、一番上のワード線か
ら一番下のワード線まで順番に変えてテストする。そし
て、このテスト動作を、別のワード線を新たなリフレッ
シュワード線として固定して、前記動作を繰り返す。以
上のテスト動作を、全てのワード線がリフレッシュワー
ド線として選択されるまで繰り返し行うことで、全ての
パターンをテストする。

【００４７】なお、メモリセルアレイ３０が複数のブロ
ックに分割されていて、各ブロック毎にセンスアンプが
設けられているものの場合は、各ブロック内において全
てのロウアドレスの組合せをテストすればよい。また、
実際には、全パターンについてテストするとかなりの時
間がかかることから、規則性を持たせてテストすること
も可能である。すなわち、最初は全パターンを調べて、
ある傾向が出てくれば省略した形でテストを行う。ＤＲ
ＡＭに限らず通常のメモリテスト技術において、不良を
見つけ易いパターンと呼ばれるものがあるので、マーチ
ングやギャロップといったテスト手法を組み合わせてテ
ストを行っても良い。ただし、勿論、全てのパターンを
テストすることが望ましい。

【００４８】また、上記の実施形態はロウアドレスを様
々に変えてテストを行うようになっており、カラムアド
レスは基本的には関係ない。しかし、ノーマルアクセス
の場合にはカラムスイッチを通じてビット線とデータバ
スがつながるため、ビット線の開き方やプリチャージの
され方によってメモリセルのデータに影響を与える可能
性がある。したがって、カラムアドレスも変えてテスト
することがより望ましい。

【００４９】この場合、図４において、ステップＳ５の
次に任意のカラムアドレスデータＡｄｄＣを設定する処
理を加えればよい。図５は、ロウアドレスに加え、カラ
ムアドレスも変えてテストする際のフローチャートであ
る。すなわち、ステップＳ１乃至ステップＳ５は、前述
と同様に行う。その後、カラムアドレスデータＡｄｄＣ
としてデータ“Ｄ”をアドレス端子２１へ印加し、カラ
ムデコーダ３５により、カラムアドレスデータＡｄｄＣ
をデコードし、このデコード結果に応じたセンスアンプ
をＩ／Ｏバッファ３６を介してインプット／アウトプッ
トデータ端子３７に接続する。すなわち、カラムアドレ
スデータＡｄｄＣに基づきビット線を指定する。（ステ
ップＳ１２）。

【００５０】次に、アドレスデータ”Ａ”が指定するワ
ード線とセンスアンプを同じくするワード線を指定する
任意のアドレスデータ（”Ｂ”とする）をアドレス端子
２１へ印加する（ステップＳ６）。次に、一定時間の経
過後、上記と同様に、アドレスデータ”Ａ”が指定する
ワード線とセンスアンプを同じくするワード線を指示す
る任意のアドレスデータ（”Ｃ”とする）をアドレス端
子２１へ印加する（ステップＳ７）。

【００５１】以上の過程によって、カラムアドレスデー
タＡｄｄＣに基づき指定されたビット線を固定し、ロウ
アドレスＢへのノーマルアクセス、ロウアドレス”Ａ”
でのリフレッシュ動作、ロウアドレスＣへのノーマルア
クセスが順次行われる。そして、指定するビット線を変
え、同様のテストを繰り返す。すなわち、リフレッシュ
ロウアドレスに加え、カラムアドレスも変えてテスト
し、ビット線の開き方やプリチャージのされ方によって
メモリセルのデータに影響無いか調べる。

【００５２】また、上記実施形態のように、アドレスを
チップ外部から任意に設定可能とすることで自由度が高
くなるが、逆に言うと全てのアドレスの指定を外部から
行うため手間がかかる。そこで、前記ノーマルアクセス
アドレスＢ，Ｃのみを外部から与え、一方、リフレッシ
ュアドレスＡは回路内部で自動的にインクリメントする
よう構成することも可能である。これにより、テストプ
ログラムのプログラミングの手間が軽減される。この場
合、リフレッシュアドレス発生回路４１内のアドレスカ
ウンタを利用してリフレッシュアドレスのインクリメン
トを行うことが可能である。

【００５３】このように、テスト回路５０の内部で、テ
スト用のリフレッシュアドレス（上記アドレスデータ”
Ａ”）を自動的にインクリメントするよう構成した場合
であっても、予め定められた規則に従いインクリメント
されるため、インクリメントされたリフレッシュアドレ
ス（アドレスデータ“Ａ+１”）を予め認識できる。よ
って、このインクリメントされたリフレッシュアドレス
に近接するテスト用読出／書込アドレス（上記アドレス
データ”Ｂ”、”Ｃ”）を外部から入力することが可能
となり、前述した方法により、任意の条件下、例えばワ
ースト条件における試験を意図的にかつ確実に行うこと
が可能となる。

【００５４】すなわち、自動的にインクリメントされた
リフレッシュアドレスに基づきワード線を指定してメモ
リーセルのリフレッシュ動作を行い、続いて、テスト用
読出／書込アドレスに基づき上記ワード線に隣接するワ
ード線を指定してテスト用読出／書込動作を行うこと
で、全てのアドレスの指定を外部から行わなくても、任
意の条件下、例えばワースト条件でのテストを可能とす
る。

【００５５】また、上記実施形態では、マルチプレクサ
５４は、リフレッシュアドレス発生回路４１から出力し
たリフレッシュアドレスＲＦＡＤと、データストア回路
５１から出力したテストアドレスＴＡとの入力を受け、
テストエントリ回路５３からの制御信号Ｔ２に基づき、
ノーマル動作モードでは回路の内部で発生したリフレッ
シュアドレスＲＦＡＤを選択し、テストモードでは外部
入力されたテストアドレスＴＡを選択することで、ノー
マル動作モードからテストモードへの変更に応答し、回
路の内部で発生したリフレッシュアドレスＲＦＡＤの供
給を停止することで、テストモードでは、回路の内部で
発生したリフレッシュアドレスＲＦＡＤに基づきリフレ
ッシュ動作が行われることを防止する。

【００５６】上記マルチプレクサ５４の回路構成の1例
を図６に示す。マルチプレクサ５４は、第一のＮ型トラ
ンジスタＮ１及び第一のＰ型トランジスタＰ１とからな
る第一のゲートと、第二のＮ型トランジスタＮ２及び第
二のＰ型トランジスタＰ２とからなる第二のゲートと、
インバータＩＮＶ１とを有する。さらに、マルチプレク
サ５４は、データストア回路５１から出力され、インバ
ータ５２を介し入力されるテストアドレスＴＡを受ける
テストアドレス入力部と、リフレッシュアドレス発生回
路４１から出力されたリフレッシュアドレスＲＦＡＤの
入力を受けるリフレッシュアドレス入力部と、テストエ
ントリ回路５３から出力された信号Ｔ２の入力を受ける
制御信号入力部と、回路の出力部とを有する。

【００５７】上記第一のＮ型トランジスタＮ１及び第一
のＰ型トランジスタＰ１とからなる第一のゲートは、テ
ストアドレス入力部と出力部との間に設けられる。一
方、第二のＮ型トランジスタＮ２及び第二のＰ型トラン
ジスタＰ２とからなる第二のゲートは、リフレッシュア
ドレス入力部と出力部との間に設けられる。更に、制御
信号入力部は、第一のＮ型トランジスタＮ１のゲート、
及び第二のＰ型トランジスタＰ２のゲート、並びにイン
バータＩＮＶ１の入力側に接続される。インバータＩＮ
Ｖ１の出力側は、第一のＰ型トランジスタＰ１のゲー
ト、及び第二のＮ型トランジスタＮ２のゲートに接続さ
れる。よって、テストエントリ回路５３から出力された
信号Ｔ２は、第一のＮ型トランジスタＮ１のゲート、及
び第二のＰ型トランジスタＰ２のゲートに入力され、信
号Ｔ２の反転信号が第一のＰ型トランジスタＰ１のゲー
ト、及び第二のＮ型トランジスタＮ２のゲートに入力さ
れる。

【００５８】従って、ノーマル動作モードにおいて、信
号Ｔ２はインアクティブ状態すなわちロウレベル“Ｌ”
であり、第一のＮ型トランジスタＮ１及び第一のＰ型ト
ランジスタＰ１とからなる第一のゲートが閉じ、第二の
Ｎ型トランジスタＮ２及び第二のＰ型トランジスタＰ２
とからなる第二のゲートが開くことで、テストアドレス
ＴＡは出力されず、リフレッシュアドレスＲＦＡＤが出
力され、ノーマル動作モードでの回路内部で発生したリ
フレッシュアドレスＲＦＡＤに基づくメモリセルのリフ
レッシュが行われる。一方、テストモードにおいて、信
号Ｔ２はアクティブ状態すなわちハイレベル“Ｈ”であ
り、第一のＮ型トランジスタＮ１及び第一のＰ型トラン
ジスタＰ１とからなる第一のゲートが開き、第二のＮ型
トランジスタＮ２及び第二のＰ型トランジスタＰ２とか
らなる第二のゲートが閉じることで、リフレッシュアド
レスＲＦＡＤは出力されず、テストアドレスＴＡが出力
され、テストモードでの回路外部から入力したテストア
ドレスＴＡに基づくメモリセルのリフレッシュが前述の
ワースト条件下で行われる。

【００５９】尚、上記マルチプレクサ５４は、ノーマル
動作モード及びテストモード間の変更に伴い発生する制
御信号に基づき、テストアドレスＴＡとリフレッシュア
ドレスＲＦＡＤのいずれか１方を選択する機能を有する
手段すなわち回路の一例であり、かならずしもこれに限
定する必要は無い。すなわち、テストモード中の読出し
または書込みでアクセスするロウアドレス及びリフレッ
シュ動作でアクセスするロウアドレスが、回路外部から
確実に制御できるよう構成すれば問題無い。

【００６０】また、上記実施形態では、リフレッシュを
行った後、読出／書込を行う場合を説明したが、本発明
は、読出／書込を行った後リフレッシュを行う場合にも
適用することが可能である。前述したように、テスト用
のリフレッシュアドレス（上記アドレスデータ”Ａ”）
をデータストア回路５１内に予め設定しておくことがで
きるので、リフレッシュアドレス”Ａ”が予め認識でき
ているため、このリフレッシュアドレスに近接するテス
ト用読出／書込アドレス（上記アドレスデータ”
Ｂ”、”Ｃ”）を外部から入力することにより、テスト
用読出／書込アドレスに基づき、リフレッシュアドレ
ス”Ａ”が指定するワード線に隣接するワード線を指定
してテスト用読出／書込動作を行い、続いて、リフレッ
シュアドレス”Ａ” に基づきワード線を指定してメモ
リーセルのリフレッシュ動作を行うことで、例えば、ビ
ット線を共通とし、相隣り合う２本のワード線が連続し
て活性化される場合を想定して、ワースト条件における
試験を意図的にかつ確実に行うことが可能となる。

【００６１】尚、上記説明において、ワースト条件の1
例として、ビット線を共通とし、且つ相隣り合う２本の
ワード線が連続して活性化される場合を想定したが、必
ずしもこの場合がワースト条件になるとは限らない。例
えば、ビット線は共通とするが、２本のワード線は隣接
しない場合がワースト条件になることもある。また。ビ
ット線が異なる場合でも、ワースト条件になることもあ
る。更に、ワースト条件のみでなく、その他の悪条件下
でのテストが必要になることもある。従って、本発明の
ように、テスト動作時におけるリフレッシュアドレスが
外部のテスタ側で制御できるように構成すれば、如何な
る条件下でもテスト動作を確実に行うことが可能とな
る。

【００６２】更に、上記実施形態では、テスト回路が半
導体記憶装置に内蔵された場合の1例を示したが、必要
に応じ、テスト回路を半導体記憶装置とは分離して同一
チップ上に搭載しても良い。いずれの構成でも、テスト
回路が半導体記憶装置に電気的に結合されて信号やアド
レスがテスト回路と半導体記憶装置との間での受け取り
が可能であれば問題無い。また、本発明は、上記実施形
態の構成に限定されるものではなく、本発明の要旨を逸
脱しない範囲で種々の変形が可能である。

【００６３】

【発明の効果】以上説明したように、この発明によれ
ば、テスト時において、内部のデータ記憶手段内にテス
ト用リフレッシュアドレスを記憶させる。そして、この
テスト用リフレッシュアドレスが指定するワード線に隣
接するワード線に対応するテスト用アドレスを、アドレ
ス端子へ印加して、テスト用アドレスに基づく読出また
は書込を行い、次に、データ記憶手段に記憶されたテス
ト用リフレッシュアドレスに基づくメモリセルのリフレ
ッシュを行う。あるいは、先にメモリセルのリフレッシ
ュを行い、続いて読出または書込を行うようにしたの
で、任意のアドレスの組合せについてテストをすること
ができ、これにより、ワーストケースにおける動作チェ
ックが可能になる。

【図面の簡単な説明】

【図１】この発明の一実施形態の構成を示すブロック図
である。

【図２】同実施形態のノーマル動作を説明するためのタ
イミングチャートである。

【図３】同実施形態のテスト時の動作を説明するための
タイミングチャートである。

【図４】同実施形態のテスト時の動作を説明するための
フローチャートである。

【図５】同実施形態のテスト時の動作を説明するための
フローチャートである。

【図６】図１の回路構成に含まれるマルチプレクサの回
路構成の1例を示す回路図である。

【図７】従来の半導体記憶装置の構成例を示すブロック
図である。

【符号の説明】 ２１〜２３ 端子 ２５ ＡＴＤ回路 ２６ ロウ制御回路 ３０ メモリセルアレイ ３１ ロウデコーダ ４０ リフレッシュ制御回路 ５０ テスト回路 ５１ データストア回路 ５２ インバータ回路 ５３ テストエントリ回路 ５４ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲葉 秀雄 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 内田 祥三 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 園田 正俊 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2G132 AA08 AB02 AD06 AG08 AK15 AL31 5L106 AA01 DD11 DD23 EE02 FF02 FF04 FF05 GG03 5M024 AA91 BB07 BB08 BB10 BB30 BB35 BB36 BB39 DD80 EE12 EE30 KK22 MM04 MM05 MM10 PP01 PP02 PP07 PP10

Claims (34)

【特許請求の範囲】
1. 【請求項１】 リフレッシュを必要とする複数のメモリ
   セルを有する半導体記憶装置のテスト方法において、 外部入力された第1のアドレスに基づき前記メモリセル
   の読出または書込を行う読出/書込処理と、 外部入力された第２のアドレスに基づき前記メモリセル
   のリフレッシュを行うリフレッシュ処理との組み合わせ
   を、テスト動作中に少なくとも１回行うことを特徴とす
   る半導体記憶装置のテスト方法。
2. 【請求項２】 前記２つの処理の組み合わせは、前記リ
   フレッシュ処理の後に、前記読出/書込処理を行うこと
   を特徴とする請求項１に記載の半導体記憶装置のテスト
   方法。
3. 【請求項３】 前記２つの処理の組み合わせは、前記読
   出/書込処理の後に、前記リフレッシュ処理を行うこと
   を特徴とする請求項１に記載の半導体記憶装置のテスト
   方法。
4. 【請求項４】 前記２つの処理の組み合わせは、1サイ
   クル中に行うことを特徴とする請求項１乃至３のいずれ
   かに記載の半導体記憶装置のテスト方法。
5. 【請求項５】 前記読出/書込処理の後、前記リフレッ
   シュ処理を行い、その後さらに前記読出/書込処理を1サ
   イクル中に行うことを特徴とする請求項１に記載の半導
   体記憶装置のテスト方法。
6. 【請求項６】 前記２つの処理は、カラムアドレスを共
   通にし、ロウアドレスは互いに近接することを特徴とす
   る請求項１乃至５のいずれかに記載の半導体記憶装置の
   テスト方法。
7. 【請求項７】 前記２つの処理は、カラムアドレスを共
   通にし、ロウアドレスは互いに隣接することを特徴とす
   る請求項６に記載の半導体記憶装置のテスト方法。
8. 【請求項８】 前記半導体記憶装置がノーマル動作モー
   ドからテストモードに切り替わったことに応答して、前
   記半導体記憶装置の内部で生成された第３のアドレスに
   基づく前記メモリーセルのリフレッシュを停止する処理
   を更に含むことを特徴とする請求項１乃至７のいずれか
   に記載の半導体記憶装置のテスト方法。
9. 【請求項９】 外部入力されたモード切り替え信号に基
   づき、前記半導体記憶装置がノーマル動作モードからテ
   ストモードに切り替わることを特徴とする請求項１乃至
   ８のいずれかに記載の半導体記憶装置のテスト方法。
10. 【請求項１０】 外部入力されたモード切り替え信号に
    基づき、ノーマル動作モードからテストモードに切り替
    わる際、前記第３のアドレスおよびテストアドレスのう
    ちテストアドレスを選択して第３のアドレスに基づく前
    記メモリーセルのリフレッシュを停止することを特徴と
    する請求項８または９に記載の半導体記憶装置のテスト
    方法。
11. 【請求項１１】 前記テスト動作は、カラムアドレスを
    固定し、ロウアドレスを順に変えることにより、複数の
    ロウアドレスの組を、リフレッシュ動作の対象とするこ
    とを特徴とする請求項１乃至１０のいずれかに記載の半
    導体記憶装置のテスト方法。
12. 【請求項１２】 前記テスト動作は、カラムアドレスを
    固定し、ロウアドレスを順に変えることにより、全ての
    ロウアドレスの組を、その対象とすることを特徴とする
    請求項１１に記載の半導体記憶装置のテスト方法。
13. 【請求項１３】 前記テスト動作は、カラムアドレスを
    固定し、ロウアドレスを順に変えることにより、メモリ
    セルアレイの分割された複数のブロックの各々において
    全てのロウアドレスの組合せをその対象とすることを特
    徴とする請求項１１に記載の半導体記憶装置のテスト方
    法。
14. 【請求項１４】 ロウアドレスを変更する毎に、前記第
    一のアドレス及び前記第二のアドレスの双方を外部入力
    することを特徴とする請求項１乃至１３のいずれかに記
    載の半導体記憶装置のテスト方法。
15. 【請求項１５】 前記第一のアドレスは、ロウアドレス
    を変更する毎に外部入力し、一方、前記第二のアドレス
    は、最初のアドレスのみを外部入力した後、予め定めら
    れた一定の規則に従いロウアドレスを変更する毎に内部
    で自動的に変更することを特徴とする請求項１乃至１３
    のいずれかに記載の半導体記憶装置のテスト方法。
16. 【請求項１６】 前記第二のアドレスを予め定められた
    インクリーメントをロウアドレスを変更する毎に行うこ
    とを特徴とする請求項１５に記載の半導体記憶装置のテ
    スト方法。
17. 【請求項１７】 テストの対象となるメモリセルについ
    て、予めホールド試験を行い、所定のテストパターンを
    書込んだ後に、前記２つの処理を行うことを特徴とする
    請求項１乃至１６のいずれかに記載の半導体記憶装置の
    テスト方法。
18. 【請求項１８】 リフレッシュを必要とする複数のメモ
    リセルと、第１のアドレスを供給する手段と、アドレス
    に基づいて前記メモリセルのリフレッシュを行うアクセ
    スアドレス制御手段とを有する半導体記憶装置におい
    て、 外部入力された第２のアドレスを保持する手段と、 前記第１のアドレスを供給する手段と前記第２のアドレ
    スを保持する手段とに電気的に結合され、ノーマル動作
    モードでは前記第１のアドレスを前記アクセスアドレス
    制御手段に供給し、テストモードでは前記第２のアドレ
    スを前記アクセスアドレス制御手段に供給するリフレッ
    シュアドレス切換手段とを更に有することを特徴とする
    半導体記憶装置。
19. 【請求項１９】 前記リフレッシュアドレス切換手段
    は、前記第１のアドレスを供給する手段と前記データ保
    持手段とに電気的に結合され、ノーマル動作モードでは
    前記第１のアドレスを選択し、テストモードでは前記第
    ２のアドレスを選択する選択手段からなることを特徴と
    する請求項１８に記載の半導体記憶装置。
20. 【請求項２０】 前記選択手段は、前記第１のアドレス
    を供給する手段と前記データ保持手段とに電気的に結合
    されたマルチプレクサからなることを特徴とする請求項
    １９に記載の半導体記憶装置。
21. 【請求項２１】 前記リフレッシュアドレス切換手段に
    電気的に結合され、ノーマル動作モードとテストモード
    とを切り替える制御信号を前記リフレッシュアドレス切
    換手段に供給する制御手段を更に有することを特徴とす
    る請求項１８乃至２０のいずれかに記載の半導体記憶装
    置。
22. 【請求項２２】 前記制御手段は、所定の外部信号に応
    答してノーマル動作モードとテストモードとを切り替え
    るテストエントリ手段からなることを特徴とする請求項
    ２１に記載の半導体記憶装置。
23. 【請求項２３】 前記第２のアドレスを保持する手段
    は、前記リフレッシュアドレス切換手段に電気的に結合
    されるデータ記憶手段からなることを特徴とする請求項
    １８乃至２２のいずれかに記載の半導体記憶装置。
24. 【請求項２４】 前記データ保持手段と前記リフレッシ
    ュアドレス切換手段との間に電気的に結合され、前記デ
    ータ記憶手段から出力された第２のアドレスを反転し
    て、前記リフレッシュアドレス切換手段に供給するアド
    レス反転手段を更に有することを特徴とする請求項１８
    乃至２３のいずれかに記載の半導体記憶装置。
25. 【請求項２５】 前記第１のアドレスを供給する手段
    は、前記リフレッシュアドレス切換手段に接続されたリ
    フレッシュアドレス発生回路からなる請求項１８乃至２
    ４のいずれかに記載の半導体記憶装置。
26. 【請求項２６】 リフレッシュを必要とする複数のメモ
    リセルと、内部信号に基づき第１のアドレスを供給する
    手段とを有する半導体記憶装置のテストを行うためのテ
    スト回路において、 前記テスト回路は、外部入力された第２のアドレスを保
    持する手段と、 前記第１のアドレスを供給する手段と前記第２のアドレ
    スを保持する手段とに電気的に結合され、ノーマル動作
    モードでは前記第１のアドレスを前記アクセスアドレス
    制御手段に供給し、テストモードでは前記第２のアドレ
    スを前記アクセスアドレス制御手段に供給するリフレッ
    シュアドレス切換手段とを有することを特徴とするテス
    ト回路。
27. 【請求項２７】 前記リフレッシュアドレス切換手段
    は、前記第１のアドレスを供給する手段と前記データ保
    持手段とに電気的に結合され、ノーマル動作モードでは
    前記第１のアドレスを選択し、テストモードでは前記第
    ２のアドレスを選択する選択手段からなることを特徴と
    する請求項２６に記載のテスト回路。
28. 【請求項２８】 前記選択手段は、前記第１のアドレス
    を供給する手段と前記データ保持手段とに電気的に結合
    されたマルチプレクサからなることを特徴とする請求項
    ２７に記載のテスト回路。
29. 【請求項２９】 前記リフレッシュアドレス切換手段に
    電気的に結合され、ノーマル動作モードとテストモード
    とを切り替える制御信号を前記リフレッシュアドレス切
    換手段に供給する制御手段を更に有することを特徴とす
    る請求項２６乃至２８のいずれかに記載のテスト回路。
30. 【請求項３０】 前記制御手段は、所定の外部信号に応
    答してノーマル動作モードとテストモードとを切り替え
    るテストエントリ手段からなることを特徴とする請求項
    ２９に記載のテスト回路。
31. 【請求項３１】 前記第２のアドレスを保持する手段
    は、前記リフレッシュアドレス切換手段に電気的に結合
    されるデータ記憶手段からなることを特徴とする請求項
    ２６乃至３０のいずれかに記載のテスト回路。
32. 【請求項３２】 前記データ保持手段と前記リフレッシ
    ュアドレス切換手段との間に電気的に結合され、前記デ
    ータ記憶手段から出力された第２のアドレスを反転し
    て、前記リフレッシュアドレス切換手段に供給するアド
    レス反転手段を更に有することを特徴とする請求項２６
    乃至３１のいずれかに記載のテスト回路。
33. 【請求項３３】 前記テスト回路は、前記半導体記憶装
    置に内蔵されることを特徴とする請求項２６乃至３２の
    いずれかに記載のテスト回路。
34. 【請求項３４】 前記テスト回路は、前記半導体記憶装
    置とは分離して同一チップ上に搭載されることを特徴と
    する請求項２６乃至３２のいずれかに記載のテスト回
    路。