DE102006048970B4 - Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher - Google Patents

Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher Download PDF

Info

Publication number
DE102006048970B4
DE102006048970B4 DE102006048970.5A DE102006048970A DE102006048970B4 DE 102006048970 B4 DE102006048970 B4 DE 102006048970B4 DE 102006048970 A DE102006048970 A DE 102006048970A DE 102006048970 B4 DE102006048970 B4 DE 102006048970B4
Authority
DE
Germany
Prior art keywords
signal
memory
bank
refresh
darf
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006048970.5A
Other languages
English (en)
Other versions
DE102006048970A1 (de
Inventor
Margaret Clark Freebern
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Publication of DE102006048970A1 publication Critical patent/DE102006048970A1/de
Application granted granted Critical
Publication of DE102006048970B4 publication Critical patent/DE102006048970B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

Speicherbaustein (100), der zumindest Folgendes aufweist: – mindestens zwei Speicherbänke (112a, ..., 112n), wobei jede Speicherbank (112a, ..., 112n) eine Matrix von Speicherzellen aufweist, wobei die Speicherzellen entlang von Zeilen und Spalten der jeweiligen Matrix von Speicherzellen angeordnet sind, und – eine Steuerschaltung (108; 108a; 108b), – wobei die Steuerschaltung (108; 108a; 108b) dazu ausgelegt ist, eine erste Speicherbank der mindestens zwei Speicherbänke (112a, ..., 112n) des Speicherbausteins (100) für ein gezieltes automatisches Auffrischen auszuwählen, während gleichzeitig eine andere, zweite Speicherbank der mindestens zwei Speicherbänke (112a, ..., 112n) für einen Lese- oder Schreibzugriff aktiv ist, – wobei ein Betriebsmodus des Speicherbausteins (100), in dem eine jeweilige Speicherbank für das gezielte automatische Auffrischen ausgewählt und gleichzeitig eine jeweilige andere Speicherbank für einen Lese- oder Schreibzugriff ausgewählt wird, durch Setzen eines Modusregister-Setzbefehls (DARF-MODE) freigebbar ist und durch Rücksetzen des Modusregister-Setzbefehls (DARF-MODE) sperrbar ist, – wobei die Steuerschaltung (108; 108a; 108b) des Speicherbausteins (100) den Modusregister-Setzbefehl (DARF-MODE) empfängt und wobei die Steuerschaltung (108; 108a; 108b) selbst auswählt, in welcher Speicherbank unter den Speicherbänken (112a, ..., 112n) des Speicherbausteins (100) jeweils das gezielte automatische Auffrischen durchgeführt wird, und – wobei der Speicherbaustein (100) zum Inkrementieren durch die Speicherbänke (112a, ..., 112n) für DARF-Operationen, durch die das gezielte automatische Auffrischen erfolgt, einen Bankadressenzähler (136; 170) verwendet und wobei der Bankadressenzähler (136; 170) eine Speicherbankadresse der ersten Speicherbank erzeugt.

Description

  • Allgemeiner Stand der Technik
  • Eine Art von Speicher ist ein dynamischer Direktzugriffsspeicher (DRAM). DRAMs sind ein flüchtiger Speicher, bei dem der Inhalt der Speicherzellen mit der Zeit wegleckt. Die Speicherzellen werden periodisch aufgefrischt, um ihre Werte zu halten. Ein Modus zum periodischen Auffrischen der Speicherzellen umfasst ein automatisches Auffrischen oder Auffrischen mit konstanter Bitrate (CBR). Automatisches Auffrischen oder CBR-Auffrischen ist ein Verfahren zum Auffrischen von DRAM-Speicherzellen. Bei diesem Verfahren werden normale Lese- und Schreiboperationen angehalten, alle Speicherbanken vorgeladen, eine Gruppe von Speicherzellen in jeder Bank aufgefrischt, die Speicherbanken wieder aktiviert und dann normale Lese- und Schreiboperationen fortgesetzt. Die Speicherzellen werden mit einer Häufigkeit aufgefrischt, dergestalt, dass jede Speicherzelle innerhalb ihrer Speicherzeit aufgefrischt wird. Das Vorladen und Wiederaktivieren der Speicherbänke verringert die Bandbreite des DRAM, weil das Vorladen und Wiederaktivieren der Speicherbänke Zyklen einfügt, in denen weder Daten gelesen noch geschrieben werden und keine Speicherzellen aufgefrischt werden.
  • Typische Implementierungen des automatischen Auffrischens verwenden eine DRAM-Steuerung, um Befehle für automatisches Auffrischen häufig genug auszugeben, dass der gesamte Speicher innerhalb der spezifizierten Speicherzeit aufgefrischt wird. Da jeder Befehl separat ausgegeben wird, kann ein Benutzer die automatischen Auffrischungen so einteilen, dass sie stattfinden, wenn der DRAM nicht aktiv gelesen oder beschrieben wird oder immer dann, wenn es in bezug auf Bandbreite am effizientesten ist, dies durchzuführen. Diese Einteilungsstrategien können die Bandbreitenkosten verringern; sie reichen jedoch für bestimmte Anwendungen immer noch nicht aus.
  • Aus US 6,046,953 A ist ein Verfahren zum Betreiben eines Speicherbausteins bekannt, bei dem der Speicherbaustein über einige seiner Eingangsanschlüsse Bankauswahlsignale von einem Speichercontroller empfängt.
  • Der Speicherbaustein wird dazu veranlasst, während in einer seiner Speicherbänke ein Lese- oder Schreibzugriff ausgeführt wird, gleichzeitig in einer anderen Speicherbank automatisch einen Auffrischungsvorgang (Refresh) durchführen.
  • Bei dem Verfahren aus US 6,046,953 A wird dem Speicherbaustein durch die von dem Speichercontroller übermittelten Bankauswahlsignale jeweils vorgeschrieben, in welcher seiner Speicherbänke das gleichzeitige Auffrischen zu erfolgen hat; die gemäß der vom Speichercontroller vorgenommenen Auswahl erzeugten Bankauswahlsignale werden von dem Speicherbaustein decodiert.
  • Es ist die Aufgabe der vorliegenden Erfindung, einen weiterentwickelten Speicherbaustein bereitzustellen, der in der Lage ist, während der Ausführung von Lese- oder Schreibzugriffen zugleich ein gezieltes automatisches Auffrischen autonom durchzuführen. Ferner soll ein Verfahren zum Betreiben eines solchen Speicherbausteins bereitgestellt werden.
  • Diese Aufgabe wird durch den Speicherbaustein gemäß Anspruch 1 sowie durch das Verfahren gemäß Anspruch 13 gelöst.
  • Einige Ausführungsbeispiele werden nachstehend mit Bezug auf die Figuren beschrieben.
  • 1 ist ein Blockschaltbild einer Ausführungsform eines Speicherbausteins.
  • 2 ist ein Blockschaltbild einer Ausführungsform einer Auffrischsteuerschaltung.
  • 3 ist ein Blockschaltbild einer weiteren Ausführungsform einer Auffrischsteuerschaltung.
  • 4 ist ein Diagramm einer Ausführungsform von Bankadressenzähler-Inkrementlogik.
  • 5A ist ein Diagramm einer Ausführungsform von Zeilenadressenzähler-Inkrementlogik.
  • 5B ist ein Diagramm einer weiteren Ausführungsform von Zeilenadressenzähler-Inkrementlogik.
  • 5C ist ein Diagramm einer weiteren Ausführungsform von Zeilenadressenzähler-Inkrementlogik und Bankadressenzähler-Logik.
  • 6 ist ein Diagramm einer Ausführungsform einer Schaltung zum Zurücksetzen eines Bankadressenzählers.
  • 7A ist ein Diagramm einer Ausführungsform einer Schaltung zum Auswählen von Speicherbänken.
  • 7B ist ein Diagramm einer weiteren Ausführungsform einer Schaltung zum Auswählen von Speicherbänken.
  • 8 ist ein Diagramm einer Ausführungsform eines zweistufigen Zeilenadressenzwischenspeichers.
  • 9A ist ein Impulsdiagramm einer Ausführungsform der Zeitsteuerung von Signalen für Befehle des gezielten automatischen Auffrischens und Aktivierens unmittelbar hintereinander.
  • 9B ist ein Impulsdiagramm einer weiteren Ausführungsform der Zeitsteuerung von Signalen für Befehle des gezielten automatischen Auffrischens und Aktivierens unmittelbar hintereinander.
  • 10 ist ein Diagramm einer Ausführungsform der ersten Zwischenspeicherstufe des Zeilenadressenzwischenspeichers.
  • 11 ist ein Diagramm einer Ausführungsform der zweiten Zwischenspeicherstufe des Zeilenadressenzwischenspeichers.
  • 12 ist ein Diagramm einer Ausführungsform einer Schaltung zum Umgehen einer Speicherbank.
  • 13 ist ein Diagramm einer Ausführungsform einer Schaltung zur Ermöglichung eines gezielten automatischen Auffrischens, während eine andere Speicherbank aktiv ist.
  • 14 ist ein Diagramm einer Ausführungsform einer Schaltung zur Bereitstellung eines Signals für automatisches Auffrischen.
  • Ausführliche Beschreibung
  • 1 ist ein Blockschaltbild einer Ausführungsform eines Speicherbausteins 100. In einer Ausführungsform enthält der Speicherbaustein 100 einen dynamischen Direktzugriffsspeicher (DRAN). Der Speicherbaustein 100 enthält eine Speichersteuerung 102 und einen Speicher 106. Die Speichersteuerung 102 ist durch einen Kommunikationspfad 104 elektrisch an den Speicher 106 angekoppelt. Die Speichersteuerung 102 steuert die Funktionsweise des Speichers 106. Der Speicher 106 enthält eine Steuerschaltung 108 und eine Vielzahl von Speicherbänken 112a–112(n), wobei ”n” gleich einer beliebigen geeigneten Anzahl von Speicherbänken ist. Bei einer Ausführungsform ist ”n” gleich 3. Die Steuerschaltung 108 ist durch einen Kommunikationspfad 110 elektrisch an die Speicherbänke 112a–112(n) angekoppelt.
  • Die Steuerschaltung 108 ist dafür konfiguriert, einen Modus des gezielten automatischen Auffrischens (DARF) für den Speicher 106 zu implementieren. Die DARF-Modus-Implementierung liefert Einteilungsflexibilität für das automatische Auffrischen, die die Bandbreiteneinbußen beim Auffrischen von Speicherzellen in den Speicherbänken 112a–112(n) verringert. Ein DARF-Befehl ist ein Befehl zum automatischen Auffrischen, der ausgegeben wird, wenn sich der Speicher 106 im DARF-Modus befindet. Ein (Zahlwort) DARF-Befehl frischt jeweils eine (Zahlwort) Speicherbank 112a–112(n) auf und die Rotation durch die Speicherbänke 112a–112(n) läuft in einer gezielten Reihenfolge ab.
  • Zum Beispiel frischt ein erster DARF-Befehl Speicherzellen an einer gewählten Zeilenadresse in der Speicherbank null 112a auf. Ein zweiter DARF-Befehl frischt Speicherzellen an der gewählten Zeilenadresse in der Speicherbank eins 112b auf. Ein dritter DARF-Befehl frischt Speicherzellen an der gewählten Zeilenadresse in der Speicherbank zwei 112c auf. Die DARF-Befehle werden weiter an die Speicherbänke ausgegeben, bis die Speicherzellen an der gewählten Zeilenadresse in der Speicherbank N 112(n) aufgefrischt worden sind. Nachdem die Speicherzellen an der gewählten Zeilenadresse in jeder Speicherbank 112a–112(n) aufgefrischt worden sind, frischt der folgende DARF-Befehl die Speicherzellen an der nächsten Zeilenadresse in der Speicherbank null 112a auf. Die DARF-Befehle werden weiter ausgegeben, um alle Speicherzellen an allen Zeilenadressen in jeder Speicherbank 112a–112(n) aufzufrischen.
  • DARF-Einteilung verbessert die Bandbreite des Speichers 106. Bei einem typischen automatischen Auffrischen mit gesperrtem DARF-Modus werden alle Speicherbänke 112a–112(n) vorgeladen, und dann wird ein Befehl für automatisches Auffrischen ausgegeben, um die Speicherzellen an der gewählten Zeilenadresse in allen Speicherbänken gleichzeitig aufzufrischen. Während des automatischen Auffrischens werden Kein-Betrieb (engl.: No-Operation)-Befehle (NOP) ausgegeben, um Zeit für Verzögerung (tRFC) zu aktivieren. Nachdem die tRFC-Zeit abgelaufen ist, kann eine Speicherbank 112a–112(n) aktiviert werden, und Lese- und Schreiboperationen können wieder aufgenommen werden. Mit freigegebenem DARF-Modus kann ein Benutzer kontinuierlich auf eine erste Speicherbank 112a–112(n) zugreifen, einen DARF-Befehl an eine zweite Speicherbank 112a–112(n) ausgeben und dann am nächsten Taktzyklus weiter auf die erste Speicherbank 112a–112(n) zugreifen. Mit freigegebenem DARF-Modus werden DARF-Befehle mit einer Rate von viermal der Rate typischer Befehle für automatisches Auffrischen für einen Speicher mit vier Speicherbänken ausgegeben, die tRFC-Zeit wird jedoch nicht für NOP-Befehle verschwendet.
  • Bei einer Ausführungsform wird das Freigeben und Sperren von DARF-Modus-Funktionalität für den Speicher 106 durch Setzen oder Rücksetzen eines Modusregister-Setzbefehls bestimmt. Bei einer weiteren Ausführungsform wird eine Sicherung in dem Speicher 106 verwendet, um DARF-Modus-Funktionalität freizugeben oder zu sperren. Bei einer Ausführungsform wird ein Bankadressenzähler (BAC) zum Inkrementieren durch die Speicherbänke 112a–112(n) für DARF-Operationen verwendet, und ein Zeilenadressenzähler (RAC) wird zum Inkrementieren durch Zeilenadressen der Speicherbänke 112a–112(n) für DARF-Operationen verwendet. Bei einer Ausführungsform wird ein Zwei-Bit-BAC als die beiden niedrigstwertigen Bit des RAC für DARF-Operationen implementiert. Der BAC wird beim Eintritt in den DARF-Modus zurückgesetzt und beim Austritt aus dem Modus des Selbstauffrischens (SRF) zurückgesetzt, um mit der Speichersteuerung 102 synchronisiert zu bleiben.
  • Bei einer Ausführungsform enthält die Steuerschaltung 108 DARF-Modus-Befehlssteuerelemente, die typische Schaltkreise für Detektion, Zeitsteuerung, Setzen und Rücksetzen für automatisches Auffrischen verwenden. Übergänge in und aus dem Selbstauffrischmodus werden verwaltet, um das Überspringen von Speicherbänken oder Zeilen von Speicherzellen zu vermeiden. Diese Verwaltung und Steuerung umfasst das Rücksetzen des BAC, um sicherzustellen, dass keine Speicherbänke oder Zeilen von Speicherzellen übersprungen werden. Bei einer Ausführungsform wird ein spezieller BAC-Bus verwendet, um die Speicherbank 112a–112(n) auszuwählen, an der das DARF durchgeführt werden soll, wodurch alle Zeitsteuerungsbeschränkungen beseitigt werden, die durch DARF- und Aktivierungsbefehle (ACT) mit hoher Frequenz auferlegt werden. Bei einer Ausführungsform wird ein zweistufiger Zeilenadressenzwischenspeicher verwendet, um DARF- und ACT-Befehle mit hoher Frequenz zu ermöglichen. Ein DARF-Befehl kann an eine Speicherbank 112a–112(n) ausgegeben werden, während eine andere Speicherbank 112a–112(n) für Lese- oder Schreibzugriff aktiv ist. Ein Befehl für gezieltes automatisches Auffrischen wird blockiert, wenn der Befehl an eine aktive Speicherbank 112a–112(n) ausgegeben wird. Der Befehl für gezieltes automatisches Auffrischen wird jedoch wieder an die Speicherbank 112a–112(n) ausgegeben, nachdem der Lese- oder Schreibzugriff auf die Speicherbank 112a–112(n) abgeschlossen ist, um so das automatische Auffrischen der Speicherbank 112a–112(n) nicht zu überspringen.
  • 2 ist ein Blockschaltbild einer Ausführungsform einer Auffrischsteuerschaltung 108a. Bei einer Ausführungsform ist die Auffrischsteuerschaltung 108a ein Teil der Steuerschaltung 108. Die Auffrischsteuerschaltung 108a enthält eine Auffrischsteuerschaltung 122, einen Zeilenadressenzähler (RAC) 126, einen Bankadressenzähler (BAC) 136, einen Zeilenadressenzwischenspeicher 130, eine DARF-Bankauswahlschaltung 142, eine Schaltung 150 für Aktivierung (ACT), automatisches Auffrischen (ARF), Selbstauffrischen (SRF) und Bankauswahl und ein NAND-Gatter 146.
  • Ein Eingang der Auffrischsteuerschaltung 122 empfängt einen decodierten Auffrischbefehl auf dem Kommunikationspfad 120 für decodierte Auffrischbefehle. Ein Ausgang der Auffrischsteuerschaltung 122 ist durch den Adressensteuer-Kommunikationspfad 124 elektrisch an einen Eingang des RAC 126 und einen Eingang des BAC 136 angekoppelt. Ein weiterer Ausgang der Auffrischsteuerschaltung 122 ist durch den Zeitsteuerung-Steuerung-Kommunikationspfad 140 elektrisch an einen Eingang der DARF-Bankauswahlschaltung 142 und einen Eingang der ACT-, ARF-, SRF- und Bankauswahlschaltung 150 angekoppelt. Ein Ausgang des RAC 126 ist durch einen Kommunikationspfad 128 für die Zeilenadressenzähler-Adresse (RAC<0:m>) elektrisch an einen Eingang des Zeilenadressenzwischenspeichers 130 angekoppelt. Ein Ausgang des BAC 136 ist durch den Pfad 134 für das Ausführung(engl.: carry out)-Signal (CARRY-OUT) elektrisch an einen Eingang des RAC 126 angekoppelt. Ein weiterer Ausgang des BAC 136 ist durch den Kommunikationspfad 138 für die Bankadressenzähler-Adresse (BAC<0:1>) elektrisch an die DARF-Bankauswahlschaltung 142 angekoppelt.
  • Der Ausgang des Zeilenadressenzwischenspeichers 130 liefert die globale Zeilenadresse (GRADD<0:m>) auf dem GRADD<0:m>-Kommunikationspfad 132. Der Ausgang der DARF-Bankauswahlschaltung 142 ist durch den Kommunikationspfad 144 für DARF-Bankauswahl (DARF_BANKSEL<0:n>) elektrisch an einen ersten Eingang des NAND-Gatters 146 angekoppelt. Der Ausgang der ACT-, ARF-, SRF- und Bankauswahlschaltung 150 ist durch den Kommunikationspfad 152 für reguläre Bankauswahl (REG_BNKSEL<0:n>) elektrisch an einen zweiten Eingang des NAND-Gatters 146 angekoppelt. Der Ausgang des NAND-Gatters 146 liefert die Bankauswahlsignale (BANKSEL<0:n>) auf dem BNKSEL<0:n>-Kommunikationspfad 148.
  • Die Auffrischsteuerschaltung 122 empfängt ein decodiertes Auffrischbefehlssignal auf dem Kommunikationspfad 120 für decodierte Auffrischbefehle, um auf dem Adressensteuerkommunikationspfad 124 Adressensteuersignale und auf dem Zeitsteuerung-Steuerung-Kommunikationspfad 140 Zeitsteuerungs-Steuersignale bereitzustellen. Der RAC 126 empfängt die Adressensteuersignale auf dem Adressensteuerkommunikationspfad 124 und das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134, um die Signale RAC<0:m> auf dem RAC<0:m>-Kommunikationspfad 128 bereitzustellen. Auf der Basis der Adressensteuersignale und des CARRY-OUT-Signals inkrementiert sich der RAC 126 durch die Zeilenadressen der Speicherbänke 112a–112(n) im Selbstauffrischmodus, im Modus des automatischen Auffrischens oder in dem Modus des gezielten automatischen Auffrischens zum Auffrischen der Speicherzellen an den Zeilenadressen.
  • Der BAC 136 empfängt die Adressensteuersignale auf dem Adressensteuerkommunikationspfad 124, um die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138 und das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 bereitzustellen. Auf der Basis der Adressensteuersignale inkrementiert der BAC 136 durch die Bankadressen der Speicherbänke 112a–112(n) im DARF-Modus zum Auffrischen der Speicherzellen in jeder Speicherbank 112a–112(n). Jedes Mal, wenn der Zählwert des BAC 136 die Gesamtzahl der Speicherbänke ”n” plus eins erreicht, liefert der BAC 136 ein logisch hohes CARRY-OUT-Signal, um den RAC 126 zu inkrementieren. Der BAC 136 wird nicht verwendet, wenn der DARF-Modus gesperrt ist.
  • Der Zeilenadressenzwischenspeicher 130 empfängt die RAC<0:m>-Signale auf dem RAC<0:m>-Kommunikationspfad 128, um die GRADD<0:m>-Signale auf dem GRADD<0:m>-Kommunikationspfad 132 bereitzustellen. Der Zeilenadressenzwischenspeicher 130 speichert die RAC<0:m>-Signale von dem RAC 126 im Modus des Selbstauffrischens, automatischen Auffrischens oder gezielten automatischen Auffrischens zwischen. Der Zeilenadressenzwischenspeicher 130 speichert die Zeilenadressen für eine Lese- oder Schreiboperation von der Speichersteuerung 102 während eines Speicherbank-Aktivierungsbefehls zwischen. Der Zeilenadressenzwischenspeicher 130 liefert die Zeilenadressen von der Speichersteuerung 102 auf dem GRADD<0:m>-Kommunikationspfad 132 für eine Lese- oder Schreiboperation an einer aktiven Speicherbank. Der Zeilenadressenzwischenspeicher 130 liefert die RAC<0:m>-Signale auf dem GRADD<0:m>-Kommunikationspfad 132 für eine Operation des Selbstauffrischens, automatischen Auffrischens oder gezieltes automatisches Auffrischen an einer inaktiven Speicherbank.
  • Die DARF-Bankauswahlschaltung 142 empfängt die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138, und die Zeitsteuerungs-Steuersignale auf dem Zeitsteuerung-Steuerung-Kommunikationspfad 140, um die DARF_BNKSEL<0:n>-Signale auf dem DARF_BNKSEL<0:n>-Kommunikationspfad 144 bereitzustellen. Die DARF-Bankauswahlschaltung 142 wählt die Speicherbank 112a–112(n) für ein gezieltes automatisches Auffrischen auf der Basis der BAC<0:1>-Signale und der Zeitsteuerungs-Steuersignale.
  • Die ACT-, ARF-, SRF- und Bankauswahlschaltung 150 empfängt die Zeitsteuerungs-Steuersignale auf dem Zeitsteuerung-Steuerung-Kommunikationspfad 140, um die REG_BNKSEL<0:n>-Signale auf dem REG_BNKSEL<0:n>-Kommunikationspfad 152 bereitzustellen. Mit freigegebenem oder gesperrtem DARF-Modus wählt die ACT-, ARF-, SRF- und Bankauswahlschaltung 150 die Speicherbänke 112a–112(n) zur Aktivierung und Selbstauffrischung auf der Basis der Zeitsteuerungs-Steuersignale. Mit gesperrtem DARF-Modus wählt die ACT-, ARF-, SRF- und Bankauswahlschaltung 150 auch die Speicherbänke 112a–112(n) für automatisches Auffrischen auf der Basis der Zeitsteuerungs-Steuersignale.
  • Das NAND-Gatter 146 empfängt die DARF_BNKSEL<0:n>-Signale auf dem DARF_BNKSEL<0:n>-Kommunikationspfad 144 und die REG_BNKSEL<0:n>-Signale auf dem REG_BNKSEL<0:n>-Kommunikationspfad 152, um die BNKSEL<0:n>-Signale auf dem BNKSEL<0:n>-Kommunikationspfad 148 bereitzustellen. Als Reaktion auf ein logisch niedriges DARF_BNKSEL<0:n>-Signal und ein entsprechendes logisch hohes REG_BNKSEL<0:n>-Signal gibt das NAND-Gatter 146 ein entsprechendes logisch niedriges BNKSEL<0:n>-Signal aus. Als Reaktion auf ein logisch niedriges DARF_BNKSEL<0:n>-Signal oder ein entsprechendes logisch niedriges REG_BNKSEL<0:n>-Signal gibt NAND-Gatter 146 ein entsprechendes logisch hohes BNKSEL<0:n>-Signal aus.
  • In Betrieb sind mit gesperrtem DARF-Modus der BAC 136 und die DARF-Bankauswahlschaltung 142 inaktiv und das automatische Auffrischen erfolgt auf die typische Weise, wobei alle Speicherbänke 112a–112(n) gleichzeitig aufgefrischt werden. Mit freigegebenem DARF-Modus sind der BAC 136 und die DARF-Bankauswahlschaltung 142 aktiv und, es wird auf der Basis des Zählwerts des BAC 136, der auf dem BAC<0:1>-Kommunikationspfad 138 bereitgestellt wird, eine (Zahlwort) Speicherbank 112a–112(n) auf einmal aufgefrischt.
  • Während eine Speicherbank 112a–112(n) aufgefrischt wird, kann deshalb eine andere Speicherbank 112a–112(n) für Lese- oder Schreiboperationen aktiv sein. Bei einer Ausführungsform wählt ein logisch niedriges DARF_BNKSEL<0:n>-Signal oder ein entsprechendes logisch niedriges REG_BNKSEL<0:n>-Signal die entsprechende Speicherbank 112a–112(n) durch Bereitstellen eines entsprechenden logisch hohen BNKSEL<0:n>-Signals zum Aktivieren oder Auffrischen der gewählten Speicherbank 112a–112(n).
  • 3 ist ein Blockschaltbild einer weiteren Ausführungsform einer Auffrischsteuerschaltung 108b. Bei einer Ausführungsform ist die Auffrischsteuerschaltung 108b ein Teil der Steuerschaltung 108. Die Auffrischsteuerschaltung 108b enthält einen Adressenzählerblock 160 und einen Zeilensteuerblock 162. Der Adressenzählerblock 160 enthält den RAC 126, der die RAC-Inkrementierlogik 164 und den Zeilenadressenzähler 166 enthält. Der Adressenzählerblock 160 enthält außerdem den BAC 136, der die BAC-Inkrementierlogik 168 und den Bankadressenzähler 170 enthält. Der Zeilensteuerblock 162 enthält die ACT-, ARF-, SRF- und Bankauswahlschaltung 150, die DARF-Bankauswahlschaltung 142 und das NAND-Gatter 146.
  • Ein Eingang der RAC-Inkrementierlogik 164 und ein Eingang der BAC-Inkrementierlogik 168 empfangen die Signale DARF_MODE, AUTO-REFRESH und SELF-REFRESH auf dem Adressensteuer-Kommunikationspfad 124. Ein Ausgang der RAC-Inkrementierlogik 164 ist durch den Signalpfad 172 elektrisch an den Inkrement-Eingang des Zeilenadressenzählers 166 angekoppelt. Der Ausgang des Zeilenadressenzählers 166 liefert die RAC<0:m>-Signale auf dem RAC<0:m>-Kommunikationspfad 128. Der Ausgang der BAC-Inkrementierlogik 168 ist durch den Signalpfad 174 elektrisch an den INCREMENT-Eingang des Bankadressenzählers 170 angekoppelt. Ein Eingang des Bankadressenzählers 170 empfängt das BAC-Rücksetzsignal (BACRST) auf dem BACRST-Signalpfad 176. Ein Ausgang des Bankadressenzählers 170 ist durch den CARRY-OUT-Signalfad 134 elektrisch an einen Eingang der RAC-Inkrementierlogik 164 angekoppelt. Ein anderer Ausgang des Bankadressenzählers 170 ist durch den BAC<0:1>-Kommunikationspfad 138 elektrisch an einen Eingang der DARF-Bankauswahlschaltung 142 angekoppelt.
  • Eingänge der DARF-Bankauswahlschaltung 142 empfangen die Signale DARF_MODE, AUTO-REFRESH und SELF-REFRESH auf dem Zeitsteuerung-Steuerung-Kommunikationspfad 140. Der Ausgang der DARF-Bankauswahlschaltung 142 ist durch den DARF_BNKSEL<0:n>-Kommunikationspfad 144 elektrisch an einen ersten Eingang des NAND-Gatters 146 angekoppelt. Ein Eingang der ACT-, ARF-, SRF- und Bankauswahlschaltung 150 empfängt die Signale AUTO-REFRESH und SELF-REFRESH auf dem Zeitsteuerung-Steuerung-Kommunikationspfad 140. Der Ausgang der ACT-, ARF-, SRF- und Bankauswahlschaltung 150 ist durch den REG_BNKSEL<0:n>-Kommunikationspfad 152 elektrisch an einen zweiten Eingang des NAND-Gatters 146 angekoppelt. Der Ausgang des NAND-Gatters 146 liefert die BNKSEL<0:n>-Signale auf dem BNKSEL<0:n>-Kommunikationspfad 148.
  • Die RAC-Inkrementierlogik 164 empfängt die Signale DARF_MODE, AUTO-REFRESH und SELF-REFRESH auf dem Adressensteuerkommunikationspfad 124 und das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134, um das RAC-Inkrementiersignal auf dem Signalpfad 172 bereitzustellen. Die RAC-Inkrementierlogik 164 bestimmt, wann der Zeilenadressenzähler 166 zu inkrementieren ist, auf der Basis der Signale DARF_MODE, AUTO-REFRESH, SELF-REFRESH und CARRY-OUT.
  • Der Zeilenadressenzähler 166 empfängt das RAC-Inkrementiersignal auf dem Signalpfad 172, um die RAC<0:m>-Signale auf dem RAC<0:m>-Kommunikationspfad 128 bereitzustellen. Der Zählwert des Zeilenadressenzählers 166 erhöht sich als Reaktion auf jedes logisch hohe RAC-Inkrementiersignal. Der Zählwert des Zeilenadressenzählers 166 wird auf den RAC<0:m>-Signalen ausgegeben.
  • Die BAC-Inkrementierlogik 168 empfängt die Signale DARF_MODE, AUTO-REFRESH und SELF-REFRESH auf dem Adressensteuerkommunikationspfad 124, um das BAC-Inkrementiersignal auf dem Signalpfad 174 bereitzustellen. Die BAC-Inkrementierlogik 168 bestimmt, wann der Bankadressenzähler 170 zu inkrementieren ist, auf der Basis der Signale DARF_MODE, AUTO-REFRESH und SELF-REFRESH.
  • Der Bankadressenzähler 170 empfängt das BAC-Inkrementiersignal auf dem Signalpfad 174 und das BACRST-Signal auf dem BACRST-Signalpfad 176, um das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 und die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138 bereitzustellen. Der Zählwert des Bankadressenzählers 170 inkrementiert sich als Reaktion auf jedes logisch hohe BAC-Inkrementiersignal. Der Zählwert des Bankadressenzählers 170 wird als Reaktion auf jedes logisch hohe BACRST-Signal zurückgesetzt. Bei einer Ausführungsform wird der Bankadressenzähler 170 als die beiden niedrigstwertigen Bit des Zeilenadressenzählers 166 implementiert. Der Zählwert des Bankadressenzählers 170 wird auf den BAC<0:1>-Signalen ausgegeben.
  • Die ACT-, ARF-, SRF- und Bankauswahlschaltung 150 funktioniert ähnlich wie die zuvor mit Bezug auf 2 beschriebene ACT-, ARF-, SRF- und Bankauswahlschaltung 150. Die DARF-Bankauswahlschaltung 142 funktioniert ähnlich wie die zuvor mit Bezug auf 2 beschriebene DARF-Bankauswahlschaltung 142. Das NAND-Gatter 146 funktioniert ähnlich wie das zuvor mit Bezug auf 2 beschriebene NAND-Gatter 146. Die Gesamtfunktionsweise der Auffrischsteuerschaltung 108b ist der Funktionsweise der zuvor mit Bezug auf 2 beschriebenen Auffrischsteuerschaltung 108a ähnlich.
  • 4 ist ein Diagramm einer Ausführungsform der BAC-Inkrementierlogik 168. Die BAC-Inkrementierlogik 168 enthält ein NAND-Gatter 180 und einen Inverter 184. Ein erster Eingang des NAND-Gatters 180 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Ein zweiter Eingang des NAND-Gatters 180 empfängt das invertierte Signal für automatisches Auffrischen (bAUTO-REFRESH) auf dem bAUTO-REFRESH-Signalpfad 124b. Der Ausgang des NAND-Gatters 180 ist durch den Signalpfad 182 elektrisch an den Eingang des Inverters 184 angekoppelt. Der Ausgang des Inverters 184 liefert das BAC_INCREMENT-Signal auf dem BAC_INCREMENT-Signalpfad 174.
  • Das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a ist logisch hoch, wenn der DARF-Modus freigegeben ist, und logisch niedrig, wenn der DARF-Modus gesperrt ist. Das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 124b ist logisch niedrig, wenn ein automatisches Auffrischen abläuft, und logisch hoch, wenn kein automatisches Auffrischen abläuft. Am Schluss eines automatischen Auffrischens geht das bAUTO-REFRESH-Signal von logisch niedrig zu logisch hoch über. Als Reaktion auf ein logisch hohes DARF_MODE-Signal und ein logisch niedriges bAUTO-REFRESH-Signal gibt das NAND-Gatter 180 auf dem Signalpfad 182 ein logisch niedriges Signal aus. Als Reaktion auf ein logisch niedriges DARF_MODE-Signal oder ein logisch niedriges bAUTO-REFRESH-Signal gibt das NAND-Gatter 180 auf dem Signalpfad 182 ein logisch hohes Signal aus. Der Inverter 184 invertiert das Signal auf dem Signalpfad 182, um das BAC_INCREMENT-Signal auf dem BAC_INCREMENT-Signalpfad 174 bereitzustellen.
  • In Betrieb ist mit freigegebenem DARF-Modus das DARF_MODE-Signal logisch hoch und das bAUTO-REFRESH-Signal geht am Schluss jedes automatischen Auffrischens zu logisch hoch über. Als Reaktion auf das logisch hohe DARF_MODE-Signal und ein logisch hohes bAUTO-REFRESH-Signal geht das BAC_INCREMENT-Signal zu logisch hoch über, um den Zählwert des Bankadressenzählers 170 zu inkrementieren. Mit gesperrtem DARF-Modus ist das DARF_MODE-Signal auch logisch niedrig. Als Reaktion auf das logisch niedrige DARF_MODE-Signal ist das BAC_INCREMENT logisch niedrig, und der Zählwert des Bankadressenzählers 170 inkrementiert sich nicht.
  • 5A ist ein Diagramm einer Ausführungsform der RAC-Inkrementierlogik 164a. Die RAC-Inkrementierlogik 164a enthält Inverter 200 und 204 und NAND-Gatter 208, 212 und 216. Der Eingang des Inverters 200 empfängt das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d. Der Ausgang des Inverters 200 ist durch den Signalpfad 202 elektrisch an einen ersten Eingang des NAND-Gatters 208 angekoppelt. Der Inverter 202 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Der Ausgang des Inverters 204 ist durch den Signalpfad 206 elektrisch an einen zweiten Eingang des NAND-Gatters 208 angekoppelt. Der erste Eingang des NAND-Gatters 212 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Ein zweiter Eingang des NAND-Gatters 212 empfängt das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134. Der Ausgang des NAND-Gatters 208 ist durch den Signalpfad 210 elektrisch an einen ersten Eingang des NAND-Gatters 216 angekoppelt. Der Ausgang des NAND-Gatters 212 ist durch den Signalpfad 214 elektrisch an einen zweiten Eingang des NAND-Gatters 216 angekoppelt. Ein dritter Eingang des NAND-Gatters 216 empfängt das SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c. Der Ausgang des NAND-Gatters 216 liefert das RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172.
  • Das SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c ist logisch hoch, wenn gerade ein Selbstauffrischen abläuft, und logisch niedrig, wenn kein Selbstauffrischen abläuft. Das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d ist logisch hoch, wenn ein automatisches Auffrischen abläuft, und logisch niedrig, wenn kein automatisches Auffrischen abläuft. Der Inverter 200 invertiert das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d, um das Signal auf dem Signalpfad 202 zu liefern. Der Inverter 204 invertiert das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a, um das Signal auf dem Signalpfad 206 bereitzustellen. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 202 und ein logisch hohes Signal auf dem Signalpfad 206 gibt das NAND-Gatter 208 ein logisch niedriges Signal auf dem Signalpfad 210 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 210 oder ein logisch niedriges Signal auf dem Signalpfad 206 gibt das NAND-Gatter 208 ein logisch hohes Signal auf dem Signalpfad 210 aus.
  • Als Reaktion auf ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a und ein logisch hohes CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 gibt das NAND-Gatter 212 ein logisch niedriges Signal auf dem Signalpfad 214 aus. Als Reaktion auf ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124 oder ein logisch niedriges CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 gibt das NAND-Gatter 212 ein logisch hohes Signal auf dem Signalpfad 214 aus.
  • Als Reaktion auf ein logisch hohes SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c, ein logisch hohes Signal auf dem Signalpfad 210 und ein logisch hohes Signal auf dem Signalpfad 214 gibt das NAND-Gatter 216 ein logisch niedriges RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172 aus. Als Reaktion auf ein logisch niedriges SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c, ein logisch niedriges Signal auf dem Signalpfad 210 oder ein logisch niedriges Signal auf dem Signalpfad 214 gibt das NAND-Gatter 216 ein logisch hohes RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172 aus.
  • Im Betrieb wird mit freigegebenem oder gesperrtem DARF-Modus ein logisch hohes RAC_INCREMENT-Signal als Reaktion auf einen Selbstauffrischaustritt bereitgestellt. Mit gesperrtem DARF-Modus wird als Reaktion auf ein abgeschlossenes automatisches Auffrischen ein logisch hohes RAC_INCREMENT-Signal bereitgestellt. Mit gesperrtem DARF-Modus wird ein logisch hohes RAC_INCREMENT-Signal als Reaktion auf ein logisch hohes CARRY-OUT-Signal bereitgestellt. Als Reaktion auf ein logisch hohes RAC_INCREMENT-Signal inkrementiert sich der Zählwert des Zeilenadressenzählers 166. Als Reaktion auf ein logisch niedriges RAC_INCREMENT-Signal inkrementiert sich der Zählwert des Zeilenadressenzählers 166 nicht.
  • 5B ist ein Diagramm einer weiteren Ausführungsform der RAC-Inkrementierlogik 164b. Die RAC-Inkrementierlogik 164b enthält ein OR-Gatter 220, einen Inverter 226 und Durchgangsgatter (engl.: transmission gates) 224 und 230. Ein erster Eingang des OR-Gatters 220 empfängt das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d. Ein zweiter Eingang des OR-Gatters 220 empfängt das SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c. Der Ausgang des OR-Gatters 220 ist durch den Signalpfad 222 elektrisch an den Dateneingang des Durchlassgatters 224 angekoppelt. Der Eingang des Inverters 226, der Logisch-hoch-Freigabeeingang des Durchlassgatters 230 und der Logisch-niedrig-Freigabeeingang des Durchlassgatters 224 empfangen das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Der Ausgang des Inverters 226 ist durch den Signalpfad 228 elektrisch an den Logisch-hoch-Freigabeeingang des Durchlassgatters 224 und den Logisch-niedrig Freigabeeingang des Durchlassgatters 230 angekoppelt. Der Dateneingang des Durchlassgatters 230 empfängt das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134. Der Datenausgang des Durchlassgatters 224 und der Datenausgang des Durchlassgatters 230 liefern das RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172.
  • Als Reaktion auf ein logisch hohes AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d oder ein logisch hohes SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c gibt das OR-Gatter 220 ein logisch hohes Signal auf dem Signalpfad 222 aus. Als Reaktion auf ein logisch niedriges AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d und ein logisch niedriges SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c gibt das OR-Gatter 220 ein logisch niedriges Signal auf dem Signalpfad 222 aus. Der Inverter 226 invertiert das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a, um das Signal auf dem Signalpfad 228 bereitzustellen.
  • Als Reaktion auf ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a und ein logisch hohes Signal auf dem Signalpfad 228 schaltet sich das Durchlassgatter 224 ein, um das Signal auf dem Signalpfad 222 zu dem RAC_INCREMENT-Signalpfad 172 durchzulassen. Als Reaktion auf ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a und ein logisch niedriges Signal auf dem Signalpfad 228 schaltet sich das Durchlassgatter 224 aus, um den Durchgang des Signals auf dem Signalpfad 222 zu dem RAC_INCREMENT-Signalpfad 172 zu blockieren.
  • Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 228 und ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a schaltet sich das Durchlassgatter 230 ein, um das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 zu dem RAC_INCREMENT-Signalpfad 172 durchzulassen. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 228 und ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a schaltet sich das Durchlassgatter 230 aus, um den Durchgang des CARRY-OUT-Signals auf dem CARRY-OUT-Signalpfad 134 zu dem RAC_INCREMENT-Signalpfad 172 zu blockieren.
  • In Betrieb mit gesperrtem DARF-Modus wird als Reaktion auf ein logisch hohes SELF-REFRESH-Signal oder ein logisch hohes AUTO-REFRESH-Signal ein logisch hohes RAC_INCREMENT-Signal bereitgestellt. Mit freigegebenem DARF-Modus wird als Reaktion auf ein logisch hohes CARRY-OUT-Signal ein logisch hohes RAC_INCREMENT-Signal bereitgestellt. Als Reaktion auf ein logisch hohes RAC_INCREMENT-Signal inkrementiert sich der Zählwert des Zeilenadressenzählers 166. Als Reaktion auf ein logisch niedriges RAC_INCREMENT-Signal inkrementiert sich der Zählwert des Zeilenadressenzählers 166 nicht.
  • 5C ist ein Diagramm einer weiteren Ausführungsform von RAC-Inkrementierungslogik 164c und eines Teils 170a des Bankadressenzählers 170. Die RAC-Inkrementierlogik 164c enthält ein NAND-Gatter 240, Inverter 242, 244 und 254 und ein NOR-Gatter 250. Der Teil 170a des Bankadressenzählers 170 enthält NAND-Gatter 260 und 272, eine Verzögerung 264 und Inverter 268, 274 und 280.
  • Der Eingang des Inverters 244 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Der Ausgang des Inverters 244 ist durch den Signalpfad 246 elektrisch an einen ersten Eingang des NAND-Gatters 240 angekoppelt. Ein zweiter Eingang des NAND-Gatters 240 empfängt das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d. Der Ausgang des NAND-Gatters 240 ist elektrisch an den Eingang des Inverters 242 angekoppelt. Der Ausgang des Inverters 242 ist elektrisch an einen ersten Eingang des NOR-Gatters 250 angekoppelt. Ein zweiter Eingang des NOR-Gatters 250 empfängt das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134. Ein dritter Eingang des NOR-Gatters 250 empfängt das SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c. Der Ausgang des NOR-Gatters 250 ist elektrisch an den Eingang des Inverters 254 angekoppelt. Der Ausgang des Inverters 254 liefert das RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172.
  • Ein erster Eingang des NAND-Gatters 260 empfängt das BAC<0>-Signal auf dem BAC<0>-Signalpfad 138a. Ein zweiter Eingang des NAND-Gatters 260 empfängt das BAC<1>-Signal auf dem BAC<1>-Signalpfad 138b. Der Ausgang des NAND-Gatters 260 ist durch den Signalpfad 262 elektrisch an einen ersten Eingang des NAND-Gatters 272 und den Eingang (IN) der Verzögerung 264 angekoppelt. Der Ausgang (OUT) der Verzögerung 266 ist durch den Signalpfad 266 elektrisch an den Eingang des Inverters 268 angekoppelt. Der Ausgang des Inverters 268 ist durch den Signalpfad 270 elektrisch an einen zweiten Eingang des NAND-Gatters 272 angekoppelt. Der Eingang des Inverters 274 empfängt das BACRST-Signal auf dem BACRST-Signalpfad 176. Der Ausgang des Inverters 274 ist durch den Signalpfad 276 elektrisch an einen dritten Eingang des NAND-Gatters 272 angekoppelt. Der Ausgang des NAND-Gatters 272 ist durch den Signalpfad 278 elektrisch an den Eingang des Inverters 280 angekoppelt. Der Ausgang des Inverters 280 liefert das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134.
  • Der Inverter 244 invertiert das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a, um das Signal auf dem Signalpfad 246 zu liefern. Als Reaktion auf ein logisch hohes AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d und ein logisch hohes Signal auf dem Signalpfad 246 gibt das NAND-Gatter 240 ein logisch niedriges Signal aus. Als Reaktion auf ein logisch niedriges AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 124d oder ein logisch niedriges Signal auf dem Signalpfad 246 gibt das NAND-Gatter 240 ein logisch hohes Signal aus. Der Inverter 242 invertiert das Ausgangssignal des NAND-Gatters 240, um das Signal auf dem Signalpfad 248 bereitzustellen.
  • Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 248, ein logisch niedriges CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 und ein logisch niedriges SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c gibt das NOR-Gatter 250 ein logisch hohes Signal auf dem Signalpfad 252 aus. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 248, ein logisch hohes CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 oder ein logisch hohes SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 124c gibt das NOR-Gatter 250 ein logisch niedriges Signal auf dem Signalpfad 252 aus. Der Inverter 254 invertiert das Signal auf dem Signalpfad 252, um das RAC_INCREMENT-Signal auf dem RAC_INCREMENT-Signalpfad 172 bereitzustellen.
  • Als Reaktion auf ein logisch hohes BAC<0>-Signal auf dem BAC<0>-Signalpfad 138a und ein logisch hohes BAC<1>-Signal auf dem BAC<1>-Signalpfad 138b gibt das NAND-Gatter 260 ein logisch niedriges Signal auf dem Signalpfad 262 aus. Als Reaktion auf ein logisch niedriges BAC<0>-Signal auf dem BAC<0>-Signalpfad 138a oder ein logisch niedriges BAC<1>-Signal auf dem BAC<1>-Signalpfad 138b gibt das NAND-Gatter 260 ein logisch hohes Signal auf dem Signalpfad 262 aus. Die Verzögerung 264 verzögert das Signal auf dem Signalpfad 262, um das Signal auf dem Signalpfad 266 bereitzustellen. Der Inverter 268 invertiert das Signal auf dem Signalpfad 266, um das Signal auf dem Signalpfad 270 bereitzustellen. Der Inverter 272 invertiert das BACRST-Signal auf dem BACRST-Signalpfad 176, um das Signal auf dem Signalpfad 276 bereitzustellen.
  • Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 262, ein logisch hohes Signal auf dem Signalpfad 270 und ein logisch hohes Signal auf dem Signalpfad 276 gibt das NAND-Gatter 272 ein logisch niedriges Signal auf dem Signalpfad 278 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 262, ein logisch niedriges Signal auf dem Signalpfad 270 oder ein logisch niedriges Signal auf dem Signalpfad 276 gibt das NAND-Gatter 272 ein logisch hohes Signal auf dem Signalpfad 278 aus. Der Inverter 280 invertiert das Signal auf dem Signalpfad 278, um das CARRY-OUT-Signal auf dem CARRY-OUT-Signalpfad 134 bereitzustellen.
  • Im Betrieb liefert der Teil 170a des Bankadressenzählers 170 einen logisch hohen CARRY-OUT-Impuls als Reaktion auf ein logisch niedriges BACRST-Signal und sowohl das BAC<0>-Signal als auch das BAC<1>-Signals gehen von logisch hoch zu logisch niedrig über (d. h. der Zählwert des Bankadressenzählers 170 setzt sich von ”11” auf ”00” zurück). Als Reaktion auf ein logisch hohes BACRST-Signal bleibt das CARRY-OUT-Signal logisch niedrig, während der Zählwert des Bankadressenzählers 170 zurückgesetzt wird.
  • In Betrieb wird mit freigegebenem DARF-Modus ein logisch hohes RAC_INCREMENT-Signal als Reaktion auf ein logisch hohes SELF-REFRESH-Signal oder ein logisch hohes CARRY-OUT-Signal bereitgestellt. Mit gesperrtem DARF-Modus wird ein logisch hohes RAC_INCREMENT-Signal als Reaktion auf ein logisch hohes AUTO-REFRESH-Signal oder ein logisch hohes SELF-REFRESH-Signal bereitgestellt. Als Reaktion auf ein logisch hohes RAC_INCREMENT-Signal wird der Zählwert des Zeilenadressenzählers 166 inkrementiert. Als Reaktion auf ein logisch niedriges RAC_INCREMENT-Signal inkrementiert sich der Zählwert des Zeilenadressenzählers 166 nicht.
  • 6 ist ein Diagramm einer Ausführungsform einer Schaltung 300 zum Zurücksetzen des Bankadressenzählers 170. Die Schaltung 300 enthält Verzögerungen 306, 320 und 328, ein NOR-Gatter 324, Inverter 310 und 332 und NAND-Gatter 314, 318 und 336. Ein erster Eingang des NAND-Gatters 314 und der Eingang (EINGANG) der Verzögerung 306 erhalten das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a. Der Ausgang (AUSGANG) der Verzögerung 306 ist durch den Signalpfad 308 elektrisch an den Eingang des Inverters 310 angekoppelt. Der Ausgang des Inverters 310 ist durch den Signalpfad 312 elektrisch an einen zweiten Eingang des NAND-Gatters 314 angekoppelt. Der Ausgang des NAND-Gatters 314 ist durch den Signalpfad 316 elektrisch an einen ersten Eingang des NAND-Gatters 318 angekoppelt.
  • Der Eingang (EINGANG) der Verzögerung 320 erhält das Signal der Auffrischadresse (REFADRS) auf dem REFADRS-Signalpfad 304. Der Ausgang (AUSGANG) der Verzögerung 320 ist durch den Signalpfad 322 elektrisch an einen ersten Eingang des NOR-Gatters 324 angekoppelt. Ein zweiter Eingang des NOR-Gatters 324 empfängt das Signal für Selbstauffrischfreigabe (SRFENB) auf dem SRFENB-Signalpfad 302. Der Ausgang des NOR-Gatters 324 ist durch den Signalpfad 326 elektrisch an einen ersten Eingang des NAND-Gatters 336 und den Eingang (EINGANG) der Verzögerung 328 angekoppelt. Der Ausgang (AUSGANG) der Verzögerung 328 ist durch den Signalpfad 330 elektrisch an den Eingang des Inverters 332 angekoppelt. Der Ausgang des Inverters 332 ist durch den Signalpfad 334 elektrisch an einen zweiten Eingang des NAND-Gatters 336 angekoppelt. Der Ausgang des NAND-Gatters 336 ist durch den Signalpfad 338 elektrisch an einen zweiten Eingang des NAND-Gatters 336 angekoppelt. Der Ausgang des NAND-Gatters 318 liefert das BACRST-Signal auf dem BACRST-Signalpfad 176.
  • Das SRFENB-Signal ist logisch hoch, wenn gerade ein Selbstauffrischen oder automatisches Auffrischen abläuft, und logisch niedrig, wenn kein Selbstauffrischen oder automatisches Auffrischen abläuft. Das REFADRS-Signal dient zur Auswahl zwischen den Zeilenadressen für eine Speicherbanklese- oder -schreiboperation und den Zeilenadressen aus dem Zeilenadressenzähler 166 für ein Speicherbankauffrischen. Das REFADRS-Signal ist logisch hoch für mindestens den Anfang eines Speicherbankauffrischens. Nachdem ein Speicherbankauffrischen begonnen hat, oder für eine Speicherbanklese- oder -schreiboperation ist das REFADRS-Signal logisch niedrig.
  • Die Verzögerung 306 verzögert das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a, um das Signal auf dem Signalpfad 308 bereitzustellen. Der Inverter 310 invertiert das Signal auf dem Signalpfad 308, um das Signal auf dem Signalpfad 312 bereitzustellen. Als Reaktion auf ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a und ein logisch hohes Signal auf dem Signalpfad 312 gibt das NAND-Gatter 314 auf dem Signalpfad 316 ein logisch niedriges Signal aus. Als Reaktion auf ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 124a oder ein logisch niedriges Signal auf dem Signalpfad 312 gibt das NAND-Gatter 314 auf dem Signalpfad 316 ein logisch hohes Signal aus.
  • Die Verzögerung 320 verzögert das REFADRS-Signal auf dem REFADRS-Signalpfad 304, um das Signal auf dem Signalpfad 322 bereitzustellen. Als Reaktion auf ein logisch niedriges SRFENB-Signal auf dem SRFENB-Signalpfad 302 und ein logisch niedriges Signal auf dem Signalpfad 322 gibt das NOR-Gatter 324 auf dem Signalpfad 326 ein logisch hohes Signal aus. Als Reaktion auf ein logisch hohes SRFENB-Signal auf dem SRFENB-Signalpfad 302 oder ein logisch hohes Signal auf dem Signalpfad 322 gibt das NOR-Gatter 324 auf dem Signalpfad 326 ein logisch niedriges Signal aus.
  • Die Verzögerung 328 verzögert das Signal auf dem Signalpfad 326, um das Signal auf dem Signalpfad 330 bereitzustellen. Der Inverter 332 invertiert das Signal auf dem Signalpfad 330, um das Signal auf dem Signalpfad 334 bereitzustellen. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 326 und ein logisch hohes Signal auf dem Signalpfad 334 gibt das NAND-Gatter 336 auf dem Signalpfad 338 ein logisch niedriges Signal aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 326 oder ein logisch niedriges Signal auf dem Signalpfad 334 gibt das NAND-Gatter 336 auf dem Signalpfad 338 ein logisch hohes Signal aus.
  • Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 316 und ein logisch hohes Signal auf dem Signalpfad 338 gibt das NAND-Gatter 318 auf dem BACRST-Signalpfad 176 ein logisch niedriges BACRST-Signal aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 316 oder ein logisch niedriges Signal auf dem Signalpfad 338 gibt das NAND-Gatter 318 auf dem BACRST-Signalpfad 176 ein logisch hohes Signal aus.
  • In Betrieb geht das DARF_MODE-Signal von logisch niedrig zu logisch hoch über, wenn der DARF-Modus freigegeben ist. Als Reaktion auf den Übergang des DARF_MODE-Signals zu logisch hoch wird auf dem BACRST-Signalpfad 176 ein Impuls bereitgestellt. Beim Austritt aus dem Selbstauffrischen geht das SRFENB-Signal von logisch hoch zu logisch niedrig über. Als Reaktion auf den Übergang des SRFENB-Signals zu logisch niedrig wird ein Impuls auf den BACRST-Signalpfad 176 bereitgestellt.
  • Nachdem ein automatisches Auffrischen begonnen hat, geht das REFADRS-Signal von logisch hoch zu logisch niedrig über. Als Reaktion auf den Übergang des REFADRS-Signals zu logisch niedrig und nach einer durch die Verzögerung 320 definierten Verzögerung wird auf dem BACRST-Signalpfad 176 ein Impuls bereitgestellt. Der Zeilenadressenzähler 166 wird beim Austritt aus dem Selbstauffrischen inkrementiert. Der Bankadressenzähler 170 wird nach dem Inkrementieren des Zeilenadressenzählers 166 zurückgesetzt, um ein Überspringen von Bank null 112a für die folgende Zeilenadresse zu verhindern. Als Reaktion auf ein logisch hohes BACRST-Signal wird der Zählwert des Bankadressenzählers 170 zurückgesetzt. Als Reaktion auf ein logisch niedriges BACRST-Signal wird der Zählwert des Bankadressenzählers 170 nicht zurückgesetzt.
  • 7A ist ein Diagramm einer Ausführungsform einer Schaltung 350 für die Auswahl der Speicherbanken 112a–112(n). Die Schaltung 350 enthält NAND-Gatter 356, 362 und 360. Ein erster Eingang des NAND-Gatters 356 empfängt die BANK<0:n>-Signale auf dem BANK<0:n>-Kommunikationspfad 352. Ein zweiter Eingang des NAND-Gatters 356 empfängt das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d. Der Ausgang des NAND-Gatters 356 ist durch den Kommunikationspfad 358 elektrisch an einen ersten Eingang des NAND-Gatters 360 angekoppelt. Ein erster Eingang des NAND-Gatters 362 empfängt die SRF_BANK_SELECTION<0:n>-Signale auf dem SRF_BANK_SELECTION<0:n>-Kommunikationspfad 354. Ein zweiter Eingang des NAND-Gatters 362 empfängt das SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 140c. Der Ausgang des NAND-Gatters 362 ist durch den Kommunikationspfad 364 elektrisch an einen zweiten Eingang des NAND-Gatters 360 angekoppelt. Der Ausgang des NAND-Gatters 360 liefert die BNKSEL<0:n>-Signale auf dem BNKSEL<0:n>-Kommunikationspfad 148.
  • Die BANK<0:n>-Signale sind für alle Speicherbänke 112a–112(n) bei gesperrtem DARF-Modus logisch hoch. Bei freigegebenem DARF-Modus sind die BANK<0:n>-Signale logisch hoch für die automatisch aufzufrischende Speicherbank 112a–112(n) und logisch niedrig für die Speicherbänke 112a–112(n), die nicht automatisch aufgefrischt werden. Die SRF_BANK_SELECTION<0:n>-Signale sind für die aufgefrischten Speicherbänke 112a–112(n) im Selbstauffrischmodus logisch hoch und logisch niedrig für die Speicherbänke 112a–112(n), die nicht im Selbstauffrischmodus aufgefrischt werden.
  • Als Reaktion auf ein logisch hohes BANK<0:n>-Signal auf dem BANK<0:n>-Kommunikationspfad 352 und ein logisch hohes AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d gibt das NAND-Gatter 356 ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 358 aus. Als Reaktion auf ein logisch niedriges BANK<0:n>-Signal auf dem BANK<0:n>-Kommunikationspfad 352 oder ein logisch niedriges AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d gibt das NAND-Gatter 356 ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 358 aus.
  • Als Reaktion auf ein logisch hohes SRF_BANK_SELECTION<0:n>-Signal auf dem SRF_BANK_SELECTION<0:n>-Kommunikationspfad 354 und ein logisch hohes SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 140c gibt das NAND-Gatter 362 ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 364 aus. Als Reaktion auf ein logisch niedriges SRF_BANK_SELECTION<0:n>-Signal auf dem SRF_BANK_SELECTION<0:n>-Kommunikationspfad 354 oder ein logisch niedriges SELF-REFRESH-Signal auf dem SELF-REFRESH-Signalpfad 140c gibt das NAND-Gatter 362 ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 364 aus.
  • Als Reaktion auf ein logisch hohes Signal auf dem Kommunikationspfad 358 und ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 364 gibt das NAND-Gatter 360 ein entsprechendes logisch niedriges BNKSEL<0:n>-Signal auf dem BNKSEL<0:n>-Kommunikationspfad 148 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Kommunikationspfad 358 oder ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 364 gibt das NAND-Gatter 360 ein entsprechendes logisch hohes BNKSEL<0:n>-Signal auf dem BNKSEL<0:n>-Kommunikationspfad 148 aus.
  • In Betrieb wird das AUTO-REFRESH-Signal mit den BANK<0:n>-Signalen kombiniert und die SRF_BANK_SELECTION<0:n>-Signale werden mit dem SELF-REFRESH-Signal kombiniert, um die gekennzeichneten Speicherbänke 112a–112(n) auszuwählen. Ein logisch hohes BNKSEL<0:n>-Signal für die Speicherbank 112a–112(n) zeigt an, dass die Speicherbank 112a–112(n) ausgewählt wird.
  • 7B ist ein Diagramm einer weiteren Ausführungsform einer Schaltung zur Auswahl der Speicherbänke 112a–112(n), einschließlich der DARF-Bankauswahlschaltung 142a und des NAND-Gatters 146. Bei dieser Ausführungsform ist n gleich 3. Die DARF-Bankauswahlschaltung 142a enthält NAND-Gatter 400, 404, 412, 416, 420 und 434 und Inverter 408, 424, 430 und 438. Ein erster Eingang des NAND-Gatters 400 empfängt das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 140b. Der Ausgang des NAND-Gatters 400 ist durch den Signalpfad 402 elektrisch an einen ersten Eingang des NAND-Gatters 404 angekoppelt. Der Ausgang des NAND-Gatters 404 ist durch den Signalpfad 406 elektrisch an einen zweiten Eingang des NAND-Gatters 400 und den Eingang des Inverters 408 angekoppelt. Ein zweiter Eingang des NAND-Gatters 404 empfängt das invertierte Bankleerlaufsignal (bBNKIDLE) auf dem bBNKIDLE-Signalpfad 140e. Der Ausgang des Inverters 408 ist durch den Signalpfad 410 für den Impuls des automatischen Auffrischens (ARFPULSE) elektrisch an einen ersten Eingang des NAND-Gatters 412 angekoppelt.
  • Der Eingang des Inverters 430 empfängt die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138. Der Ausgang des Inverters 430 liefert die bBAC<0:1>-Signale auf dem bBAC<0:1>-Kommunikationspfad 432. Ein erster Eingang des NAND-Gatters 434 empfängt die Signale bBAC<0>, BAC<0>, bBAC<0>. und BAC<0> durch den Kommunikationspfad 432a. Ein zweiter Eingang des NAND-Gatters 434 empfängt die Signale bBAC<1>, bBAC<1>, BAC<1> und BAC<1> durch den Kommunikationspfad 432b. Der Ausgang des NAND-Gatters 434 ist durch den Kommunikationspfad 436 elektrisch an den Eingang des Inverters 438 angekoppelt. Der Ausgang des Inverters 438 ist durch den Kommunikationspfad 440 für automatisches Auffrischen der Bank (ARFBNK<0:3>) elektrisch an einen zweiten Eingang des NAND-Gatters 412 angekoppelt. Der Ausgang des NAND-Gatters 412 ist durch den Kommunikationspfad 414 der invertierten Setz-Bankauswahl für DARF (bSET_BSDARF<0:3>) elektrisch an einen ersten Eingang des NAND-Gatters 416 angekoppelt.
  • Der Ausgang des NAND-Gatters 416 ist durch den Kommunikationspfad 418 elektrisch an einen ersten Eingang des NAND-Gatters 420 angekoppelt. Der Ausgang des NAND-Gatters 420 ist durch den bBSDARF<0:3>-Kommunikationspfad 422 elektrisch an einen zweiten Eingang des NAND-Gatters 416, den Eingang des Inverters 424 und die Eingänge des NAND-Gatters 404 angekoppelt. Ein dritter Eingang des NAND-Gatters 404 empfängt das bBSBARF<0>-Signal auf dem bBSBARF<0>-Signalpfad 422a. Ein vierter Eingang des NAND-Gatters 404 empfängt das bBSBARF<1>-Signal auf dem bBSBARF<1>-Signalpfad 422b. Ein fünfter Eingang des NAND-Gatters 404 empfängt das bBSBARF<2>-Signal auf dem bBSBARF<2>-Signalpfad 422c. Ein sechster Eingang des NAND-Gatters 404 empfängt das bBSBARF<3>-Signal auf dem bBSBARF<3>-Signalpfad 422d. Ein zweiter Eingang des NAND-Gatters 420 empfängt das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d. Ein dritter Eingang des NAND-Gatters 420 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a. Der Ausgang des Inverters 424 ist durch den Kommunikationspfad 426 elektrisch an den Eingang des Inverters 428 angekoppelt. Der Ausgang des Inverters 428 ist durch den bDARF_BNKSEL<0:3>-Kommunikationspfad 144 elektrisch an einen ersten Eingang des NAND-Gatters 146 angekoppelt.
  • Ein zweiter Eingang des NAND-Gatters 146 empfängt die invertierten Bankaktivierungssignale (bBANK_ACTIVATE<0:3>) auf dem bBANK_ACTIVATE<0:3>-Kommunikationspfad 152a. Ein dritter Eingang des NAND-Gatters 146 empfängt die Signale SELF-REFRESH und NON-DARF_AUTO-REFRESH<0:3> auf dem SELF-REFRESH- und NON-DARF_AUTO-REFRESH<0:3>-Kommunikationspfad 152b. Der Ausgang des NAND-Gatters 146 liefert die BNKSEL<0:3>-Signale auf dem BNKSEL<0:3>-Kommunikationspfad 148.
  • Die bBANK_ACTIVATE<0:3>-Signale sind für jede zur Aktivierung gewählte Speicherbank 112a–112(n) logisch niedrig und für jede nicht zur Aktivierung gewählte Speicherbank 112a–112(n) logisch hoch. Die Signale SELF-REFRESH und NON-DARF_AUTO-REFRESH<0:3> sind für jede für Selbstauffrischen gewählte Speicherbank 112a–112(n) logisch niedrig. Die Signale SELF-REFRESH und NON-DARF_AUTO-REFRESH<0:3> sind außerdem bei gesperrtem DARF-Modus für jede für automatisches Auffrischen gewählte Speicherbank 112a–112(n) logisch niedrig. Die Signale SELF-REFRESH und NON-DARF_AUTO-REFRESH<0:3> sind für jede Speicherbank 112a–112(n), die nicht selbstaufgefrischt oder automatisch aufgefrischt wird, mit gesperrtem DARF-Modus logisch hoch. Das bBNKIDLE-Signal ist logisch niedrig, wenn alle Speicherbänke 112a–112(n) sich in einem Leerlaufzustand befinden, und logisch hoch, wenn eine Speicherbank 112a–112(n) vorgeladen wird oder aktiv ist.
  • Als Reaktion auf ein logisch hohes bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 140b und ein logisch hohes Signal auf dem Signalpfad 406 gibt das NAND-Gatter 400 ein logisch niedriges Signal auf dem Signalpfad 402 aus. Als Reaktion auf ein logisch niedriges bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 140b oder ein logisch niedriges Signal auf dem Signalpfad 406 gibt das NAND-Gatter 400 ein logisch hohes Signal auf dem Signalpfad 402 aus.
  • Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 402, ein logisch hohes bBSDARF<0>-Signal auf dem BSDARF<0>-Signalpfad 422a, ein logisch hohes bBSDARF<1>-Signal auf dem BSDARF<1>-Signalpfad 422b, ein logisch hohes bBSDARF<2>-Signal auf dem BSDARF<2>-Signalpfad 422c, ein logisch hohes bBSDARF<3>-Signal auf dem BSDARF<3>-Signalpfad 422d, und ein logisch hohes bBNKIDLE-Signal auf dem bBNKIDLE-Signalpfad 140e gibt das NAND-Gatter 404 ein logisch niedriges Signal auf dem Signalpfad 406 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 402, ein logisch niedriges bBSDARF<0>-Signal auf dem BSDARF<0>-Signalpfad 422a, ein logisch niedriges bBSDARF<1>-Signal auf dem BSDARF<1>-Signalpfad 422b, ein logisch niedriges bBSDARF<2>-Signal auf dem BSDARF<2>-Signalpfad 422c, ein logisch niedriges bBSDARF<3>-Signal auf dem BSDARF<3>-Signalpfad 422d, oder ein logisch niedriges bBNKIDLE-Signal auf dem bBNKIDLE-Signalpfad 140e gibt das NAND-Gatter 404 ein logisch hohes Signal auf dem Signalpfad 406 aus. Das NAND-Gatter 400 und das NAND-Gatter 404 stellen einen Zwischenspeicher bereit.
  • Der Inverter 408 invertiert das Signal auf dem Signalpfad 406, um das ARFPULSE-Signal auf dem ARFPULSE-Signalpfad 410 bereitzustellen. Der Inverter 430 invertiert die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138, um die bBAC<0:1>-Signale auf dem bBAC<0:1>-Kommunikationspfad 432 bereitzustellen. Als Reaktion auf ein logisch hohes Signal auf dem Kommunikationspfad 432a und ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 432b gibt das NAND-Gatter 434 ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 436 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Kommunikationspfad 432a oder ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 432b gibt das NAND-Gatter 434 ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 436 aus.
  • Der Inverter 438 invertiert die Signale auf dem Kommunikationspfad 436, um die ARFBNK<0:3>-Signale auf dem ARFBNK<0:3>-Kommunikationspfad 440 bereitzustellen. Als Reaktion auf ein logisch hohes ARFPULSE-Signal auf dem ARFPULSE-Signalpfad 410 und ein logisch hohes ARFBNK<0:3>-Signal auf dem ARFBNK<0:3>-Kommunikationspfad 440 gibt das NAND-Gatter 412 ein entsprechendes logisch niedriges bSET_BSDARF<0:3>-Signal auf dem bSET_BSDARF<0:3>-Kommunikationspfad 414 aus. Als Reaktion auf ein logisch niedriges ARFPULSE-Signal auf dem ARFPULSE-Signalpfad 410 oder ein logisch niedriges ARFBNK<0:3>-Signal auf dem ARFBNK<0:3>-Kommunikationspfad 440 gibt das NAND-Gatter 412 ein entsprechendes logisch hohes bSET_BSDARF<0:3>-Signal auf dem bSET_SDARF<0:3>-Kommunikationspfad 414 aus.
  • Als Reaktion auf ein logisch hohes bSET_BSDARF<0:3>-Signal auf dem bSET_BSDARF<0:3>-Kommunikationspfad 414 und ein entsprechendes logisch hohes bBSDARF<0:3>-Signal auf dem bBSDARF<0:3>-Kommunikationspfad 422 gibt das NAND-Gatter 416 ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 418 aus. Als Reaktion auf ein logisch niedriges bSET_BSDARF<0:3>-Signal auf dem bSET_BSDARF<0:3>-Kommunikationspfad 414 oder ein entsprechendes logisch niedriges bBSDARF<0:3>-Signal auf dem bBSDARF<0:3>-Kommunikationspfad 422 gibt das NAND-Gatter 416 ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 418 aus.
  • Als Reaktion auf ein logisch hohes Signal auf dem Kommunikationspfad 418, ein logisch hohes AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d und ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a gibt das NAND-Gatter 420 ein entsprechendes logisch niedriges bBSDARF<0:3>-Signal auf dem bBSDARF<0:3>-Kommunikationspfad 422 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Kommunikationspfad 418, ein logisch niedriges AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d oder ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a gibt das NAND-Gatter 420 ein entsprechendes logisch hohes bBSDARF<0:3>-Signal auf dem bBSDARF<0:3>-Kommunikationspfad 422 aus. Das NAND-Gatter 416 und das NAND-Gatter 420 stellen einen Zwischenspeicher bereit.
  • Der Inverter 424 invertiert die bBSDARF<0:3>-Signale auf dem bBSDARF<0:3>-Kommunikationspfad 422, um die Signale auf dem Kommunikationspfad 426 bereitzustellen. Der Inverter 428 invertiert Signale auf dem Kommunikationspfad 426, um die bDARF_BNKSEL<0:3>-Signale auf dem bDARF_FBTKSEL<0:3>-Kommunikationspfad 144 bereitzustellen.
  • Als Reaktion auf ein logisch hohes bBANK_ACTIVATE<0:3>-Signal auf dem bBANK_ACTIVATE<0:3>-Kommunikationspfad 152a, ein entsprechendes logisch hohes SELF-REFRESH- und NON-DARF-AUTO-REFRESH<0:3>-Signal auf dem SELF-REFRESH- und NONDARF-AUTO-REFRESH<0:3>-Kommunikationspfad 152b und ein entsprechendes logisch hohes bDARF_BNKSEL<0:3>-Signal auf dem bDARF_BNKSEL<0:3>-Kommunikationspfad 144 gibt das NAND-Gatter 146 ein entsprechendes logisch niedriges BNKSEL<0:3>-Signal auf dem BNKSEL<0:3>-Kommunikationspfad 148 aus. Als Reaktion auf ein logisch niedriges bBANK_ACTIVATE<0:3>-Signal auf dem bBANK_ACTIVATE<0:3>-Kommunikationspfad 152a, ein entsprechendes logisch niedriges SELF-REFRESH- und NON-DARF-AUTO-REFRESH<0:3>-Signal auf dem SELF-REFRESH- und NON-DARF-AUTO-REFRESH<0:3>-Kommunikationspfad 152b oder ein entsprechendes logisch niedriges bDARF_BNKSEL<0:3>-Signal auf dem bDARF_BNKSEL<0:3>-Kommunikationspfad 144 gibt das NAND-Gatter 146 ein entsprechendes logisch hohes BNKSEL<0:3>-Signal auf dem BNKSEL<0:3>-Kommunikationspfad 148 aus.
  • Im Betrieb liefern die BAC<0:1>-Signale die Speicherbankadresse für die nächste im DARF-Modus aufzufrischende Speicherbank 112a–112(n). Die Speicherbankadressen werden zu einem einzigen Wert für jede Speicherbank decodiert, um die ARFBNK<0:3>-Signale bereitzustellen. Wenn der Auto-Refresh-Befehl decodiert wird, produziert er das bAUTO-REFRESH-Signal, das den ersten durch das NAND-Gatter 400 und das NAND-Gatter 404 bereitgestellten Setz-/Rücksetzlatch setzt. Dies erzeugt das ARFPULSE-Signal, das sich mit den ARFBANK<0:3>-Signalen kombiniert, um die bSET_BSDARF<0:3>-Signale bereitzustellen, die für die Speicherbank 112a–112(n) an der das DARF durchzuführen ist, auf logisch niedrig pulsen. Dies setzt den Speicherbankauswahl-Setz-/Rücksetzzwischenspeicher (NAND-Gatter 416 und NAND-Gatter 420) für diese Speicherbank. Die bBSDARF<0:3>-Signale kehren dann zurück, um den ersten Setz-/Rücksetzzwischenspeicher des NAND-Gatters 400 und des NAND-Gatter 404 zurückzusetzen, wodurch das Setzen für den zweiten Setz-/Rücksetzzwischenspeicher des NAND-Gatters 416 und des NAND-Gatters 420 freigegeben wird. Die Speicherbankauswahl wird freigegeben, wenn das automatische Auffrischen vorüber ist.
  • Das DARF_MODE-Signal ist eine Eingabe für den zweiten Setz-/Rücksetzzwischenspeicher, der durch die NAND-Gatter 416 und 420 bereitgestellt wird, so dass der Zwischenspeicher im Rücksetzzustand gehalten wird, wenn der DARF-Modus gesperrt ist. Das BNKIDLE-Signal geht zu logisch niedrig über, wenn die Auffrischoperation abgeschlossen ist. Das BNKIDLE-Signal ist eine Eingabe für das NAND-Gatter 404 zum Rücksetzen des Zwischenspeicher des NAND-Gatters 400 und 404, wenn das Auffrischen abgeschlossen ist.
  • 8 ist ein Diagramm einer Ausführungsform eines zweistufigen Zeilenadressenzwischenspeicher 130. Der zweistufige Zeilenadressenzwischenspeicher 130 enthält Testmoduslogik und die Initialisierungsschaltung 600, Zwischenspeicher 628 und 644, NAND-Gatter 606 und 614 und Inverter 618, 632, 636 und 640. Der Ausgang der Testmoduslogik und Initialisierungsschaltung 600 ist elektrisch durch den Signalpfad 602 an einen ersten Eingang des NAND-Gatters 606 angekoppelt. Ein zweiter Eingang des NAND-Gatters 606 empfängt das invertierte Aktivierungssignal (bACT) auf dem bACT-Signalpfad 604. Der Ausgang des NAND-Gatters 606 ist durch den Signalpfad 612 für Taktfreigabe (CLKEN) elektrisch an einen ersten Eingang des NAND-Gatters 614 angekoppelt. Ein zweiter Eingang des NAND-Gatters 614 empfängt ein Taktsignal (CLK) auf dem CLK-Signalpfad 608. Ein dritter Eingang des NAND-Gatters 614 empfängt das invertierte Signal für Zeilenadressenzähler-Ausgangsfreigabe (bRACOE) auf dem bRACOE-Signalpfad 610. Der Ausgang des NAND-Gatters 614 ist durch den Signalpfad 616 elektrisch an den Eingang des Inverters 618 angekoppelt. Der Ausgang des Inverters 618 ist durch den Signalpfad 620 für die Taktzeilenadresse (CLK_RADD) elektrisch an den Eingang für den Takt (CLK) des Zwischenspeicher 644 angekoppelt.
  • Der D-Eingang des Zwischenspeichers 628 empfängt die Zeilenadresse für Signale einer Lese- oder Schreiboperation (SA<0:m>) auf dem SA<0:m>-Kommunikationspfad 622. Der Eingang für den Takt (CLK) des Zwischenspeichers 628 empfängt das Takthaltesignal (CLKHLD) auf dem CLKHLD-Signalpfad 624. Der Eingang für den invertierten Takt (bCLKHLD) des Zwischenspeichers 628 empfängt das invertierte Takthaltesignal (bCLKHLD) auf dem bCLKHLD-Signalpfad 626. Der Q-Ausgang des Zwischenspeichers 628 ist durch den Kommunikationspfad 630 elektrisch an den Eingang des Inverters 632 angekoppelt. Der Ausgang des Inverters 632 ist durch den Kommunikationspfad 634 elektrisch an den Eingang des Inverters 636 angekoppelt. Der Ausgang des Inverters 636 ist durch den Kommunikationspfad 638 elektrisch an den Eingang des Inverters 640 angekoppelt. Der Ausgang des Inverters 640 ist durch den Kommunikationspfad 642 elektrisch an den Eingang für die invertierte Zeilenadresse für eine Lese- oder Schreiboperation (bGA) des Zwischenspeichers 644 angekoppelt. Der RAC-Eingang des Zwischenspeichers 644 empfängt die RAC<0:m>-Signale auf dem RAC<0:m>-Kommunikationspfad 128. Der GRADD-Ausgang des Zwischenspeichers 644 liefert die GRADD<0:m>-Signale auf dem GRADD<0:m>-Kommunikationspfad 132.
  • Die Testmoduslogik und Initialisierungsschaltung 600 gibt auf dem Signalpfad 602 ein logisch niedriges Signal aus, wenn der Speicher 106 nicht betriebsbereit ist. Die Testmoduslogik und Initialisierungsschaltung 600 gibt ein logisch hohes Signal auf dem Signalpfad 602 aus, wenn der Speicher 106 betriebsbereit ist. Das bACT-Signal ist logisch niedrig, wenn eine Speicherbank 112a–112(n) für Lese- oder Schreibzugriff aktiviert wird, und logisch hoch, wenn eine Speicherbank 112a–112(n) nicht für Lese- oder Schreibzugriff aktiviert wird. Das bRACOE-Signal ist logisch niedrig, wenn der Ausgang des Zeilenadressenzählers 166 freigegeben ist, und logisch hoch, wenn der Ausgang des Zeilenadressenzählers 166 gesperrt ist. Das CLKHLD-Signal und das bCLKHLD-Signal sind zum Zwischenspeichern von Befehlen verwendete Signale.
  • Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 602 und ein logisch hohes bACT-Signal auf dem bACT-Signalpfad 604 gibt das NAND-Gatter 606 ein logisch niedriges CLKEN-Signal auf dem CLKEN-Signalpfad 612 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 602 oder ein logisch niedriges bACT-Signal auf dem bACT-Signalpfad 604 gibt das NAND-Gatter 606 ein logisch hohes CLKEN-Signal auf dem CLKEN-Signalpfad 612 aus.
  • Als Reaktion auf ein logisch hohes CLK-Signal auf dem CLK-Signalpfad 608, ein logisch hohes bRACOE-Signal auf dem bRA-COE-Signalpfad 610 und ein logisch hohes CLKEN-Signal auf dem CLKEN-Signalpfad 612 gibt das NAND-Gatter 614 ein logisch niedriges Signal auf dem Signalpfad 616 aus. Als Reaktion auf ein logisch niedriges CLK-Signal auf dem CLK-Signalpfad 608, ein logisch niedriges bRACOE-Signal auf dem bRACOE-Signalpfad 610 oder ein logisch niedriges CLKEN-Signal auf dem CLKEN-Signalpfad 612 gibt das NAND-Gatter 614 ein logisch hohes Signal auf dem Signalpfad 616 aus. Der Inverter 618 invertiert das Signal auf dem Signalpfad 616, um das CLK_RADD-Signal auf dem CLK_RADD-Signalpfad 620 bereitzustellen.
  • Der Zwischenspeicher 628 empfängt die SA<0:m>-Signale auf dem SA<0:m>-Kommunikationspfad 622, das CLKHLD-Signal auf dem CLKHLD-Signalpfad 624 und das bCLKHLD-Signal auf dem bCLKHLD-Signalpfad 626, um die Signale auf dem Kommunikationspfad 630 bereitzustellen. Als Reaktion auf ein logisch niedriges CLKHLD-Signal und ein logisch hohes bCLKHLD-Signal empfängt der Zwischenspeicher 628 die SA<0:m>-Signale in dem Zwischenspeicher. Als Reaktion auf ein logisch hohes CLKHLD-Signal und ein logisch niedriges bCLKHLD-Signal speichert der Zwischenspeicher 628 die SA<0:m>-Signale zwischen und leitet die SA<0:m>-Signale zu dem Kommunikationspfad 630 weiter.
  • Der Inverter 632 invertiert die Signale auf dem Kommunikationspfad 630, um die Signale auf dem Kommunikationspfad 634 bereitzustellen. Der Inverter 636 invertiert die Signale auf dem Kommunikationspfad 634, um die Signale auf dem Kommunikationspfad 638 bereitzustellen. Der Inverter 640 invertiert die Signale auf dem Kommunikationspfad 638, um die Signale auf dem Kommunikationspfad 642 bereitzustellen.
  • Der Zwischenspeicher 644 empfängt die Signale auf dem Kommunikationspfad 642, das CLK_RADD-Signal auf dem CLK_RADD-Signalpfad 620 und die RAC<0:m>-Signale auf dem RAC<0:m>-Kommunikationspfad 128, um die GRADD<0:m>-Signale auf dem GRADD<0:m>-Kommunikationspfad 132 bereitzustellen. Als Reaktion auf ein logisch niedriges CLK_RADD-Signal empfängt der Zwischenspeicher 644 die Signale auf dem Kommunikationspfad 642 in dem Zwischenspeicher und leitet die RAC<0:m>-Signale zu dem GRADD<0:m>-Kommunikationspfad 132 weiter. Als Reaktion auf ein logisch hohes CLK_RADD-Signal speichert der Zwischenspeicher 644 die Signale auf dem Kommunikationspfad 642 zwischen und leitet die Signale zu dem GRADD<0:m>-Kommunikationspfad 132 weiter.
  • In Betrieb wird das zweistufige Zwischenspeicherschema verwendet, um unmittelbar hintereinander Befehle des gezielten automatischen Auffrischens und Aktivierens zu ermöglichen. Der decodierte DARF-Befehl tritt in die Auffrischsteuerschaltung 122 ein und löst ein RACOE-Signal aus, das in den Zeilenadressenzwischenspeicher 130 eingegeben wird. Das RACOE-Signal schließt ein Gatter, um zu verhindern, dass die Zeilenadressen für eine Lese- oder Schreiboperation auf den Zeilenadressenbus (GRADD<0:m>) gesteuert werden, und öffnet ein Gatter aus dem Zeilenadressenzähler 166, um das Steuern der Auffrischzeilenadresse auf den Zeilenadressenbus zu erlauben. Das RACOE-Signal ist lang genug, um den Zwischenspeicher 644 umzuklappen. Beim nächsten Aktivierungsbefehl ist das bRACOE-Signal logisch hoch. Mit einem logisch hohen CLKHOLD-Signal werden die Zeilenadressen für eine Lese- oder Schreiboperation zu dem Zeilenadressenbus (GRADD<0:m>) weitergeleitet.
  • 9A ist ein Impulsdiagramm 500 einer Ausführungsform der Zeitsteuerung von Signalen für Befehle des gezielten automatischen Auffrischens und Aktivierens unmittelbar hintereinander. Das Impulsdiagramm 500 enthält das Taktsignal (CLK) 502 auf dem CLK-Signalpfad 608, das Befehlssignal (CMD) 504, die GRADD<0:m>-Signale 506 auf dem GRADD<0:m>-Kommunikationspfad 132, das BNKSEL<0>-Signal 508 auf dem BNKSEL<0>-Kommunikationspfad 148 und das BNKSEL<1>-Signal 510 auf dem BNKSEL<0:3>-Kommunikationspfad 148. Um mit freigegebenem DARF-Modus eine Bandbreitenverbesserung zu erzielen, wird als Reaktion auf einen Taktzyklus ein DARF an einer ersten Speicherbank 112a 112(n) durchgeführt, und als Reaktion auf den folgenden Taktzyklus wird ein Aktivierungsbefehl an einer zweiten Speicherbank 112a–112(n) durchgeführt. Dadurch wird den Bank- und Zeilenadressenbussen eine neue Zeitsteuerungseinschränkung auferlegt. Die Daten sind für einen Zyklus des DARF gültig und werden dann im nächsten Taktzyklus für den Aktivierungsbefehl benutzt.
  • Als Reaktion auf die ansteigende Flanke 512 des CLK-Signals 502 wird ein DARF-Modus-Befehl bei 514 auf dem CMD-Signal 504 empfangen. Als Reaktion auf den DARF-Modus-Befehl bei 514 werden Zeilenadressenzähler-Adressen auf den GRADD<0:m>-Signalen 506 bei 516 bereitgestellt. Bei 520 wird Bank null ausgewählt. Als Reaktion auf die ansteigende Flanke 522 des CLK-Signals 502 wird bei 524 ein Aktivierungsbefehl empfangen. Als Reaktion auf den Aktivierungsbefehl werden die Zeilenadressen von den Anschlüssen (engl.: pins) für die Lese- oder Schreiboperation bei 526 auf den GRADD<0:m>-Signalen 506 bereitgestellt. Die globale Zeilenadresse ist abgeschlossen, bevor das BNKSEL<1>-Signal 510 bei 528 zu logisch hoch übergeht. Die GRADD<0:m>-Signale 506 sind lang genug gültig, um von dem Zeilenadressenzwischenspeicher 130 mit dem BNKSEL<0>-Signal 508 zwischengespeichert zu werden, aber kurz genug, damit der nächste Befehl nicht beeinflusst wird.
  • 9B ist ein Impulsdiagramm 550 einer weiteren Ausführungsform der Zeitsteuerung von Signalen für Befehle des gezielten automatischen Auffrischens und Aktivierens unmittelbar hintereinander. Das Impulsdiagramm 550 enthält das CRK-Signal 502 auf dem CLK-Signalpfad 608, das CMD-Signal 504, das Signal 552 für Zeilenadressenzähler-Ausgangsfreigabe (RACOE), die GRADD<0:m>-Signale 506 auf dem GRADD<0:m>-Kommunikationspfad 132 und SA<0:m>-Signale 554 auf dem SA<0:m>-Kommunikationspfad 622. Als Reaktion auf die ansteigende Flanke 556 des CLK-Signals 502 wird bei 558 ein DARF-Befehl auf dem CMD-Signal 504 empfangen. Als Reaktion auf den DARF-Befehl geht das RACOE-Signal 552 bei 560 zu logisch hoch über. Als Reaktion auf die ansteigende Flanke 560 des RACOE-Signals 552 wird die Zeilenadressezähleradresse bei 562 auf den GRADD<0:m>-Signalen 506 bereitgestellt. Als Reaktion auf die ansteigende Flanke 564 des CLK-Signals 502 wird bei 566 ein Aktivierungsbefehl auf dem CMD-Signal 504 empfangen. Als Reaktion auf den Aktivierungsbefehl wird bei 570 die Adresse auf SA<0:m>-Signalen 554 auf den GRADD<0:m>-Signalen 506 bei 568 bereitgestellt.
  • 10 ist ein Diagramm einer Ausführungsform der ersten Zwischenspeicherstufe 628 des Zeilenadressenzwischenspeichers 130. Die erste Zwischenspeicherstufe 628 enthält Tristate-Inverter 650 und 658 und Inverter 654 und 660. Der Dateneingang des Tristate-Inverters 650 empfängt die SA<0:m>-Signale auf dem Eingang-D-Kommunikationspfad 622. Der Logisch-niedrig-Freigabeeingang des Tristate-Inverters 650 empfängt das CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624. Der Logisch-hoch-Freigabeeingang des Tristate-Inverters 650 empfängt das bCLKHLD-Signal auf dem bCLK-Eingangssignalpfad 626. Der Datenausgang des Tristate-Inverters 650 ist durch den Kommunikationspfad 652 elektrisch an den Datenausgang des Tristate-Inverters 658, den Eingang des Inverters 654 und den Eingang des Inverters 660 angekoppelt.
  • Der Ausgang des Inverters 654 ist durch den Kommunikationspfad 656 elektrisch an den Dateneingang des Tristate-Inverters 658 angekoppelt. Der Logisch-niedrig-Freigabeeingang des Tristate-Inverters 658 empfängt das bCLKHLD-Signal auf dem bCLK-Eingangssignalpfad 626. Der Logisch-hoch-Freigabeeingang des Tristate-Inverters 658 empfängt das CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624. Der Ausgang des Inverters 660 liefert die Signale auf dem Ausgang-Q-Kommunikationspfad 630.
  • Als Reaktion auf ein logisch niedriges CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624 und ein logisch hohes bCLKHLD-Signal auf dem bCLK-Eingangssignalpfad 626 wird der Tristate-Inverter 650 eingeschaltet, um die SA<0:m>-Signale auf dem Eingang-D-Kommunikationspfad 622 weiterzuleiten und zu invertieren, um die Signale auf dem Kommunikationspfad 652 bereitzustellen. Als Reaktion auf ein logisch hohes CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624 und ein logisch niedriges bCLKHLD-Signal auf dem bCLK-Eingangssignalpfad 626 wird der Tristate-Inverter 650 eingeschaltet, um zu verhindern, dass die SA<0:m>-Signale auf dem Eingang-D-Kommunikationspfad 622 invertiert und zu dem Kommunikationspfad 652 weitergeleitet werden. Mit ausgeschaltetem Tristate-Inverter 650 ist der Ausgang des Tristate-Inverters 650 im Zustand hoher Impedanz. Der Inverter 654 invertiert die Signale auf dem Kommunikationspfad 652, um die Signale auf dem Kommunikationspfad 656 bereitzustellen. Der Inverter 660 invertiert die Signale auf dem Kommunikationspfad 652, um die Signale auf dem Ausgang-Q-Kommunikationspfad 630 bereitzustellen.
  • Als Reaktion auf ein logisch hohes CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624 und ein logisch niedriges bCLKHLD-Signal auf dem bCLK-Eingangsignalpfad 626 wird der Tristate-Inverter 658 eingeschaltet, um die Signale auf dem Kommunikationspfad 656 weiterzuleiten und zu invertieren, um die Signale auf dem Kommunikationspfad 652 bereitzustellen. Als Reaktion auf ein logisch niedriges CLKHLD-Signal auf dem CLK-Eingangssignalpfad 624 und ein logisch hohes bCLKHLD-Signal auf dem bCLK-Eingangssignalpfad 626 wird der Tristate-Inverter 658 ausgeschaltet, um zu verhindern, dass die Signale auf dem Kommunikationspfad 656 invertiert und zu dem Kommunikationspfad 652 weitergeleitet werden. Mit ausgeschaltetem Tristate-Inverter 658 ist der Ausgang des Tristate-Inverters 658 im Zustand hoher Impedanz. Der Tristate-Inverter 658 und der Inverter 654 stellen einen Zwischenspeicher zum Zwischenspeichern der SA<0:m>-Signale auf dem Eingang-D-Kommunikationspfad 622 bereit.
  • Als Reaktion auf ein logisch niedriges CLKHLD-Signal und ein logisch hohes bCLKHLD-Signal werden in Betrieb die SA<0:m>-Signale zu dem durch den Inverter 654 und dem Tristate-Inverter 658 bereitgestellten Zwischenspeicher weitergeleitet. Als Reaktion auf ein logisch hohes CLKHLD-Signal und ein logisch niedriges bCLKHLD-Signal werden die SA<0:m>-Signale durch den Inverter 654 und den Tristate-Inverter 658 zwischengespeichert, um die SA<0:m>-Signale auf dem Ausgang-Q-Kommunikationspfad 630 bereitzustellen.
  • 11 ist ein Diagramm einer Ausführungsform der zweiten Zwischenspeicherstufe 644 des Zeilenadressenzwischenspeichers 130. Die zweite Zwischenspeicherstufe 644 enthält Inverter 662, 672, 678, 682, 684, 688 und 692, einen Tristate-Inverter 670 und Durchgangsgatter 666 und 676. Der Eingang des Inverters 662, der Logisch-hoch-Freigabeeingang des Tristate-Inverters 670, der Logisch-niedrig-Freigabeeingang des Durchgangsgatters 666 und der Logisch-hoch-Freigabeeingang des Durchgangsgatters 676 empfangen das CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620. Der Ausgangs des Inverters 662 ist durch den Kommunikationspfad elektrisch an den Logisch-hoch-Freigabeeingang des Durchgangsgatters 666, den Logisch-niedrig-Freigabeeingang des Tristate-Inverters 670 und den Logisch-niedrig-Freigabeeingang des Durchgangsgatters 676 angekoppelt.
  • Der Dateneingang des Durchgangsgatters 666 empfängt das Signal auf dem bGA-Eingangskommunikationspfad 642. Der Datenausgang des Durchgangsgatters 666 ist durch den Kommunikationspfad 668 elektrisch an den Eingang des Inverters 672 und den Ausgang des Tristate-Inverters 670 angekoppelt. Der Ausgang des Inverters 672 ist durch den Kommunikationspfad 674 elektrisch an den Dateneingang des Durchgangsgatters 676 und den Dateneingang des Tristate-Inverters 670 angekoppelt. Der Datenausgang des Durchgangsgatters 676 ist durch den RAC-Eingangskommunikationspfad 128 elektrisch an den Ausgang des Inverters 682 und den Eingang des Inverters 678 angekoppelt. Der Ausgang des Inverters 678 ist durch den Kommunikationspfad 680 elektrisch an den Eingang des Inverters 682 und den Eingang des Inverters 684 angekoppelt. Der Ausgang des Inverters 684 ist durch den Kommunikationspfad 686 elektrisch and den Eingang des Inverters 688 angekoppelt. Der Ausgang des Inverters 688 ist durch den Kommunikationspfad 690 elektrisch an den Eingang des Inverters 692 angekoppelt. Der Ausgang des Inverters 692 liefert die GRADD<0:m>-Signale auf dem GRADD-Ausgangskommunikationspfad 132.
  • Der Inverter 662 invertiert das CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620, um das Signal auf dem Signalpfad 664 bereitzustellen. Als Reaktion auf ein logisch niedriges CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch hohes Signal auf dem Signalpfad 664 wird das Durchgangsgatter 666 eingeschaltet, um die Signale auf dem bGA-Eingangskommunikationspfad 642 zu dem Kommunikationspfad 668 zu leiten. Als Reaktion auf ein logisch hohes CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch niedriges Signal auf dem Signalpfad 664 wird das Durchgangsgatter 666 ausgeschaltet, um zu verhindern, dass die Signale auf dem bGA-Eingangskommunikationspfad 642 zu dem Kommunikationspfad 668 geleitet werden.
  • Der Inverter 672 invertiert die Signale auf dem Kommunikationspfad 668, um die Signale auf dem Kommunikationspfad 674 bereitzustellen. Als Reaktion auf ein logisch hohes CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch niedriges Signal auf dem Signalpfad 664 wird der Tristate-Inverter 670 eingeschaltet, um die Signale auf dem Kommunikationspfad 674 weiterzuleiten und zu invertieren, um die Signale auf dem Kommunikationspfad 668 bereitzustellen. Als Reaktion auf ein logisch niedriges CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch hohes Signal auf dem Signalpfad 664 wird der Tristate-Inverter 670 ausgeschaltet, um zu verhindern, dass die Signale auf dem Kommunikationspfad 674 invertiert und zu dem Kommunikationspfad 668 geleitet werden. Mit ausgeschaltetem Tristate-Inverter 670 ist der Ausgang des Tristate-Inverters 670 im Zustand hoher Impedanz.
  • Der Tristate-Inverter 670 und der Inverter 672 stellen einen Zwischenspeicher bereit.
  • Als Reaktion auf ein logisch hohes CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch niedriges Signal auf dem Signalpfad 664 wird das Durchgangsgatter 676 eingeschaltet, um die Signale auf dem Kommunikationspfad 674 zu dem RAC-Eingangskommunikationspfad 128 zu leiten. Als Reaktion auf ein logisch niedriges CLK_RADD-Signal auf dem CLK-Eingangssignalpfad 620 und ein logisch hohes Signal auf dem Signalpfad 664 wird das Durchgangsgatter 676 ausgeschaltet, um zu verhindern, dass die Signale auf dem Kommunikationspfad 674 zu dem RAC-Eingangskommunikationspfad 128 geleitet werden.
  • Der Inverter 678 invertiert die Signale auf dem RAC-Eingangskommunikationspfad 128, um die Signale auf dem Kommunikationspfad 680 bereitzustellen. Der Inverter 682 invertiert die Signale auf dem Kommunikationspfad 680, um die Signale auf dem RAC-Eingangskommunikationspfad 128 bereitzustellen. Die Inverter 678 und 682 stellen einen Zwischenspeicher bereit. Der Inverter 184 invertiert die Signale auf dem Kommunikationspfad 680, um die Signale auf dem Kommunikationspfad 686 bereitzustellen. Der Inverter 688 invertiert die Signale auf dem Kommunikationspfad 686, um die Signale auf dem Kommunikationspfad 690 bereitzustellen. Der Inverter 692 invertiert die Signale auf dem Kommunikationspfad 690, um die GRADD<0:m>-Signale auf dem GRADD-Ausgangskommunikationspfad 132 bereitzustellen.
  • Als Reaktion auf ein logisch niedriges CLK_RADD-Signal werden in Betrieb die Signale auf dem bGA-Eingangskommunikationspfad 642 zu dem durch den Inverter 672 und dem Tristate-Inverter 670 bereitgestellten Zwischenspeicher geleitet. Als Reaktion auf ein logisch hohes CLK_RADD-Signal werden die Signale auf dem bGA-Eingangskommunikationspfad 642 durch den Inverter 672 und den Tristate-Inverter 670 zwischengespeichert und mit dem logisch niedrigen RACOE-Signal zu dem durch die Inverter 678 und 682 bereitgestellten Zwischenspeicher geleitet. Der durch die Inverter 678 und 682 bereitgestellte Zwischenspeicher speichert die RAC<0:m>-Signale auf dem RAC-Eingangskommunikationspfad 128, wenn das RACOE-Signal logisch hoch ist. Die ausgegebenen GRADD<0:m>-Signale sind die RAC<0:m>-Signale, wenn das CLK_RADD-Signal logisch niedrig ist, und die SA<0:m>-Signale, wenn das CLK_RADD-Signal logisch hoch ist.
  • 12 ist ein Diagramm einer Ausführungsform einer Schaltung 142b zum Umgehen einer Speicherbank 112a–112(n). Bei dieser Ausführungsform ist n gleich 3. Bei einer Ausführungsform ist die Schaltung 142b Teil der DARF-Bankauswahlschaltung 142. Die Schaltung 142b enthält Inverter 430, 704 und 714 und NAND-Gatter 700, 708 und 718. Der Inverter 430 empfängt die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138, um die bBAC<0:1>-Signale auf dem bBAC<0:1>-Kommunikationspfad 432 bereitzustellen. Ein erster Eingang des NAND-Gatters 700 empfängt die Signale bBAC<0>, BAC<0>, bBAC<0> und BAC<0> durch den Kommunikationspfad 432a. Ein zweiter Eingang des NAND-Gatters 700 empfängt die Signale bBAC<1>, bBAC<1>, BAC<1> und BAC<1> durch den Kommunikationspfad 432b. Der Ausgang des NAND-Gatters 700 ist durch den Kommunikationspfad 702 elektrisch an den Eingang des Inverters 704 angekoppelt.
  • Der Ausgang des Inverters 704 ist durch den Kommunikationspfad 706 für den Zähler der nächsten Bankadresse (NEXTBAC<0:3>) elektrisch an einen ersten Eingang des NAND-Gatters 708 angekoppelt. Ein zweiter Eingang des NAND-Gatters 708 empfängt die BNKSEL<0:3>-Signale auf dem BNKSEL<0:3>-Kommunikationspfad 148. Ein dritter Eingang des NAND-Gatters 708 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a. Der Ausgang des NAND-Gatters 708 ist durch den Kommunikationspfad 710 für invertierten Block (bBLOCK<0:3>) elektrisch an die Eingänge des HAND-Gatters 718 angekoppelt. Ein erster Eingang des NAND-Gatters 718 ist elektrisch an den bBLOCK<0>-Kommunikationspfad 710a angekoppelt, ein zweiter Eingang des NAND-Gatters 718 ist elektrisch an den bBLOCK<1>-Signalpfad 710b, ein dritter Eingang des NAND-Gatters 718 ist elektrisch an den bBLOCK<2>-Signalpfad 710c und ein vierter Eingang des NAND-Gatters 718 ist elektrisch an den bBLOCK<3>-Signalpfad 710d angekoppelt. Der Ausgang des NAND-Gatters 718 ist durch den Signalpfad 712 elektrisch an den Eingang des Inverters 714 angekoppelt. Der Ausgang des Inverters 714 liefert das Signal für das Umgehen des automatischen Auffrischens (bBARF) auf dem bBARF-Signalpfad 716.
  • Der Inverter 430 invertiert die BAC<0:1>-Signale auf dem BAC<0:1>-Kommunikationspfad 138, um die bBAC<0:1>-Signale auf dem bBAC<0:1>-Kommunikationspfad 432 bereitzustellen. Als Reaktion auf ein logisch hohes Signal auf dem Kommunikationspfad 432a und ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 432b gibt das NAND-Gatter 700 ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 702 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Kommunikationspfad 432a oder ein entsprechendes logisch niedriges Signal auf dem Kommunikationspfad 432b gibt das NAND-Gatter 700 ein entsprechendes logisch hohes Signal auf dem Kommunikationspfad 702 aus. Der Inverter 704 invertiert die Signale auf dem Kommunikationspfad 702, um die NEXTBAC<0:3>-Signale auf dem NEXTBAC<0:3>-Kommunikationspfad 706 bereitzustellen.
  • Als Reaktion auf ein logisch hohes NEXTBAC<0:3>-Signal auf dem NEXTBAC<0:3>-Kommunikationspfad 706, ein entsprechendes logisch hohes BNKSEL<0:3>-Signal auf dem BNKSEL<0:3>-Kommunikationspfad 148 und ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a gibt das NAND-Gatter 708 ein entsprechendes logisch niedriges bBLOCK<0:3>-Signal auf dem bBLOCK<0:3>-Kommunikationspfad 710 aus. Als Reaktion auf ein logisch niedriges NEXTBAC<0:3>-Signal auf dem NEXTBAC<0:3>-Kommunikationspfad 706, ein entsprechendes logisch niedriges BNKSEL<0:3>-Signal auf dem BNKSEL<0:3>-Kommunikationspfad 148 oder ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a gibt das NAND-Gatter 708 ein entsprechendes logisch hohes Signal auf dem bBLOCK<0:3>-Kommunikationspfad 710 aus.
  • Als Reaktion auf ein logisch hohes bBLOCK<0>-Signal auf dem bBLOCK<0>-Signalpfad 710a, ein logisch hohes bBLOCK<d>-Signal auf dem bBLOCK<1>-Signalpfad 710b, ein logisch hohes bBLOCK<2>-Signal auf dem bBLOCK<2>-Signalpfad 710c und ein logisch hohes bBLOCK<3>-Signal auf dem bBLOCK<3>-Signalpfad 710d, gibt das NAND-Gatter 718 ein logisch niedriges Signal auf dem Signalpfad 712 aus. Als Reaktion auf ein logisch niedriges bBLOCK<0>-Signal auf dem bBLOCK<0>-Signalpfad 710a, ein logisch niedriges bBLOCK<1>-Signal auf dem bBLOCK<1>-Signalpfad 710b, ein logisch niedriges bBLOCK<2>- auf dem bBLOCK<2>-Signalpfad 710c oder ein logisch niedriges bBLOCK<3>-Signal auf dem bBLOCK<3>-Signalpfad 710d, gibt das NAND-Gatter 718 ein logisch hohes Signal auf dem Signalpfad 712 aus. Der Inverter 714 invertiert das Signal auf dem Signalpfad 712, um das bBARF-Signal auf dem bBARF-Signalpfad 716 bereitzustellen.
  • Wenn in Betrieb eine Speicherbank 112a–112(n) aktiv ist und BAC 136 gesetzt ist, um beim nächsten Befehl des automatischen Auffrischens auf diese aktive Speicherbank 112a–112(n) zu inkrementieren, ist das bBARF-Signal logisch niedrig, um den Befehl des automatischen Auffrischens zu blockieren. Wenn eine Speicherbank 112a–112(n) nicht aktiv ist und BAC 136 gesetzt ist, um bei nächsten Befehl des automatischen Auffrischens zu dieser nicht aktiven Speicherbank 112a–112(n) zu inkrementieren, ist das bBARF-Signal logisch hoch, um den Befehl des automatischen Auffrischens zu erlauben.
  • 13 ist ein Diagramm einer Ausführungsform einer Schaltung 800 zum Ermöglichen eines gezielten automatischen Auffrischens, während eine andere Speicherbank 112a–112(n) aktiv ist. Die Schaltung 800 enthält ein NOR-Gatter 802, Inverter 806, 814, 818, 826, 830 und 834, ein NAND-Gatter 810 und einen Tristate-Inverter 822. Ein erster Eingang des NOR-Gatters 802 empfängt das DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a. Ein zweiter Eingang des NOR-Gatters 802 empfängt das BNKIDLE-Signal auf dem BNKIDLE-Signalpfad 140e. Der Ausgang des NOR-Gatters 802 ist durch den Signalpfad 804 elektrisch an den Eingang des Inverters 806 angekoppelt.
  • Der Ausgang des Inverters 806 ist durch den Signalpfad 808 für invertiertes Auffrischen-Ignorieren (bIGNORE_REFRESH) elektrisch an einen ersten Eingang des NAND-Gatters 810 angekoppelt. Ein zweiter Eingang des NAND-Gatters 810, der Eingang des Inverters 834 und der Logisch-niedrig-Freigabeeingang des Tristate-Inverters 822 empfangen das CLK-Signal auf dem CLK-Signalpfad 832. Der Ausgang des Inverters 834 ist durch den Signalpfad 836 elektrisch an den Logisch-hoch-Freigabeeingang des Tristate-Inverters 822 angekoppelt. Der Dateneingang des Tristate-Inverters 822 empfängt das bAUTO-REFRESH-Signal auf dem bAUTO_REFRESH-Signalpfad 140b. Der Datenausgang des Tristate-Inverters ist durch den Signalpfad 824 elektrisch an einen dritten Eingang des NAND-Gatters 810, den Eingang des Inverters 826 und den Ausgang des Inverters 830 angekoppelt. Der Ausgang des Inverters 826 ist durch den Signalpfad 828 elektrisch an den Eingang des Inverters 830 angekoppelt. Der Ausgang des NAND-Gatters 810 ist durch den Signalpfad 812 elektrisch an den Eingang des Inverters 814 angekoppelt. Der Ausgang des Inverters 814 ist durch den Signalpfad 816 elektrisch an den Eingang des Inverters 818 angekoppelt. Der Ausgang des Inverters 818 liefert das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 820.
  • Als Reaktion auf auf ein logisch niedriges DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a und ein logisch niedriges BNKIDLE-Signal auf dem BNKIDLE-Signalpfad 140e gibt das NOR-Gatter 802 ein logisch hohes Signal auf dem Signalpfad 804 aus. Als Reaktion auf ein logisch hohes DARF_MODE-Signal auf dem DARF_MODE-Signalpfad 140a oder ein logisch hohes BNKIDLE-Signal auf dem BNKIDLE-Signalpfad 140e, gibt das NOR-Gatter 802 ein logisch niedriges Signal auf dem Signalpfad 804 aus. Der Inverter 806 invertiert das Signal auf dem Signalpfad 804, um das bIGNORE_REFRESH-Signal auf dem bIGNORE_REFRESH-Signalpfad 808 bereitzustellen.
  • Der Inverter 834 invertiert das CLK-Signal auf dem CLK-Signalpfad 832, um das Signal auf dem Signalpfad 836 bereitzustellen. Als Reaktion auf ein logisch niedriges CLK-Signal auf dem CLK-Signalpfad 832 und ein logisch hohes Signal auf dem Signalpfad 836 wird der Tristate-Inverter 822 eingeschaltet, um das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 140b weiterzuleiten und zu invertieren, um das Signal auf dem Signalpfad 824 bereitzustellen. Als Reaktion auf ein logisch hohes CLK-Signal auf dem CLK-Signalpfad 832 und ein logisch niedriges Signal auf dem Signalpfad 836 wird der Tristate-Inverter 822 ausgeschaltet, um zu verhindern, dass das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 140b invertiert und zu dem Signalpfad 824 weitergeleitet wird. Mit ausgeschaltetem Tristate-Inverter 822 ist der Ausgang des Tristate-Inverters 822 im Zustand hoher Impedanz.
  • Der Inverter 826 invertiert das Signal auf dem Signalpfad 824, um das Signal auf dem Signalpfad 828 bereitzustellen. Der Inverter 830 invertiert das Signal auf dem Signalpfad 828, um das Signal auf dem Signalpfad 824 bereitzustellen. Die Inverter 826 und 830 stellen einen Zwischenspeicher bereit, um das bAUTO-REFRESH-Signal zwischenzuspeichern, wenn der Tristate-Inverter 822 ausgeschaltet ist. Als Reaktion auf ein logisch hohes bIGNORE_REFRESH-Signal auf dem bIGNO-RE_REFRESH-Signalpfad 808, ein logisch hohes CLK-Signal auf dem CLK-Signalpfad 832 und ein logisch hohes Signal auf dem Signalpfad 824 gibt das NAND-Gatter 810 ein logisch hohes Signal auf dem Signalpfad 812 aus. Als Reaktion auf ein logisch niedriges bIGNORE_REFRESH-Signal auf dem bIGNO-RE_REFRESH-Signalpfad 808, ein logisch niedriges CLK-Signal auf dem CLK-Signalpfad 832 oder ein logisch niedriges Signal auf dem Signalpfad 824 gibt das NAND-Gatter 810 ein logisch hohes Signal auf dem Signalpfad 812 aus. Der Inverter 814 invertiert das Signal auf dem Signalpfad 812, um das Signal auf dem Signalpfad 816 bereitzustellen. Der Inverter 818 invertiert das Signal auf dem Signalpfad 816, um das bAUTO-REFRESH-Signal auf dem bAUTO-REFRESH-Signalpfad 820 bereitzustellen.
  • Bei typischem DRAM-Betrieb ist es eine illegale Operation, einen Befehl zum automatischen Auffrischen auszugeben, während irgendeine Speicherbank 112a–112(n) aktiv ist. Wenn eine solche Befehlsequenz durchgeführt würde, würde das automatische Auffrischen blockiert. Im DARF-Modus ist jedoch ein Befehl zum automatischen Auffrischen erlaubt, wenn eine Speicherbank 112a–112(n) aktiv ist. Das automatische Auffrischen einer Speicherbank 112a–112(n) im DARF-Modus ist erlaubt, während eine andere Speicherbank 112a–112(n) für Lese- oder Schreiboperationen aktiv ist. Mit freigegebenem DARF-Modus verhindert die Schaltung 800 das Blockieren eines Befehls zum automatischen Auffrischen, wenn eine Speicherbank 112a–112(n) aktiv ist, durch Bereitstellen des bAUTO-REFRESH-Signals auf der Basis des bIGNORE_REFRESH-Signals.
  • Wenn das DARF_MODE-Signal logisch hoch ist oder das BNKIDLE-Signal logisch hoch ist, ist das bIGNORE_REFRESH-Signal logisch hoch. Wenn das DARF_MODE-Signal logisch niedrig ist und das BNKIDLE-Signal logisch niedrig ist, ist das bIGNO-RE_REFRESH-Signal logisch niedrig. Mit einem logisch hohen bIGNORE_REFRESH-Signal, einem logisch hohen Taktsignal und einem invertierten logisch hohen bAUTO-REFRESH-Signal, das von den Invertern 826 und 830 zwischengespeichert wird, ist das bPAUTO-REFRESH-Signal logisch niedrig. Mit einem logisch niedrigen bIGNORE_REFRESH-Signal, einem logisch niedrigen Taktsignal oder einem logisch niedrigen invertierten bAUTO-REFRESH-Signal, das durch die Inverter 826 und 830 zwischengespeichert wird, ist das bPAUTO-REFRESH-Signal logisch hoch.
  • 14 ist ein Diagramm einer Ausführungsform einer Schaltung 850 zur Bereitstellung eines Signals zum automatischen Auffrischen. Die Schaltung 850 enthält Inverter 852, 866 und 880 und NAND-Gatter 856, 860 und 876. Der Eingang des Inverters 852 empfängt das bPAUTO-REFRESH-Signal auf dem bPAUTO-REFRESH-Signalpfad 820. Der Ausgang des Inverters 852 ist durch den Signalpfad 854 elektrisch an einen ersten Eingang des NAND-Gatters 856 angekoppelt. Ein zweiter Eingang des NAND-Gatters 856 empfängt das bBARF-Signal auf dem bBARF-Signalpfad 716. Der Eingang des Inverters 866 empfängt das Testmodussignal (TM) auf dem TM-Signalpfad 864. Der Ausgang des Inverters 866 ist durch den Signalpfad 868 elektrisch an einen dritten Eingang des NAND-Gatters 856 angekoppelt.
  • Der Ausgang des NAND-Gatters 856 ist durch den Signalpfad 858 elektrisch an einen ersten Eingang des NAND-Gatters 860 angekoppelt. Der Ausgang des NAND-Gatters 860 ist durch den Signalpfad 862 elektrisch an einen ersten Eingang des NAND-Gatters 876 angekoppelt. Ein zweiter Eingang des NAND-Gatters 876 empfängt das invertierte Auffrischen-Ende Signal (bREFEND) auf dem bREFEND-Signalpfad 872. Ein dritter Eingang des NAND-Gatters 876 empfängt das Chip-Ready-Signal (CHIPRDY) auf dem CHIPRDY-Signalpfad 874. Der Ausgang des NAND-Gatters 876 ist durch den Signalpfad 870 elektrisch an einen zweiten Eingang des NAND-Gatters 860 und den Eingang des Inverters 880 angekoppelt. Der Ausgang des Inverters 880 liefert das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d.
  • Das TM-Signal ist logisch hoch, wenn ein Testmodus für den Speicher 106 freigegeben ist, und logisch niedrig, wenn ein Testmodus für den Speicher 106 gesperrt ist. Das bREFEND-Signal ist beim Abschluss eines Auffrischens logisch hoch und während eines Auffrischens logisch niedrig. Das CHIPRDY-Signal ist logisch hoch, wenn der Speicherchip 106 betriebsbereit ist, und logisch niedrig, wenn der Speicherchip 106 nicht betriebsbereit ist.
  • Der Inverter 852 invertiert das bPAUTO-REFRESH-Signal auf dem bPAUTO-REFRESH-Signalpfad 820, um das Signal auf dem Signalpfad 854 bereitzustellen. Der Inverter 866 invertiert das TM-Signal auf dem TM-Signalpfad 864, um das Signal auf dem Signalpfad 868 bereitzustellen. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 854, ein logisch hohes bBARF-Signal auf dem bBARF-Signalpfad 716 und ein logisch hohes Signal auf dem Signalpfad 868 gibt das NAND-Gatter 856 ein logisch niedriges Signal auf dem Signalpfad 858 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 854, ein logisch niedriges bBARF-Signal auf dem bBARF-Signalpfad 716 oder ein logisch niedriges Signal auf dem Signalpfad 868 gibt das NAND-Gatter 856 ein logisch hohes Signal auf dem Signalpfad 858 aus.
  • Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 858 und ein logisch hohes Signal auf dem Signalpfad 870 gibt das NAND-Gatter 860 ein logisch niedriges Signal auf dem Signalpfad 862 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 858 oder ein logisch niedriges Signal auf dem Signalpfad 870 gibt das NAND-Gatter 860 ein logisch hohes Signal auf dem Signalpfad 862 aus. Als Reaktion auf ein logisch hohes Signal auf dem Signalpfad 862, ein logisch hohes bREFEND-Signal auf dem bREFEND-Signalpfad 872 und ein logisch hohes CHIPRDY-Signal auf dem CHIPRDY-Signalpfad 874 gibt das NAND-Gatter 876 ein logisch niedriges Signal auf dem Signalpfad 870 aus. Als Reaktion auf ein logisch niedriges Signal auf dem Signalpfad 862, ein logisch niedriges bREFEND-Signal auf dem bREFEND-Signalpfad 872 oder ein logisch niedriges CHIPRDY-Signal auf dem CHIPRDY-Signalpfad 874 gibt das NAND-Gatter 876 ein logisch hohes Signal auf dem Signalpfad 870 aus. Die NAND-Gatter 860 und 876 stellen einen Zwischenspeicher bereit. Der Inverter 880 invertiert das Signal auf dem Signalpfad 870, um das AUTO-REFRESH-Signal auf dem AUTO-REFRESH-Signalpfad 140d bereitzustellen.
  • Wenn in Betrieb das bPAUTO-REFRESH-Signal logisch niedrig ist, das bBARF-Signal logisch hoch, das TM-Signal logisch niedrig, das bREFEND-Signal logisch hoch und das CHIPRDY-Signal logisch hoch sind, dann ist das AUTO-REFRESH-Signal logisch hoch. Wenn das bPAUTO-REFRESH-Signal logisch hoch ist, das bBARF-Signal logisch niedrig, das TM-Signal logisch hoch, das bREFEND-Signal logisch niedrig oder das CHIPRDY-Signal logisch niedrig sind, dann ist das AUTO-REFRESH-Signal logisch niedrig.
  • Ausführungsformen der vorliegenden Erfindung liefern eine Implementierung des Modus des gezielten automatischen Auffrischens zur Durchführung eines gezielten automatischen Auffrischens einer Speicherbank, während eine andere Speicherbank für Lese- und Schreibzugriff aktiv ist. Durch Erlauben eines gezielten automatischen Auffrischens einer Speicherbank, während eine andere Speicherbank für Zugriff aktiv ist, wird die Bandbreite des Speichers vergrößert. Mit freigegebenem Modus des gezielten automatischen Auffrischens können Befehle des automatischen Auffrischens und Aktivierens schnell unmittelbar hintereinander durchgeführt werden.

Claims (15)

  1. Speicherbaustein (100), der zumindest Folgendes aufweist: – mindestens zwei Speicherbänke (112a, ..., 112n), wobei jede Speicherbank (112a, ..., 112n) eine Matrix von Speicherzellen aufweist, wobei die Speicherzellen entlang von Zeilen und Spalten der jeweiligen Matrix von Speicherzellen angeordnet sind, und – eine Steuerschaltung (108; 108a; 108b), – wobei die Steuerschaltung (108; 108a; 108b) dazu ausgelegt ist, eine erste Speicherbank der mindestens zwei Speicherbänke (112a, ..., 112n) des Speicherbausteins (100) für ein gezieltes automatisches Auffrischen auszuwählen, während gleichzeitig eine andere, zweite Speicherbank der mindestens zwei Speicherbänke (112a, ..., 112n) für einen Lese- oder Schreibzugriff aktiv ist, – wobei ein Betriebsmodus des Speicherbausteins (100), in dem eine jeweilige Speicherbank für das gezielte automatische Auffrischen ausgewählt und gleichzeitig eine jeweilige andere Speicherbank für einen Lese- oder Schreibzugriff ausgewählt wird, durch Setzen eines Modusregister-Setzbefehls (DARF-MODE) freigebbar ist und durch Rücksetzen des Modusregister-Setzbefehls (DARF-MODE) sperrbar ist, – wobei die Steuerschaltung (108; 108a; 108b) des Speicherbausteins (100) den Modusregister-Setzbefehl (DARF-MODE) empfängt und wobei die Steuerschaltung (108; 108a; 108b) selbst auswählt, in welcher Speicherbank unter den Speicherbänken (112a, ..., 112n) des Speicherbausteins (100) jeweils das gezielte automatische Auffrischen durchgeführt wird, und – wobei der Speicherbaustein (100) zum Inkrementieren durch die Speicherbänke (112a, ..., 112n) für DARF-Operationen, durch die das gezielte automatische Auffrischen erfolgt, einen Bankadressenzähler (136; 170) verwendet und wobei der Bankadressenzähler (136; 170) eine Speicherbankadresse der ersten Speicherbank erzeugt.
  2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass der Speicherbaustein (100) dazu ausgelegt ist, in einer mittels der Steuerschaltung (108; 108a; 108b) ausgewählten ersten Speicherbank einen Auffrischungsvorgang durchzuführen, während der Speicherbaustein (100) gleichzeitig in einer anderen, zweiten Speicherbank seiner mindestens zwei Speicherbänke (112a, ..., 112n) einen Lese- oder Schreibzugriff durchführt.
  3. Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Speicherbaustein (100) einen Befehl zum gezielten automatischen Auffrischen von Speicherzellen an seine durch die Steuerschaltung (108; 108a; 108b) ausgewählte jeweilige erste Speicherbank ausgibt, während der Speicherbaustein (100) gleichzeitig ein Befehl zum Lesen oder Schreiben an seine jeweilige aktive andere, zweite Speicherbank ausgibt.
  4. Speicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass der Speicherbaustein (100) mittels des an die jeweilige erste Speicherbank ausgegebenen Befehls veranlasst, dass das gezielte automatische Auffrischen von Speicherzellen, die entlang einer Zeile der Matrix von Speicherzellen der jeweiligen ersten Speicherbank angeordnet und einer bestimmten Zeilenadresse zugeordnet sind, gleichzeitig mit dem Auslesen aus oder Einschreiben in Speicherzellen der jeweiligen anderen, zweiten Speicherbank durchgeführt wird.
  5. Speicherbaustein nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Steuerschaltung (108; 108a; 108b) dafür konfiguriert ist, ein gezieltes automatisches Auffrischen in einer Speicherbank zu blockieren, wenn diese eine Speicherbank bereits aktiv ist.
  6. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (108; 108a; 108b) dafür konfiguriert ist, einen Befehl zum gezielten automatischen Auffrischen, der zunächst blockiert wurde, weil die betroffene Speicherbank noch aktiv war, an diese Speicherbank auszugeben, nachdem der Lese- oder Schreibzugriff auf diese Speicherbank abgeschlossen ist.
  7. Speicherbaustein nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Steuerschaltung (108; 108a; 108b) des Speicherbausteins (100) dazu ausgelegt ist, eine jeweilige Speicherbankadresse zum Auswählen der jeweiligen ersten Speicherbank für das gezielte automatische Auffrischen zu erzeugen.
  8. Speicherbaustein nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Steuerschaltung (108; 108a; 108b) eine DARF-Bankauswahlschaltung (142) umfasst, die dazu ausgelegt ist, eine Speicherbankadresse bereitzustellen, die vorgibt, welche Speicherbank unter den Speicherbänken (112a, ..., 112n) des Speicherbausteins (100) für das gezielte automatische Auffrischen jeweils ausgewählt wird.
  9. Speicherbaustein nach Anspruch 8, dadurch gekennzeichnet, dass dann, wenn der Betriebsmodus zum gezielten Auffrischen einer jeweiligen ersten Speicherbank freigegeben ist, die DARF-Bankauswahlschaltung (142) aktiv ist und dann, wenn dieser Betriebsmodus gesperrt ist, die DARF-Bankauswahlschaltung (142) inaktiv ist.
  10. Speicherbaustein nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass der Speicherbaustein dazu ausgelegt ist, bei freigegebenem Betriebsmodus zum gezielten Auffrischen mittels der DARF-Bankauswahlschaltung (142) Befehle zum gezielten Auffrischen einer jeweiligen Speicherbank mit einer Rate auszugeben, die das n-fache der Rate beträgt, mit der Zeilenadressen, wenn der Betriebsmodus zum gezielten Auffrischen gesperrt ist, automatisch in allen Speicherbänken des Speicherbausteins gleichzeitig aufgefrischt werden, wobei n die Anzahl der Speicherbänke (112a, ..., 112n) des Speicherbausteins (100) ist.
  11. Speicherbaustein nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass – der Speicherbaustein (100) eine Bankauswahlschaltung (150) für Aktivierung, automatisches Auffrischen, Selbstauffrischen und für Bankauswahl aufweist und – dass der Speicherbaustein (100) Lese- oder Schreibzugriffe auf die jeweilige zweite Speicherbank unter Verwendung der Bankauswahlschaltung (150) für Aktivierung, automatisches Auffrischen, Selbstauffrischen und für Bankauswahl durchführt, – wohingegen der Speicherbaustein (100) das gezielte automatische Auffrischen in der jeweiligen ersten Speicherbank unter Verwendung der DARF-Bankauswahlschaltung (142) für das gezielte Auffrischen durchführt, wenn der Betriebsmodus des gezielten Auffrischens freigegeben ist.
  12. Speicherbaustein nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Speicherbaustein (100) ein DRAM, d. h. ein dynamischer Direktzugriffsspeicher ist.
  13. Verfahren zum Betreiben eines Speicherbausteins (100), der mindestens zwei Speicherbänke (112a, ..., 112n) und eine Steuerschaltung (108; 108a; 108b) aufweist, – wobei das Verfahren ein gleichzeitiges Durchführen eines gezielten automatischen Auffrischens in einer ersten Speicherbank und einer Lese- oder Schreiboperation in einer zweiten Speicherbank umfasst, – wobei das gezielte automatische Auffrischen unter Verwendung einer Steuerschaltung (108; 108a; 108b) durchgeführt wird, die dazu ausgelegt ist, die erste Speicherbank für das gezielte automatische Auffrischen auszuwählen, – wobei ein Betriebsmodus des Speicherbausteins (100), in dem eine jeweilige Speicherbank für das gezielte automatische Auffrischen ausgewählt und gleichzeitig eine jeweilige andere Speicherbank für einen Lese- oder Schreibzugriff ausgewählt wird, durch Setzen eines Modusregister-Setzbefehls (DARF-MODE) freigebbar ist und durch Rücksetzen des Modusregister-Setzbefehls (DARF-MODE) sperrbar ist, – wobei der Modusregister-Setzbefehl (DARF-MODE) durch die Steuerschaltung (108; 108a; 108b) des Speicherbausteins (100) empfangen wird und wobei diejenige Speicherbank unter den Speicherbänken (112a, ..., 112n) des Speicherbausteins (100), in der jeweils das gezielte automatische Auffrischen durchgeführt wird, durch die Steuerschaltung (108; 108a; 108b) selbst ausgewählt wird, und – wobei für DARF-Operationen, durch die das gezielte automatische Auffrischen erfolgt, die Speicherbänke (112a, ..., 112n) unter Verwendung eines Bankadressenzählers (136; 170) inkrementiert werden und wobei durch den Bankadressenzähler (136; 170) eine Speicherbankadresse der ersten Speicherbank erzeugt wird.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass eine DARF-Bankauswahlschaltung (142) der Steuerschaltung (108; 108a; 108b) die Speicherbankadresse der ersten Speicherbank bereitstellt.
  15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass das Verfahren in einem DRAM, d. h. in einem dynamischen Direktzugriffsspeicher durchgeführt wird.
DE102006048970.5A 2005-10-17 2006-10-17 Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher Expired - Fee Related DE102006048970B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/251,678 US7330391B2 (en) 2005-10-17 2005-10-17 Memory having directed auto-refresh
US11/251,678 2005-10-17

Publications (2)

Publication Number Publication Date
DE102006048970A1 DE102006048970A1 (de) 2007-08-23
DE102006048970B4 true DE102006048970B4 (de) 2015-02-26

Family

ID=37948000

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006048970.5A Expired - Fee Related DE102006048970B4 (de) 2005-10-17 2006-10-17 Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher

Country Status (4)

Country Link
US (1) US7330391B2 (de)
JP (1) JP2007128635A (de)
KR (1) KR100851939B1 (de)
DE (1) DE102006048970B4 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151670A1 (en) * 2006-12-22 2008-06-26 Tomohiro Kawakubo Memory device, memory controller and memory system
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
KR102035612B1 (ko) * 2012-12-21 2019-10-24 에스케이하이닉스 주식회사 셀프 리프레쉬 제어 장치
US9824742B1 (en) * 2016-04-28 2017-11-21 Qualcomm Incorporated DRAM access in self-refresh state
US10061541B1 (en) * 2017-08-14 2018-08-28 Micron Technology, Inc. Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
US10141041B1 (en) * 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
US11011217B1 (en) * 2019-12-20 2021-05-18 Micron Technology, Inc. Selective extension of a fine granularity mode for memory refresh operations

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046953A (en) * 1998-03-30 2000-04-04 Siemens Aktiengesellschaft Decoded autorefresh mode in a DRAM

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2247835C3 (de) * 1972-09-29 1978-10-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Regenerieren der Speicherinhalte von MOS-Speichern und MOS-Speicher zur Durchführung dieses Verfahrens
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
US5251177A (en) * 1989-01-23 1993-10-05 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having an improved refresh operation
US5265231A (en) * 1991-02-08 1993-11-23 Thinking Machines Corporation Refresh control arrangement and a method for refreshing a plurality of random access memory banks in a memory system
KR0171930B1 (ko) * 1993-12-15 1999-03-30 모리시다 요이치 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트
JPH09139074A (ja) * 1995-11-10 1997-05-27 Hitachi Ltd ダイナミック型ｒａｍ
JPH09180442A (ja) * 1995-12-25 1997-07-11 Fujitsu Ltd 揮発性メモリ装置及びそのリフレッシュ方法
US5627791A (en) 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH09306164A (ja) * 1996-05-13 1997-11-28 Internatl Business Mach Corp <Ibm> メモリ・リフレッシュ・システム
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
DE19955601C2 (de) * 1999-11-18 2001-11-29 Infineon Technologies Ag Verfahren zur Durchführung von Auto-Refresh-Sequenzen an einem DRAM
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2002216473A (ja) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd 半導体メモリ装置
EP1251521A1 (de) * 2001-04-19 2002-10-23 STMicroelectronics S.r.l. Dynamische Speicheranordnung mit wahlfreiem Zugriff, die sich funktionell als eine statische Speicheranordnung mit wahlfreiem Zugriff beträgt
JP2003007054A (ja) * 2001-06-15 2003-01-10 Sharp Corp 半導体記憶装置
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6859407B1 (en) * 2004-01-14 2005-02-22 Infineon Technologies Ag Memory with auto refresh to designated banks
US6967885B2 (en) * 2004-01-15 2005-11-22 International Business Machines Corporation Concurrent refresh mode with distributed row address counters in an embedded DRAM

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046953A (en) * 1998-03-30 2000-04-04 Siemens Aktiengesellschaft Decoded autorefresh mode in a DRAM

Also Published As

Publication number Publication date
KR20070042108A (ko) 2007-04-20
US7330391B2 (en) 2008-02-12
JP2007128635A (ja) 2007-05-24
KR100851939B1 (ko) 2008-08-12
US20070086258A1 (en) 2007-04-19
DE102006048970A1 (de) 2007-08-23

Similar Documents

Publication Publication Date Title
DE102007063812B3 (de) Verfahren und Vorrichtung zum Kommunizieren von Befehls- und Adresssignalen
DE102006048970B4 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE102006048972A1 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE10345383B4 (de) Bankadreßabbildung gemäß einer Bankhaltezeit bei dynamischen Direktzugriffsspeichern
DE69322311T2 (de) Halbleiterspeicheranordnung
DE102007038615B4 (de) Speicher mit Speicherbänken und Modusregistern, sowie Verfahren zum Betreiben eines solchen Speichers
DE69319372T2 (de) Halbleiterspeichervorrichtung mit Selbstauffrischungsfunktion
DE102006048971A1 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE10307244B4 (de) Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren
DE112005002336T5 (de) Befehl, der unterschiedliche Operationen in unterschiedlichen Chips steuert
DE102009020758B4 (de) Halbleiterspeicherbauelement und zugehöriges Zugriffsverfahren
DE602004002300T2 (de) Selektive bankauffrischung
DE19960005A1 (de) Speichermodulsystem und Halbleiterspeicherbauelement mit Dateneingabe- und/oder Datenausgabesteuerung
DE102006014048A1 (de) Stromsparendes Auffrischschema für DRAMs mit segmentierter Wortleitungsarchitektur
DE102006054998A1 (de) Latenzsteuerschaltung, automatische Vorladesteuerschaltung, Halbleiterspeicherbauelement, Verfahren zum Steuern der Latenz und Verfahren zum Steuern eines Vorladevorgangs
DE60305409T2 (de) Synchroner Halbleiterspeicher mit dynamischen Speicherzellen und Refresh-Verfahren
DE19645437A1 (de) Synchronhalbleiterspeichereinrichtung mit einer internen Schaltungseinrichtung, die nur dann betriebsberechtigt ist, wenn in normaler Reihenfolge Befehle angelegt sind
DE102006043311A1 (de) Speichersystem
DE10214707A1 (de) Auffrisch-Mechanismus in dynamischen Speichern
DE112004002181T5 (de) Verfahren und Schaltungskonfiguration zum Auffrischen von Daten in einem Halbleiterspeicher
DE10347055A1 (de) Datenzugriffsverfahren, zugehöriger Halbleiterspeicherbaustein und Speichersystem
DE19738893A1 (de) Schaltsignalgenerator und diesen verwendendes, synchrones SRAM
DE69717054T2 (de) Verbesserungen an oder bezüglich integrierten Schaltungen
DE10029887A1 (de) Synchrone Halbleiterspeichervorrichtung
DE102005003863B4 (de) Speichervorrichtung mit Nicht-Variabler Schreiblatenz

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCH, DE

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCH, DE

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee