KR20070042108A - 다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법 - Google Patents

다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법 Download PDF

Info

Publication number
KR20070042108A
KR20070042108A KR1020060101080A KR20060101080A KR20070042108A KR 20070042108 A KR20070042108 A KR 20070042108A KR 1020060101080 A KR1020060101080 A KR 1020060101080A KR 20060101080 A KR20060101080 A KR 20060101080A KR 20070042108 A KR20070042108 A KR 20070042108A
Authority
KR
South Korea
Prior art keywords
signal
memory
memory bank
path
bank
Prior art date
Application number
KR1020060101080A
Other languages
English (en)
Other versions
KR100851939B1 (ko
Inventor
마가렛 클락 프리번
Original Assignee
키몬다 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 아게 filed Critical 키몬다 아게
Publication of KR20070042108A publication Critical patent/KR20070042108A/ko
Application granted granted Critical
Publication of KR100851939B1 publication Critical patent/KR100851939B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

메모리는 2 이상의 메모리 뱅크를 포함하고, 각각의 메모리 뱅크는 로우 및 컬럼을 포함하는 메모리 셀의 어레이를 포함한다. 상기 메모리는 판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크 및 직접 자동-재생을 위한 상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크를 동시에 선택하도록 구성된 직접 자동-재생 메모리 뱅크 선택 회로를 포함한다.

Description

다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리 뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는 방법{Memory comprising directed auto-refresh memory bank selection circuit for a dynamic random access memory and method for refreshing the memory}
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 다수의 의도된 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소는 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 블록도;
도 2는 재생 제어 회로의 일 실시예를 예시하는 블록도;
도 3은 재생 제어 회로의 또 다른 실시예를 예시하는 블록도;
도 4는 뱅크 어드레스 카운터 증분 로직(bank address counter increment logic)의 일 실시예를 예시하는 도면;
도 5a는 로우(row) 어드레스 카운터 증분 로직의 일 실시예를 예시하는 도면;
도 5b는 로우 어드레스 카운터 증분 로직의 또 다른 실시예를 예시하는 도면;
도 5c는 뱅크 어드레스 카운터 로직 및 로우 어드레스 카운터 증분 로직의 또 다른 실시예를 예시하는 도면;
도 6은 뱅크 어드레스 카운터를 재설정(reset)하는 회로의 일 실시예를 예시하는 도면;
도 7a는 메모리 뱅크를 선택하는 회로의 일 실시예를 예시하는 도면;
도 7b는 메모리 뱅크를 선택하는 회로의 또 다른 실시예를 예시하는 도면;
도 8은 2-스테이지 로우 어드레스 래치(two-stage row address latch)의 일 실시예를 예시하는 도면;
도 9a는 백-투-백(back-to-back) 직접 자동-재생 및 활성화 명령을 위한 신호의 타이밍의 일 실시예를 예시하는 타이밍 도면;
도 9b는 백-투-백 직접 자동-재생 및 활성화 명령을 위한 신호의 타이밍의 또 다른 실시예를 예시하는 타이밍 도면;
도 10은 로우 어드레스 래치의 제 1 래치 스테이지의 일 실시예를 예시하는 도면;
도 11은 로우 어드레스 래치의 제 2 래치 스테이지의 일 실시예를 예시하는 도면;
도 12는 메모리 뱅크를 바이패스(bypass)하는 회로의 일 실시예를 예시하는 도면;
도 13은 또 다른 메모리 뱅크가 활성인 동안에 직접 자동-재생을 허용하는 회로의 일 실시예를 예시하는 도면; 및
도 14는 자동-재생 신호를 제공하는 회로의 일 실시예를 예시하는 도면이다.
본 출원서는 본 명세서에서 인용 참조되고 있는 2005년 10월 17일에 출원된 "DIRECTED AUTO-REFRESH FOR A DYNAMIC RANDOM ACCESS MEMORY"라는 제목의 미국 특허 출원 일련번호 제 11/251,683호 및 2005년 10월 17일에 출원된 "DIRECTED AUTO-REFRESH FOR A DYNAMIC RANDOM ACCESS MEMORY"라는 제목의 미국 특허 출원 일련번호 제 11/252,041호에 관한 것이다.
메모리의 한 형태는 다이나믹 랜덤 액세스 메모리(DRAM)이다. DRAM은 시간이 지남에 따라 메모리 셀의 콘텐츠가 누출(leak)되는 휘발성 메모리이다. 메모리 셀은 그 값을 유지하기 위해 주기적으로 재생된다. 메모리 셀을 주기적으로 재생하는 일 모드는 자동-재생 또는 일정 비트 속도(CBR) 재생을 포함한다. 자동-재생 또는 CBR 재생은 DRAM 메모리 셀을 재생하는 한가지 방법이다. 이 방법은 정상 판독 및 기록 동작을 정지시키고, 모든 메모리 뱅크를 예비충전(precharge)하며, 각각의 뱅크 내의 메모리 셀의 그룹을 재생하고, 메모리 뱅크를 재활성화한 후, 정상 판독 및 기록 동작을 계속하는 것을 수반한다. 메모리 셀들은 매 메모리 셀이 그 보유 시간 내에 재생되도록 소정 주파수에서 재생된다. 메모리 뱅크의 예비충전 및 재활 성화는 데이터가 판독 및 기록되지 않고 메모리 셀이 재생되지 않는 사이클을 개입시키므로, 메모리 뱅크의 예비충전 및 재활성화는 DRAM의 대역폭을 감소시킨다.
통상적인 자동-재생 구현들은 특정 보유 시간 내에 전체 메모리가 재생되도록 충분히 자주 자동-재생 명령을 발행하는 DRAM 제어기를 사용한다. 각각의 명령이 따로 발행되기 때문에, 사용자는 DRAM이 활성적으로 판독이나 기록되지 않는 때에 또는 판독이나 기록하기에 효율적인 최적의 대역폭일 때마다 발생하도록 자동-재생들을 스케줄링(scheduling)할 수 있다. 이러한 스케줄링 전략은 대역폭 위반(bandwidth penalty)을 감소시킬 수 있다; 하지만, 이는 몇몇 적용예에서 여전히 불충분하다.
본 발명의 일 실시예는 메모리를 제공한다. 상기 메모리는 2 이상의 메모리 뱅크를 포함하고, 각각의 메모리 뱅크는 로우(row) 및 컬럼(column)을 포함하는 메모리 셀의 어레이를 포함한다. 상기 메모리는 판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크 및 직접 자동-재생을 위한 상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크를 동시에 선택하도록 구성된 직접 자동-재생 메모리 뱅크 선택 회로를 포함한다.
도 1은 메모리 디바이스(100)의 일 실시예를 예시하는 블록도이다. 일 실시예에서, 메모리 디바이스(100)는 DRAM(dynamic random access memory)을 포함한다. 메모리 디바이스(100)는 메모리 제어기(102) 및 메모리(106)를 포함한다. 메모리 제어기(102)는 통신 경로(104)를 통해 메모리(106)에 전기적으로 커플링(couple)된다. 메모리 제어기(102)는 메모리(106)의 동작을 제어한다. 메모리(106)는 제어 회로(108) 및 복수의 메모리 뱅크(112a 내지 112(n))를 포함하며, 여기서 "n"은 메모리 뱅크의 여하한의 적절한 수이다. 일 실시예에서 "n"은 3이다. 제어 회로(108)는 통신 경로(110)를 통해 메모리 뱅크(112a 내지 112(n))에 전기적으로 커플링된다.
제어 회로(108)는 메모리(106)의 직접 자동-재생(DARF) 모드를 구현하도록 구성된다. DARF 모드 구현은 메모리 뱅크(112a 내지 112(n)) 내의 메모리 셀들을 재생하는 대역폭 위반을 감소시키는 자동-재생 스케줄링 유연성을 제공한다. DARF 명령은 메모리(106)가 DARF 모드에 있을 때에 발행된 자동-재생 명령이다. 하나의 DARF 명령은 한번에 하나의 메모리 뱅크(112a 내지 112(n))를 재생하고, 메모리 뱅크(112a 내지 112(n))를 통한 회전은 직접된 순서로 진행된다.
예를 들어, 제 1 DARF 명령은 메모리 뱅크 0(112a) 내의 선택된 로우 어드레스에서의 메모리 셀을 재생한다. 제 2 DARF 명령은 메모리 뱅크 1(112b) 내의 선택된 로우 어드레스에서의 메모리 셀을 재생한다. 제 3 DARF 명령은 메모리 뱅크 2(112c) 내의 선택된 로우 어드레스에서의 메모리 셀을 재생한다. DARF 명령들은 메모리 뱅크 N(112(n)) 내의 선택된 로우 어드레스에서의 메모리 셀들이 재생되었을 때까지 메모리 뱅크들에 계속 발행된다. 각각의 메모리 뱅크(112a 내지 112(n)) 내의 선택된 로우 어드레스에서의 메모리 셀들이 재생된 이후에, 다음 DARF 명령은 메모리 뱅크 0(112a) 내의 다음 로우 어드레스에서의 메모리 셀을 재생한다. DARF 명령은 각각의 메모리 뱅크(112a 내지 112(n)) 내의 모든 로우 어드레스에서의 모 든 메모리 셀들을 재생하도록 계속 발행된다.
DARF 스케줄링은 메모리(106)의 대역폭을 개선시킨다. DARF 모드가 디스에이블(disable)된 통상적인 자동-재생에서는 모든 메모리 뱅크(112a 내지 112(n))가 예비충전된 다음, 모든 메모리 뱅크 내의 선택된 로우 어드레스에서의 메모리 셀들을 동시에 재생하기 위해 자동-재생 명령이 발행된다. NOP(no operation) 명령은 자동-재생 동안에 활성화 지연(tRFC) 시간에 대해 발행된다. tRFC 시간이 만료되면, 메모리 뱅크(112a 내지 112(n))는 활성화될 수 있으며 판독 및 기록 동작이 재개될 수 있다. DARF 모드가 인에이블(enable)되면, 사용자는 제 1 메모리 뱅크(112a 내지 112(n))에 계속하여 접근할 수 있으며, 그 후 다음 클록 사이클 상에서 제 1 메모리 뱅크(112a 내지 112(n))에 계속 접근한다. DARF 모드가 인에이블되면, DARF 명령은 4 개의 메모리 뱅크를 갖는 메모리에 대해 통상적인 자동-재생 명령의 속도의 4 배의 속도로 발행되지만, tRFC 시간은 NOP 명령 상에서 소모되지 않는다.
일 실시예에서 메모리(106)에 대한 인에이블링 및 디스에이블링 DARF 모드 기능성은 모드 레지스터 설정 명령(mode register set command)을 설정 또는 재설정함으로써 결정된다. 또 다른 실시예에서 메모리(106) 내의 퓨즈(fuse)는 DARF 모드 기능성을 인에이블 또는 디스에이블하는데 사용된다. 일 실시예에서 뱅크 어드레스 카운터(BAC)는 DARF 동작을 위해 메모리 뱅크(112a 내지 112(n))를 통해 증분시키는데 사용되고, 로우 어드레스 카운터(RAC)는 DARF 동작을 위해 메모리 뱅크(112a 내지 112(n))의 로우 어드레스를 통해 증분시키는데 사용된다. 일 실시예 에서 2-비트 BAC는 DARF 동작을 위해 RAC의 2 개의 최하위 비트(least significant bit)로서 구현된다. DARF 모드가 입력(enter)되고 자기-재생(SFR) 모드가 메모리 제어기(102)와 동기식으로 유지되도록 존재하는 경우에 BAC가 재설정된다.
일 실시예에서 제어 회로(108)는 통상적인 자동-재생 검출, 타이밍, 설정 및 재설정 회로를 사용하는 DARF 모드 명령 제어를 포함한다. 자기-재생 모드로의 또한 그로부터의 전환(transition)은 메모리 셀의 로우 또는 메모리 뱅크를 스킵(skip)하는 것을 회피하도록 관리된다. 이 관리 및 제어는 메모리 셀의 로우 또는 메모리 뱅크가 스킵되지 않는 것을 보장하도록 BAC를 재설정하는 것을 포함한다. 일 실시예에서 전용화된 BAC 버스(bus)는 DARF를 수행하여 고-주파수 백-투-백 DARF 및 활성화(ACT) 명령에 의해 부과된 모든 타이밍 제약을 제거하기 위해 메모리 뱅크(112a 내지 112(n))를 선택하는데 사용된다. 일 실시예에서는 고-주파수 백-투-백 DARF 및 ACT 명령을 허용하기 위해 2-스테이지 로우 어드레스 래치가 사용된다. DARF 명령은 하나의 메모리 뱅크(112a 내지 112(n))로 발행되며, 그 동안에 또 다른 메모리 뱅크(112a 내지 112(n))는 판독 또는 기록 접근을 위해 활성화이다. 직접 자동-재생 명령은 상기 명령이 활성 메모리 뱅크(112a 내지 112(n))로 발행되는 경우에 차단된다. 하지만, 메모리 뱅크(112a 내지 112(n))로의 판독 또는 기록 접근이 메모리 뱅크(112a 내지 112(n))의 자동-재생을 스킵하지 않을 만큼 완벽하다면 직접 자동-재생 명령은 메모리 뱅크(112a 내지 112(n))로 재발행된다.
도 2는 재생 제어 회로(108a)의 일 실시예를 예시하는 블록도이다. 일 실시예에서 재생 제어 회로(108a)는 제어 회로(108)의 일부분이다. 재생 제어 회 로(108a)는 재생 제어 회로(122), 로우 어드레스 카운터(RAC: 126), 뱅크 어드레스 카운터(BAC: 136), 로우 어드레스 래치(130), DARF 뱅크 선택 회로(142), 활성화(ACT), 자동-재생(ARF), 자기-재생(SRF), 및 뱅크 선택 회로(150) 및 NAND 게이트(146)를 포함한다.
재생 제어 회로(122)의 입력은 디코딩된 재생 명령 통신 경로(120) 상의 디코딩된 재생 명령을 수신한다. 재생 제어 회로(122)의 출력은 어드레스 제어 통신 경로(124)를 통해 BAC(136)의 입력 및 RAC(126)의 입력으로 전기적으로 커플링된다. 재생 제어 회로(122)의 또 다른 출력은 타이밍 제어 통신 경로(140)를 통해 DARF 뱅크 선택 회로(142)의 입력 및 ACT, ARF, SRF 및 뱅크 선택 회로(150)의 입력에 전기적으로 커플링된다. RAC(126)의 출력은 로우 어드레스 카운터 어드레스(RAC<0:m>) 통신 경로(128)를 통해 로우 어드레스 래치(130)의 입력에 전기적으로 커플링된다. BAC(136)의 출력은 캐리-아웃(CARRY-OUT) 신호 경로(134)를 통해 RAC(126)의 입력에 전기적으로 커플링된다. BAC(136)의 또 다른 출력은 뱅크 어드레스 카운터 어드레스(BAC<0:1>) 통신 경로(138)를 통해 DARF 뱅크 선택 회로(142)에 전기적으로 커플링된다.
로우 어드레스 래치(130)의 출력은 글로벌 로우 어드레스(GRADD<0:m>) 통신 경로(132) 상의 글로벌 로우 어드레스(GRADD<0:m>)를 제공한다. DARF 뱅크 선택 회로(142)의 출력은 DARF 뱅크 선택(DARF_BNKSEL<0:n>) 통신 경로(144)를 통해 NAND 게이트(146)의 제 1 입력에 전기적으로 커플링된다. ACT, ARF, SRF 및 뱅크 선택 회로(150)의 출력은 레귤러 뱅크 선택(REG_BNKSEL<0:n>) 통신 경로(152)를 통해 NAND 게이트(146)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(146)의 출력은 BNKSEL<0:n> 통신 경로(148) 상의 뱅크 선택(BANKSEL<0:n>)) 신호를 제공한다.
재생 제어 회로(122)는 어드레스 제어 통신 경로(124) 상의 어드레스 제어 신호 및 타이밍 제어 통신 경로(140) 상의 타이밍 제어 신호를 제공하도록 디코딩된 재생 명령 통신 경로(120) 상의 디코딩된 재생 명령 신호를 수신한다. RAC(126)는 RAC<0:m> 통신 경로(128) 상의 RAC<0:m> 신호를 제공하도록 어드레스 제어 통신 경로(124) 상의 어드레스 제어 신호 및 CARRY-OUT 신호 경로(134) 상의 CARRY-OUT 신호를 수신한다. 어드레스 제어 신호 및 CARRY-OUT 신호에 기초하여, RAC(126)는 로우 어드레스에서의 메모리 셀을 재생하기 위해 자기-재생 모드에서, 자동-재생 모드에서, 또는 직접 자동-재생 모드에서, 메모리 뱅크(112a 내지 112(n))의 로우 어드레스를 통해 증분시킨다.
BAC(136)는 CARRY-OUT 신호 경로(134) 상의 CARRY-OUT 신호 및 BAC<0:1> 통신 경로(138) 상의 BAC<0:1> 신호를 제공하도록 어드레스 제어 통신 경로(124) 상의 어드레스 제어 신호를 수신한다. 어드레스 제어 신호에 기초하여, BAC(136)는 각각의 메모리 뱅크(112a 내지 112(n)) 내의 메모리 셀을 재생하기 위해 DARF 모드에서 메모리 뱅크(112a 내지 112(n))의 뱅크 어드레스를 통해 증분시킨다. BAC(136)의 카운트가 메모리 뱅크의 총 개수 "n" + 1에 도달할 때마다, BAC(136)는 RAC(126)를 증분시키기 위해 로직 하이(logic high) CARRY-OUT 신호를 제공한다. BAC(136)는 DARF 모드가 디스에이블된 경우에는 사용되지 않는다.
로우 어드레스 래치(130)는 GRADD<0:m> 통신 경로(132) 상의 GRADD<0:m> 신 호를 제공하도록 RAC<0:m> 통신 경로(128) 상의 RAC<0:m> 신호를 수신한다. 로우 어드레스 래치(130)는 자기-재생, 자동-재생 또는 직접 자동-재생 모드에서 RAC(126)로부터 RAC<0:m> 신호를 래치한다. 로우 어드레스 래치(130)는 메모리 뱅크 활성화 명령 시에 메모리 제어기(102)로부터 판독 또는 기록 동작을 위해 로우 어드레스를 래치한다. 로우 어드레스 래치(130)는 활성 메모리 뱅크 판독 또는 기록 동작을 위해 GRADD<0:m> 통신 경로(132) 상에서 메모리 제어기(102)로부터 로우 어드레스를 제공한다. 로우 어드레스 래치(130)는 비활성 메모리 뱅크 자기-재생, 자동-재생 또는 직접 자동-재생 동작을 위해 GRADD<0:m> 통신 경로(132) 상의 RAC<0:m> 신호를 제공한다.
DARF 뱅크 선택 회로(142)는 DARF_BNKSEL<0:n> 통신 경로(144) 상의 DARF_BNKSEL<0:n> 신호를 제공하도록 BAC<0:1> 통신 경로(138) 상의 BAC<0:1> 신호 및 타이밍 제어 통신 경로(140) 상의 타이밍 제어 신호를 수신한다. DARF 뱅크 선택 회로(142)는 BAC<0:1> 신호 및 타이밍 제어 신호에 기초하여 직접 자동-재생을 위해 메모리 뱅크(112a 내지 112(n))를 선택한다.
ACT, ARF, SRF 및 뱅크 선택 회로(150)는 REG_BNKSEL<0:n> 통신 경로(152) 상의 REG_BNKSEL<0:n>을 제공하도록 타이밍 제어 통신 경로(140) 상의 타이밍 제어 신호를 수신한다. DARF 모드가 인에이블 또는 디스에이블되면, ACT, ARF, SRF 및 뱅크 선택 회로(150)는 타이밍 제어 신호에 기초한 활성화 및 자기-재생을 위해 메모리 뱅크(112a 내지 112(n))를 선택한다. 또한, DARF 모드가 디스에이블되면, ACT, ARF, SRF 및 뱅크 선택 회로(150)는 타이밍 제어 회로에 기초한 자동-재생을 위해 메모리 뱅크(112a 내지 112(n))를 선택한다.
NAND 게이트(146)는 BNKSEL<0:n> 통신 경로(148) 상의 BNKSEL<0:n> 신호를 제공하도록 DARF_BNKSEL<0:n> 통신 경로(144) 상의 DARF_BNKSEL<0:n> 신호 및 REG_BNKSEL<0:n> 통신 경로(152) 상의 REG_BNKSEL<0:n> 신호를 수신한다. 로직 하이 DARF_BNKSEL<0:n> 신호 및 대응하는 로직 하이 REG_BNKSEL<0:n> 신호에 응답하여, NAND 게이트(146)는 대응하는 로직 로우(logic low) BNKSEL<0:n> 신호를 출력한다. 로직 로우 DARF_BNKSEL<0:n> 신호 및 대응하는 로직 로우 REG_BNKSEL<0:n> 신호에 응답하여, NAND 게이트(146)는 대응하는 로직 하이 BNKSEL<0:n> 신호를 출력한다.
동작시, DARF 모드가 디스에이블되면, BAC(136) 및 DARF 뱅크 선택 회로(142)는 비활성이 되고 모든 메모리 뱅크(112a 내지 112(n))가 동시에 재생되면서 전형적인 방식으로 자동-재생이 일어난다. DARF 모드가 인에이블되면, BAC(136) 및 DARF 뱅크 선택 회로(142)는 활성이 되고 BAC<0:1> 통신 경로(138) 상에 제공된 BAC(136)의 카운트에 기초하여 일 메모리 뱅크(112a 내지 112(n))가 한번에 재생된다. 그러므로, 일 메모리 뱅크(112a 내지 112(n))가 재생되고 있는 동안, 또 다른 메모리 뱅크(112a 내지 112(n))는 판독 또는 기록 동작을 위해 활성일 수 있다. 일 실시예에서, 로직 로우 DARF_BNKSEL<0:n> 신호 또는 대응하는 로직 로우 REG_BNKSEL<0:n> 신호는, 선택된 메모리 뱅크(112a 내지 112(n))를 활성화 또는 재생하는 대응하는 로직 하이 BNKSEL<0:n> 신호를 제공함으로써 대응하는 메모리 뱅크(112a 내지 112(n))를 선택한다.
도 3은 재생 제어 회로(108b)의 또 다른 실시예를 예시하는 블록도이다. 일 실시예에서, 재생 제어 회로(108b)는 제어 회로(108)의 일부분이다. 재생 제어 회로(108b)는 어드레스 카운터 블록(160) 및 로우 제어 블록(162)을 포함한다. 어드레스 카운터 블록(160)은 RAC 증분 로직(164) 및 로우 어드레스 카운터(166)를 포함하는 RAC(126)를 포함한다. 또한, 어드레스 카운터 블록(160)은 BAC 증분 로직(168) 및 뱅크 어드레스 카운터(170)를 포함하는 BAC(136)을 포함한다. 로우 제어 블록(162)은 ACT, ARF, SRF 및 뱅크 선택 회로(150), DARF 뱅크 선택 회로(142), 및 NAND 게이트(146)를 포함한다.
RAC 증분 로직(164)의 입력 및 BAC 증분 로직(168)의 입력은 어드레스 제어 통신 경로(124) 상에서 DARF_MODE, AUTO-REFRESH 및 SELF-REFRESH 신호들을 수신한다. RAC 증분 로직(164)의 출력은 신호 경로(172)를 통해 로우 어드레스 카운터(166)의 INCREMENT 입력에 전기적으로 커플링된다. 로우 어드레스 카운터(166)의 출력은 RAC<0:m> 통신 경로(128) 상의 RAC<0:m> 신호들을 제공한다. BAC 증분 로직(168)의 출력은 신호 경로(174)를 통해 뱅크 어드레스 카운터(170)의 INCREMENT 입력에 전기적으로 커플링된다. 뱅크 어드레스 카운터(170)의 입력은 BACRST 신호 경로(176) 상의 BAC 재설정(BACRST) 신호를 수신한다. 뱅크 어드레스 카운터(170)의 출력은 CARRY-OUT 신호 경로(134)를 통해 RAC 증분 로직(164)의 입력에 전기적으로 커플링된다. 뱅크 어드레스 카운터(170)의 또 다른 출력은 BAC<0:1> 통신 경로(138)를 통해 DARF 뱅크 선택 회로(142)의 입력에 전기적으로 커플링된다.
DARF 뱅크 선택 회로(142)의 입력들은 타이밍 제어 통신 경로(140) 상에서 DARF_MODE, AUTO-REFRESH 및 SELF-REFRESH 신호들을 수신한다. DARF 뱅크 선택 회로(142)의 출력은 DARF_BNKSEL<0:n> 통신 경로(144)를 통해 NAND 게이트(146)의 제 1 입력에 전기적으로 커플링된다. ACT, ARF, SRF 및 뱅크 선택 회로(150)의 입력은 타이밍 제어 통신 경로(140) 상에서 AUTO-REFRESH 및 SELF-REFRESH 신호들을 수신한다. ACT, ARF, SRF 및 뱅크 선택 회로(150)의 출력은 REG_BNKSEL<0:n> 통신 경로(152)를 통해 NAND 게이트(146)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(146)의 출력은 BNKSEL<0:n> 통신 경로(148) 상의 BNKSEL<0:n> 신호들을 제공한다.
RAC 증분 로직(164)는 신호 경로(172) 상에 RAC 증분 신호를 제공하기 위해, 어드레스 제어 통신 경로(124) 상에서 DARF_MODE, AUTO-REFRESH 및 SELF-REFRESH 신호들을 수신하고, CARRY-OUT 신호 경로(134) 상에서 CARRY-OUT 신호를 수신한다. RAC 증분 로직(164)는 DARF_MODE, AUTO-REFRESH, SELF-REFRESH 및 CARRY-OUT 신호에 기초하여 로우 어드레스 카운터(166)를 증분시키는 경우를 결정한다.
로우 어드레스 카운터(166)는 RAC<0:m> 통신 경로(128) 상에 RAC<0:m> 신호들을 제공하기 위해, 신호 경로(172) 상에서 RAC 증분 신호를 수신한다. 각각의 로직 하이 RAC 증분 신호에 응답하여 로우 어드레스 카운터(166)의 카운트가 증분한다. 로우 어드레스 카운터(166)의 카운트는 RAC<0:m> 신호들에 대한 출력이다.
BAC 증분 로직(168)는 신호 경로(174) 상에 BAC 증분 신호를 제공하기 위해, 어드레스 제어 통신 경로(124) 상에서 DARF_MODE, AUTO-REFRESH 및 SELF-REFRESH 신호들을 수신한다. BAC 증분 로직(168)는 DARF_MODE, AUTO-REFRESH 및 SELF- REFRESH 신호에 기초하여 뱅크 어드레스 카운터(170)를 증분시키는 경우를 결정한다.
뱅크 어드레스 카운터(170)는, CARRY-OUT 신호 경로(134) 상에 CARRY-OUT 신호를 제공하고 BAC<0:1> 통신 경로(138) 상에 BAC<0:1> 신호들을 제공하기 위해, 신호 경로(174) 상에서 BAC 증분 신호를 수신하고 BACRST 신호 경로 상에서 BACRST 신호를 수신한다. 각각의 로직 하이 BAC 증분 신호에 응답하여 뱅크 어드레스 카운터(170)의 카운트가 증분한다. 각각의 로직 하이 BACRST 신호에 응답하여 뱅크 어드레스 카운터(170)의 카운트가 재설정된다. 일 실시예에서, 뱅크 어드레스 카운터(170)는 로우 어드레스 카운터(166)의 2 이상의 유효 비트(significant bit)들로 구현된다. 뱅크 어드레스 카운터(170)의 카운트는 BAC<0:1> 신호들에 대한 출력이다.
ACT, ARF, SRF 및 뱅크 선택 회로(150)는, 도 2에 참조하여 이전에 설명된 ACT, ARF, SRF 및 뱅크 선택 회로(150)와 유사하게 기능한다. DARF 뱅크 선택 회로(142)는, 도 2에 참조하여 이전에 설명된 DARF 뱅크 선택 회로(142)와 유사하게 기능한다. NAND 게이트(146)는, 도 2에 참조하여 이전에 설명된 NAND 게이트(146)과 유사하게 기능한다. 재생 제어 회로(180b)의 전체 동작은, 도 2에 참조하여 이전에 설명된 재생 제어 회로(180a)의 동작과 유사하다.
도 4는 BAC 증분 로직(168)의 일 실시예를 예시하는 다이어그램이다. BAC 증분 로직(168)는 NAND 게이트(180) 및 인버터(184)를 포함한다. NAND 게이트(180)의 제 1 입력은 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. NAND 게이트(180)의 제 2 입력은 bAUTO-REFRESH 신호 경로(124b) 상에서 역 자동 재생(bAUTO-REFRESH) 신호를 수신한다. NAND 게이트(180)의 출력은 신호 경로(182)를 통해 인버터(184)의 입력에 전기적으로 커플링된다. 인버터(184)의 출력은 BAC_INCREMENT 신호 경로(174) 상의 BAC_INCREMENT 신호를 제공한다.
DARF_MODE 신호 경로(124a) 상의 DARF_MODE 신호는, DARF 모드가 인에이블되는 경우 로직 하이이고, DARF 모드가 디스에이블되는 경우에는 로직 로우이다. bAUTO-REFRESH 신호 경로(124b) 상의 bAUTO-REFRESH 신호는, 자동-재생이 진행중인 경우 로직 로우이고, 자동-재생이 진행중이 아닌 경우에는 로직 하이이다. 자동-재생이 끝나면, bAUTO-REFRESH 신호는 로직 로우에서 로직 하이로 전환한다. 로직 하이 DARF_MODE 신호 및 로직 하이 bAUTO-REFRESH 신호에 응답하여, NAND 게이트(180)는 신호 경로(182) 상에 로직 로우 신호를 출력한다. 로직 로우 DARF_MODE 신호 또는 로직 로우 bAUTO-REFRESH 신호에 응답하여, NAND 게이트(180)는 신호 경로(182) 상에 로직 하이 신호를 출력한다. BAC_INCREMENT 신호 경로(174) 상에 BAC_INCREMENT 신호를 제공하기 위해, 인버터(184)는 신호 경로(182) 상의 신호를 인버트한다.
동작시, DARF 모드가 인에이블되면, DARF_MODE 신호는 로직 하이이고, bAUTO-REFRESH 신호는 각각의 자동-재생이 끝나면 로직 하이로 전환한다. 로직 하이 DARF_MODE 신호 및 로직 하이 bAUTO-REFRESH 신호에 응답하여, 뱅크 어드레스 카운터(170)의 카운트를 증분시키기 위해 BAC_INCREMENT 신호가 로직 하이로 전환한다. DARF 모드가 디스에이블되면, DARF_MODE 신호는 로직 로우이다. 로직 로우 DARF_MODE 신호에 응답하여, BAC_INCREMENT 신호는 로우이고 뱅크 어드레스 카운터(170)의 카운트는 증분되지 않는다.
도 5a는 RAC 증분 로직(164a)의 일 실시예를 예시하는 다이어그램이다. RAC 증분 로직(164a)는 인버터들(200 및 204) 및 NAND 게이트들(208, 212 및 216)을 포함한다. 인버터(200)의 입력은 AUTO-REFRESH 신호 경로(124d) 상에서 AUTO-REFRESH 신호를 수신한다. 인버터(200)의 출력은 신호 경로(202)를 통해 NAND 게이트(208)의 제 1 입력에 전기적으로 커플링된다. 인버터(204)는 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. 인버터(204)의 출력은 신호 경로(206)를 통해 NAND 게이트(208)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(212)의 제 1 입력은 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. NAND 게이트(212)의 제 2 입력은 CARRY-OUT 신호 경로(134) 상에서 CARRY-OUT 신호를 수신한다. NAND 게이트(208)의 출력은 신호 경로(210)를 통해 NAND 게이트(216)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(212)의 출력은 신호 경로(214)를 통해 NAND 게이트(216)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(216)의 제 3 입력은 SELF-REFRESH 신호 경로(124c) 상에서 SELF-REFRESH 신호를 수신한다. NAND 게이트(216)의 출력은 RAC_INCREMENT 신호 경로(172) 상의 RAC_INCREMENT 신호를 제공한다.
SELF-REFRESH 신호 경로(124c) 상의 SELF-REFRESH 신호는, 자기-재생이 진행중인 경우 로직 하이이고, 자기-재생이 진행중이 아닌 경우에는 로직 로우이다. AUTO-REFRESH 신호 경로(124d) 상의 AUTO-REFRESH 신호는, 자동-재생이 진행중인 경우 로직 하이이고, 자동-재생이 진행중이 아닌 경우에는 로직 로우이다. 인버터(200)는 신호 경로(202) 상에 신호를 제공하기 위해, AUTO-REFRESH 신호 경로(124d) 상의 AUTO-REFRESH 신호를 인버트한다. 인버터(204)는 신호 경로(206) 상에 신호를 제공하기 위해, DARF_MODE 신호 경로(124a) 상의 DARF_MODE 신호를 인버트한다. 신호 경로(202) 상의 로직 하이 신호 및 신호 경로(206) 상의 로직 하이 신호에 응답하여, NAND 게이트(208)는 신호 경로(210) 상에 로직 로우 신호를 출력한다. 신호 경로(202) 상의 로직 로우 신호 또는 신호 경로(206) 상의 로직 로우 신호에 응답하여, NAND 게이트(208)는 신호 경로(210) 상에 로직 하이 신호를 출력한다.
DARF_MODE 신호 경로(124a) 상의 로직 하이 DARF_MODE 신호 및 CARRY-OUT 신호 경로(134) 상의 로직 하이 CARRY-OUT 신호에 응답하여, NAND 게이트(212)는 신호 경로(214) 상에 로직 로우 신호를 출력한다. DARF_MODE 신호 경로(124a) 상의 로직 로우 DARF_MODE 신호 또는 CARRY-OUT 신호 경로(134) 상의 로직 로우 CARRY-OUT 신호에 응답하여, NAND 게이트(212)는 신호 경로(214) 상에 로직 하이 신호를 출력한다.
SELF-REFRESH 신호 경로(124c) 상의 로직 하이 SELF-REFRESH 신호, 신호 경로(210) 상의 로직 하이 신호 및 신호 경로(214) 상의 로직 하이 신호에 응답하여, NAND 게이트(216)는 RAC_INCREMENT 신호 경로(172) 상에 로직 로우 RAC_INCREMENT 신호를 출력한다. SELF-REFRESH 신호 경로(124c) 상의 로직 로우 SELF-REFRESH 신호, 신호 경로(210) 상의 로직 로우 신호 또는 신호 경로(214) 상의 로직 로우 신 호에 응답하여, NAND 게이트(216)는 RAC_INCREMENT 신호 경로(172) 상에 로직 하이 RAC_INCREMENT 신호를 출력한다.
동작시, DARF 모드가 인에이블되거나 디스에이블되면, 자기-재생 종료에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. DARF 모드가 디스에이블되면, 완료된 자동-재생에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. DARF 모드가 인에이블되면, 로직 하이 CARRY-OUT 신호에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. 로직 하이 RAC_INCREMENT 신호에 응답하여, 로우 어드레스 카운터(166)의 카운트가 증분한다. 로직 로우 RAC_INCREMENT 신호에 응답하여, 로우 어드레스 카운터(166)의 카운터가 증분하지 않는다.
도 5b는 RAC 증분 로직(164b)의 또 다른 실시예를 예시하는 다이어그램이다. RAC 증분 로직(164b)는 OR 게이트(220), 인버터(226) 및 전송 게이트들(224 및 230)을 포함한다. OR 게이트(220)의 제 1 입력은 AUTO-REFRESH 신호 경로(124d) 상에서 AUTO-REFRESH 신호를 수신한다. OR 게이트(220)의 제 2 입력은 SELF-REFRESH 신호 경로(124c) 상에서 SELF-REFRESH 신호를 수신한다. OR 게이트(220)의 출력은 신호 경로(222)를 통해 전송 게이트(224)의 데이터 입력에 전기적으로 커플링된다. 인버터(226)의 입력, 전송 게이트(230)의 로직 하이 인에이블 입력 및 전송 게이트(224)의 로직 로우 인에이블 입력은 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. 인버터(226)의 출력은 신호 경로(228)를 통해, 전송 게이트(224)의 로직 하이 인에이블 입력 및 전송 게이트(230)의 로직 로우 인에이블 입력에 전기적으로 커플링된다. 전송 게이트(230)의 데이터 입력은 CARRY-OUT 신호 경로(134) 상에서 CARRY-OUT 신호를 수신한다. 전송 게이트(224)의 데이터 출력 및 전송 게이트(230)의 데이터 출력은 RAC_INCREMENT 신호 경로(172) 상의 RAC_INCREMENT 신호를 제공한다.
AUTO-REFRESH 신호 경로(124d) 상의 로직 하이 AUTO-REFRESH 신호 또는 SELF-REFRESH 신호 경로(124c) 상의 로직 하이 SELF-REFRESH 신호에 응답하여, OR 게이트(220)는 신호 경로(222) 상에 로직 하이 신호를 출력한다. AUTO-REFRESH 신호 경로(124d) 상의 로직 로우 AUTO-REFRESH 신호 및 SELF-REFRESH 신호 경로(124c) 상의 로직 로우 SELF-REFRESH 신호에 응답하여, OR 게이트(220)는 신호 경로(222) 상에 로직 로우 신호를 출력한다. 인버터(226)는 신호 경로(228) 상에 신호를 제공하기 위해, DARF_MODE 신호 경로(124a) 상의 DARF_MODE 신호를 인버트한다.
DARF_MODE 신호 경로(124a) 상의 로직 로우 DARF_MODE 신호 및 신호 경로(228) 상의 로직 하이 신호에 응답하여, RAC_INCREMENT 신호 경로(172)로 신호 경로(222) 상의 신호를 통과시키도록 전송 게이트(224)가 턴 온(turn on)된다. DARF_MODE 신호 경로(124a) 상의 로직 하이 DARF_MODE 신호 및 신호 경로(228) 상의 로직 로우 신호에 응답하여, RAC_INCREMENT 신호 경로(172)로 신호 경로(222) 상의 신호를 통과시키는 것을 막도록 전송 게이트(224)가 턴 오프(turn off)된다.
신호 경로(228) 상의 로직 로우 신호 및 DARF_MODE 신호 경로(124a) 상의 로직 하이 DARF_MODE 신호에 응답하여, RAC_INCREMENT 신호 경로(172)로 CARRY-OUT 신호 경로(134) 상의 CARRY-OUT 신호를 통과시키도록 전송 게이트(230)가 턴 온된 다. 신호 경로(228) 상의 로직 하이 신호 및 DARF_MODE 신호 경로(124a) 상의 로직 로우 DARF_MODE 신호에 응답하여, RAC_INCREMENT 신호 경로(172)로 CARRY-OUT 신호 경로(134) 상의 CARRY-OUT 신호를 통과시키는 것을 막도록 전송 게이트(230)가 턴 오프된다.
동작시, DARF 모드가 디스에이블되면, 로직 하이 SELF-REFRESH 신호 또는 로직 하이 AUTO-REFRESH 신호에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. DARF 모드가 인에이블되면, 로직 하이 CARRY-OUT 신호에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. 로직 하이 RAC_INCREMENT 신호에 응답하여 로우 어드레스 카운터(166)의 카운트가 증분한다. 로직 로우 RAC_INCREMENT 신호에 응답하여 로우 어드레스 카운터(166)의 카운트가 증분하지 않는다.
도 5c는 RAC 증분 로직(164c)의 또 다른 실시예 및 뱅크 어드레스 카운터(170)의 일부분(170a)을 예시하는 다이어그램이다. RAC 증분 로직(164c)는 NAND 게이트(240), 인버터들(242, 244 및 254) 및 NOR 게이트(250)를 포함한다. 뱅크 어드레스 카운터(170)의 일부분(170a)은 NAND 게이트들(260 및 272), 지연(264) 및 인버터들(268, 274 및 280)을 포함한다.
인버터(244)의 입력은 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. 인버터(244)의 출력은 신호 경로(246)를 통해 NAND 게이트(240)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(240)의 제 2 입력은 AUTO-REFRESH 신호 경로(124d) 상에서 AUTO-REFRESH 신호를 수신한다. NAND 게이트(240)의 출력은 인버터(242)의 입력에 전기적으로 커플링된다. 인버터(242)의 출력은 NOR 게이 트(250)의 제 1 입력에 전기적으로 커플링된다. NOR 게이트(250)의 제 2 입력은 CARRY-OUT 신호 경로(134) 상에서 CARRY-OUT 신호를 수신한다. NOR 게이트(250)의 제 3 입력은 SELF-REFRESH 신호 경로(124c) 상에서 SELF-REFRESH 신호를 수신한다. NOR 게이트(250)의 출력은 인버터(254)의 입력에 전기적으로 커플링된다. 인버터(254)의 출력은 RAC_INCREMENT 신호 경로(172) 상의 RAC_INCREMENT 신호를 제공한다.
NAND 게이트(260)의 제 1 입력은 BAC<0> 신호 경로(138a) 상에서 BAC<0> 신호를 수신한다. NAND 게이트(260)의 제 2 입력은 BAC<1> 신호 경로(138b) 상에서 BAC<1> 신호를 수신한다. NAND 게이트(260)의 출력은 신호 경로(262)를 통해 NAND 게이트(272)의 입력 및 지연(264)의 입력(IN)에 전기적으로 커플링된다. 지연(264)의 출력(OUT)은 신호 경로(266)를 통해 인버터(268)의 입력에 전기적으로 커플링된다. 인버터(268)의 출력은 신호 경로(270)를 통해 NAND 게이트(272)의 제 2 입력에 전기적으로 커플링된다. 인버터(274)의 입력은 BACRST 신호 경로(176) 상에서 BACRST 신호를 수신한다. 인버터(274)의 출력은 신호 경로(276)를 통해 NAND 게이트(272)의 제 3 입력에 전기적으로 커플링된다. NAND 게이트(272)의 출력은 신호 경로(278)를 통해 인버터(280)의 입력에 전기적으로 커플링된다. 인버터(280)의 출력은 CARRY-OUT 신호 경로(134) 상에 CARRY-OUT 신호를 제공한다.
인버터(244)는 신호 경로(246) 상에 신호를 제공하기 위해, DARF_MODE 신호 경로(124a) 상의 DARF_MODE 신호를 인버트한다. AUTO-REFRESH 신호 경로(124d) 상의 로직 하이 AUTO-REFRESH 신호 및 신호 경로(246) 상의 로직 하이 신호에 응답하 여, NAND 게이트(240)는 로직 로우 신호를 출력한다. AUTO-REFRESH 신호 경로(124d) 상의 로직 로우 AUTO-REFRESH 신호 또는 신호 경로(246) 상의 로직 로우 신호에 응답하여, NAND 게이트(240)는 로직 하이 신호를 출력한다. 인버터(242)는 신호 경로(248) 상에 신호를 제공하기 위해 NAND 게이트(240)로부터의 출력 신호를 인버트한다.
신호 경로(248) 상의 로직 로우 신호, CARRY-OUT 신호 경로(134) 상의 로직 로우 CARRY-OUT 신호 및 SELF-REFRESH 신호 경로(124c) 상의 로직 로우 SELF-REFRESH 신호에 응답하여, NOR 게이트(250)는 신호 경로(252) 상에 로직 하이 신호를 출력한다. 신호 경로(248) 상의 로직 하이 신호, CARRY-OUT 신호 경로(134) 상의 로직 하이 CARRY-OUT 신호 또는 SELF-REFRESH 신호 경로(124c) 상의 로직 하이 SELF-REFRESH 신호에 응답하여, NOR 게이트(250)는 신호 경로(252) 상에 로직 로우 신호를 출력한다. 인버터(254)는 RAC_INCREMENT 신호 경로(172) 상에 RAC_INCREMENT 신호를 제공하기 위해, 신호 경로(252) 상의 신호를 인버트한다.
BAC<0> 신호 경로(138a) 상의 로직 하이 BAC<0> 신호 및 BAC<1> 신호 경로(138b) 상의 로직 하이 BAC<1> 신호에 응답하여, NAND 게이트(260)는 신호 경로(262) 상에 로직 로우 신호를 출력한다. BAC<0> 신호 경로(138a) 상의 로직 로우 BAC<0> 신호 또는 BAC<1> 신호 경로(138b) 상의 로직 로우 BAC<1> 신호에 응답하여, NAND 게이트(260)는 신호 경로(262) 상에 로직 하이 신호를 출력한다. 지연(264)은 신호 경로(266) 상에 신호를 제공하기 위해 신호 경로(262) 상의 신호를 지연시킨다. 인버터(268)는 신호 경로(270) 상에 신호를 제공하기 위해, 신호 경 로(266) 상의 신호를 인버트한다. 인버터(274)는 신호 경로(276) 상에 신호를 제공하기 위해, BACRST 신호 경로(176) 상의 BACRST 신호를 인버트한다.
신호 경로(262) 상의 로직 하이 신호, 신호 경로(270) 상의 로직 하이 신호 및 신호 경로(276) 상의 로직 하이 신호에 응답하여, NAND 게이트(272)는 신호 경로(278) 상에 로직 로우 신호를 출력한다. 신호 경로(262) 상의 로직 로우 신호, 신호 경로(270) 상의 로직 로우 신호 또는 신호 경로(276) 상의 로직 로우 신호에 응답하여, NAND 게이트(272)는 신호 경로(278) 상에 로직 하이 신호를 출력한다. 인버터(280)는 CARRY-OUT 신호 경로(134) 상에 CARRY-OUT 신호를 제공하기 위해, 신호 경로(278) 상의 신호를 인버트한다.
동작시, 로직 로우 BACRST 신호 및 둘 모두 로직 하이에서 로직 로우로 전환(즉, 뱅크 어드레스 카운터(170)의 카운트는 "11"에서 "00"으로 재설정됨)하는 BAC<0> 신호 및 BAC<1> 신호에 응답하여, 뱅크 어드레스 카운터(170)의 일부분(170a)은 로직 하이 CARRY-OUT 펄스를 제공한다. 로직 하이 BACRST 신호에 응답하여, CARRY-OUT 신호는 뱅크 어드레스 카운터(170)가 재설정되는 동안 로직 로우를 유지한다.
동작시, DARF 모드가 인에이블되면, 로직 하이 SELF-REFRESH 신호 또는 로직 하이 CARRY-OUT 신호에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. DARF 모드가 디스에이블되면, 로직 하이 AUTO-REFRESH 신호 또는 로직 하이 SELF-REFRESH 신호에 응답하여 로직 하이 RAC_INCREMENT 신호가 제공된다. 로직 하이 RAC_INCREMENT 신호에 응답하여, 로우 어드레스 카운터(166)의 카운트가 증분한다. 로직 로우 RAC_INCREMENT 신호에 응답하여, 로우 어드레스 카운터(166)의 카운트가 증분하지 않는다.
도 6은 뱅크 어드레스 카운터(170)를 재설정하는 회로(300)의 일 실시예를 예시하는 다이어그램이다. 회로(300)는 지연들(306, 320 및 328), NOR 게이트(324), 인버터들(310 및 332) 및 NAND 게이트들(314, 318 및 336)을 포함한다. NAND 게이트(314)의 제 1 입력 및 지연(306)의 입력(IN)은 DARF_MODE 신호 경로(124a) 상에서 DARF_MODE 신호를 수신한다. 지연(306)의 출력(OUT)은 신호 경로(308)를 통해 인버터(310)의 입력에 전기적으로 커플링된다. 인버터(310)의 출력은 신호 경로(312)를 통해 NAND 게이트(314)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(314)의 출력은 신호 경로(316)를 통해 NAND 게이트(318)의 제 1 입력에 전기적으로 커플링된다.
지연(320)의 입력(IN)은 REFADRS 신호 경로(304) 상에서 재생 어드레스(REFADRS) 신호를 수신한다. 지연(320)의 출력(OUT)은 신호 경로(322)를 통해 NOR 게이트(324)의 제 1 입력에 전기적으로 커플링된다. NOR 게이트(324)의 제 2 입력은 SRFENB 신호 경로(302) 상에서 자기-재생 인에이블(SRFENB) 신호를 수신한다. NOR 게이트(324)의 출력은 신호 경로(326)를 통해 NAND 게이트(336)의 제 1 입력 및 지연(328)의 입력(IN)에 전기적으로 커플링된다. 지연(328)의 출력(OUT)은 신호 경로(330)를 통해 인버터(332)의 입력에 전기적으로 커플링된다. 인버터(332)의 출력은 신호 경로(334)를 통해 NAND 게이트(336)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(336)의 출력은 신호 경로(338)를 통해 NAND 게이트(318)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(318)의 출력은 BACRST 신호 경로(176) 상에 BACRST 신호를 제공한다.
SRFENB 신호는 자기-재생 또는 자동-재생이 진행중인 경우 로직 하이이고, 자기-재생 또는 자동-재생이 진행중이 아닌 경우에는 로직 로우이다. REFADRS 신호는 메모리 뱅크 판독 또는 기록 동작을 위한 로우 어드레스들과 메모리 뱅크 재생을 위한 로우 어드레스 카운터(166)로부터의 로우 어드레스들 사이에서 선택하기 위해 사용된다. REFADRS 신호는 적어도 메모리 뱅크 재생의 시작에 대해서는 로직 하이이다. 메모리 뱅크 재생이 시작된 이후에, 또는 메로리 뱅크 판독 또는 기록 동작에 대해 REFADRS 신호는 로직 로우이다.
지연(306)은 신호 경로(308) 상에 신호를 제공하기 위해, DARF_MODE 신호 경로(124a) 상의 DARF_MODE 신호를 지연시킨다. 인버터(310)는 신호 경로(312) 상에 신호를 제공하기 위해 신호 경로(308) 상의 신호를 인버트한다. DARF_MODE 신호 경로(124a) 상의 로직 하이 DARF_MODE 신호 및 신호 경로(312) 상의 로직 하이 신호에 응답하여, NAND 게이트(314)는 신호 경로(316) 상에 로직 로우 신호를 출력한다. DARF_MODE 신호 경로(124a) 상의 로직 로우 DARF_MODE 신호 또는 신호 경로(312) 상의 로직 로우 신호에 응답하여, NAND 게이트(314)는 신호 경로(316) 상에 로직 하이 신호를 출력한다.
지연(320)은 신호 경로(322) 상에 신호를 제공하기 위해, REFADRS 신호 경로(304) 상의 REFADRS 신호를 지연시킨다. SRFENB 신호 경로(302) 상의 로직 로우 SRFENB 신호 및 신호 경로(322) 상의 로직 로우 신호에 응답하여, NOR 게이트(324) 는 신호 경로(326) 상에 로직 하이 신호를 출력한다. SRFENB 신호 경로(302) 상의 로직 하이 SRFENB 신호 또는 신호 경로(322) 상의 로직 하이 신호에 응답하여, NOR 게이트(324)는 신호 경로(326) 상에 로직 로우 신호를 출력한다.
지연(328)은 신호 경로(330) 상에 신호를 제공하기 위해 신호 경로(326) 상의 신호를 지연시킨다. 인버터(332)는 신호 경로(334) 상에 신호를 제공하기 위해 신호 경로(330) 상의 신호를 인버트한다. 신호 경로(326) 상의 로직 하이 신호 및 신호 경로(334) 상의 로직 하이 신호에 응답하여, NAND 게이트(336)는 신호 경로(338) 상에 로직 로우 신호를 출력한다. 신호 경로(326) 상의 로직 로우 신호 또는 신호 경로(334) 상의 로직 로우 신호에 응답하여, NAND 게이트(336)는 신호 경로(338) 상에 로직 하이 신호를 출력한다.
신호 경로(316) 상의 로직 하이 신호 및 신호 경로(338) 상의 로직 하이 신호에 응답하여, NAND 게이트(318)는 BACRST 신호 경로(176) 상에 로직 로우 BACRST 신호를 출력한다. 신호 경로(316) 상의 로직 로우 신호 또는 신호 경로(338) 상의 로직 로우 신호에 응답하여, NAND 게이트(318)는 BACRST 신호 경로(176) 상에 로직 하이 신호를 출력한다.
동작시, DARF 모드가 인에이블되는 경우 DARF_MODE 신호는 로직 로우에서 로직 하이로 전환한다. 로직 하이로 전환한 DARF_MODE 신호에 응답하여, BACRST 신호 경로(176) 상에 펄스가 제공된다. 자기-재생이 종료되는 경우 SRFENB 신호는 로직 하이에서 로직 로우로 전환한다. 로직 로우로 전환한 SRFENB 신호에 응답하여, BACRST 신호 경로(176) 상에 펄스가 제공된다.
자동-재생이 시작된 이후에, REFADRS 신호는 로직 하이에서 로직 로우로 전환한다. 로직 로우로 전환한 REFADRS 신호에 응답하여 지연(320)에 의해 정의된 지연 이후에, BACRST 신호 경로(176) 상에 펄스가 제공된다. 로우 어드레스 카운터(166)는 자기-재생이 종료되는 경우에 증분된다. 다음의 로우 어드레스에 대해 뱅크 0(112a)을 스킵하는 것을 방지하기 위해 로우 어드레스 카운터(166)가 증분된 이후에, 뱅크 어드레스 카운터(170)가 재설정된다. 로직 하이 BACRST 신호에 응답하여 뱅크 어드레스 카운터(170)의 카운트가 재설정된다. 로직 로우 BACRST 신호에 응답하여 뱅크 어드레스 카운터(170)의 카운트가 재설정되지 않는다.
도 7a는 메모리 뱅크들(112a 내지 112(n))을 선택하는 회로(350)의 일 실시예를 예시하는 다이어그램이다. 회로(350)는 NAND 게이트들(356, 362 및 360)을 포함한다. NAND 게이트(356)의 제 1 입력은 BANK<0:n> 통신 경로(352) 상에서 BANK<0:n> 신호들을 수신한다. NAND 게이트(356)의 제 2 입력은 AUTO-REFRESH 신호 경로(140d) 상에서 AUTO-REFRESH 신호를 수신한다. NAND 게이트(356)의 출력은 통신 경로(358)를 통해 NAND 게이트(360)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(362)의 제 1 입력은 SRF_BANK_SELECTION<0:n> 통신 경로(354) 상에서 SRF_BANK_SELECTION<0:n> 신호들을 수신한다. NAND 게이트(362)의 제 2 입력은 SELF-REFRESH 신호 경로(140c) 상에서 SELF-REFRESH 신호를 수신한다. NAND 게이트(362)의 출력은 통신 경로(364)를 통해 NAND 게이트(360)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(360)의 출력은 BNKSEL<0:n> 통신 경로(148) 상에 BNKSEL<0:n> 신호들을 제공한다.
BANK<0:n> 신호들은, DARF 모드가 디스에이블되면 모든 메모리 뱅크들(112a 내지 112(n))에 대해 로직 하이이다. DARF 모드가 인에이블되면, BANK<0:n> 신호들은 자동-재생될 메모리 뱅크(112a 내지 112(n))에 대해 로직 하이이고, 자동-재생되지 않을 메모리 뱅크들(112a 내지 112(n))에 대해서는 로직 로우이다. SRF_BANK_SELECTION<0:n> 신호들은 자기-재생 모드에서 재생될 메모리 뱅크들(112a 내지 112(n))에 대해 로직 하이이고, 자기-재생 모드에서 재생되지 않을 메모리 뱅크들(112a 내지 112(n))에 대해서는 로직 로우이다.
BANK<0:n> 통신 경로(352) 상의 로직 하이 BANK<0:n> 신호 및 AUTO-REFRESH 신호 경로(140d) 상의 로직 하이 AUTO-REFRESH 신호에 응답하여, NAND 게이트(356)는 통신 경로(358) 상에 대응하는 로직 로우 신호를 출력한다. BANK<0:n> 통신 경로(352) 상의 로직 로우 BANK<0:n> 신호 및 AUTO-REFRESH 신호 경로(140d) 상의 로직 로우 AUTO-REFRESH 신호에 응답하여, NAND 게이트(356)는 통신 경로(358) 상에 대응하는 로직 하이 신호를 출력한다.
SRF_BANK_SELECTION<0:n> 통신 경로(354) 상의 로직 하이 SRF_BANK_SELECTION<0:n> 신호 및 SELF-REFRESH 신호 경로(140c) 상의 로직 하이 SELF-REFRESH 신호에 응답하여, NAND 게이트(362)는 통신 경로(364) 상에 대응하는 로직 로우 신호를 출력한다. SRF_BANK_SELECTION<0:n> 통신 경로(354) 상의 로직 로우 SRF_BANK_SELECTION<0:n> 신호 또는 SELF-REFRESH 신호 경로(140c) 상의 로직 로우 SELF-REFRESH 신호에 응답하여, NAND 게이트(362)는 통신 경로(364) 상에 대응하는 로직 하이 신호를 출력한다.
통신 경로(358) 상의 로직 하이 신호 및 통신 경로(364) 상의 대응하는 로직 하이 신호에 응답하여, NAND 게이트(360)는 BNKSEL<0:n> 통신 경로(148) 상에 대응하는 로직 로우 BNKSEL<0:n> 신호를 출력한다. 통신 경로(358) 상의 로직 로우 신호 또는 통신 경로(364) 상의 대응하는 로직 로우 신호에 응답하여, NAND 게이트(360)는 BNKSEL<0:n> 통신 경로(148) 상에 대응하는 로직 하이 BNKSEL<0:n> 신호를 출력한다.
동작시, 명시된 메모리 뱅크들(112a 내지 112(n))을 선택하기 위해 AUTO-REFRESH 신호는 BANK<0:n> 신호들과 조합되며, SRF_BANK_SELECTION<0:n> 신호들은 SELF-REFRESH 신호와 조합된다. 메모리 뱅크(112a 내지 112(n))에 대한 로직 하이 BNKSEL<0:n> 신호는 메모리 뱅크(112a 내지 112(n))가 선택됨을 나타낸다.
도 7b는 DARF 뱅크 선택 회로(142a) 및 NAND 게이트(146)를 포함하여 메모리 뱅크들(112a 내지 112(n))을 선택하는 회로의 또 다른 실시예를 예시하는 다이어그램이다. 본 실시예에서 n은 3이다. DARF 뱅크 선택 회로(142a)는 NAND 게이트들(400, 404, 412, 416, 420 및 434) 및 인버터들(408, 424, 428, 430 및 438)을 포함한다. NAND 게이트(400)의 제 1 입력은 bAUTO-REFRESH 신호 경로(140b) 상에서 bAUTO-REFRESH 신호를 수신한다. NAND 게이트(400)의 출력은 신호 경로(402)를 통해 NAND 게이트(404)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(404)의 출력은 신호 경로(406)를 통해 NAND 게이트(400)의 제 2 입력 및 인버터(408)의 입력에 전기적으로 커플링된다. NAND 게이트(404)의 제 2 입력은 bBNKIDLE 신호 경로(140e) 상에서 역 뱅크 아이들(bBNKIDLE) 신호를 수신한다. 인버터(408)의 출력 은 자동-재생 펄스(ARFPULSE) 신호 경로(410)를 통해 NAND 게이트(412)의 제 1 입력에 전기적으로 커플링된다.
인버터(430)의 입력은 BAC<0:1> 통신 경로(138) 상에서 BAC<0:1> 신호들을 수신한다. 인버터(430)의 출력은 bBAC<0:1> 통신 경로(432) 상에 bBAC<0:1> 신호들을 제공한다. NAND 게이트(434)의 제 1 입력은 통신 경로(432a)를 통해 bBAC<0>, BAC<0>, bBAC<0> 및 BAC<0> 신호들을 수신한다. NAND 게이트(434)의 제 2 입력은 통신 경로(432b)를 통해 bBAC<1>, bBAC<1>, BAC<1> 및 BAC<1> 신호들을 수신한다. NAND 게이트(434)의 출력은 통신 경로(436)를 통해 인버터(438)의 입력에 전기적으로 커플링된다. 인버터(438)의 출력은 자동-재생 뱅크(ARFBNK<0:3>) 통신 경로(440)를 통해 NAND 게이트(412)의 제 2 입력에 전기적으로 커플링된다. NAND 게이트(412)의 출력은 DARF에 대한 역 세트 뱅크 선택(bSET_BSDARF<0:3>) 통신 경로(414)를 통해 NAND 게이트(416)의 제 1 입력에 전기적으로 커플링된다.
NAND 게이트(416)의 출력은 통신 경로(418)를 통해 NAND 게이트(420)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(420)의 출력은 bBSDARF<0:3> 통신 경로(422)를 통해 NAND 게이트(416)의 제 2 입력, 인버터(424)의 입력 및 NAND 게이트(404)의 입력들에 전기적으로 커플링된다. NAND 게이트(404)의 제 3 입력은 bBSDARF<0> 신호 경로(422a) 상에서 bBSDARF<0> 신호를 수신한다. NAND 게이트(404)의 제 4 입력은 bBSDARF<1> 신호 경로(422b) 상에서 bBSDARF<1> 신호를 수신한다. NAND 게이트(404)의 제 5 입력은 bBSDARF<2> 신호 경로(422c) 상에서 bBSDARF<2> 신호를 수신한다. NAND 게이트(404)의 제 6 입력은 bBSDARF<3> 신호 경 로(422c) 상에서 bBSDARF<3> 신호를 수신한다. NAND 게이트(420)의 제 2 입력은 AUTO-REFRESH 신호 경로(140d) 상에서 AUTO-REFRESH 신호를 수신한다. NAND 게이트(420)의 제 3 입력은 DARF_MODE 신호 경로(140a) 상에서 DARF_MODE 신호를 수신한다. 인버터(424)의 출력은 통신 경로(426)를 통해 인버터(428)의 입력에 전기적으로 커플링된다. 인버터(428)의 출력은 bDARF_BNKSEL<0:3> 통신 경로(144)를 통해 NAND 게이트(146)의 제 1 입력에 전기적으로 커플링된다.
NAND 게이트(146)의 제 2 입력은 bBANK_ACTIVATE<0:3> 통신 경로(152a) 상에서 역 뱅크 활성화(bBANK_ACTIVATE<0:3>) 신호들을 수신한다. NAND 게이트(146)의 제 3 입력은 SELF-REFRESH 및 NON-DARF AUTO-REFRESH<0:3> 통신 경로(152b) 상에서 SELF-REFRESH 및 NON-DARF AUTO-REFRESH<0:3> 신호들을 수신한다. NAND 게이트(146)의 출력은 BNKSEL<0:3> 통신 경로(148) 상에 BNKSEL<0:3> 신호들을 제공한다.
bBANK_ACTIVATE<0:3> 신호들은 활성화되도록 선택된 각각의 메모리 뱅크(112a 내지 112(n))에 대해 로직 로우이고, 활성화되도록 선택되지 않은 각각의 메모리 뱅크(112a 내지 112(n))에 대해서는 로직 하이이다. SELF-REFRESH 및 NON-DARF AUTO-REFRESH<0:3> 신호들은 자기-재생되도록 선택된 각각의 메모리 뱅크(112a 내지 112(n))에 대해 로직 로우이다. 또한, SELF-REFRESH 및 NON-DARF AUTO-REFRESH<0:3> 신호들은 DARF 모드가 디스에이블되어 자동-재생되도록 선택된 각각의 메모리 뱅크(112a 내지 112(n))에 대해서도 로직 로우이다. SELF-REFRESH 및 NON-DARF AUTO-REFRESH<0:3> 신호들은, 자기-재생되지 않거나 DARF 모드가 디스 에이블되어 자동-재생되지 않는 각각의 메모리 뱅크(112a 내지 112(n))에 대해 로직 하이이다. bBNKIDLE 신호는 모든 메모리 뱅크(112a 내지 112(n))가 아이들(idle)인 경우 로직 로우이고, 일 메모리 뱅크(112a 내지 112(n))가 예비충전되고 있거나 활성중인 경우에는 로직 하이이다.
bAUTO-REFRESH 신호 경로(140b) 상의 로직 하이 bAUTO-REFRESH 신호 및 신호 경로(406) 상의 로직 하이 신호에 응답하여, NAND 게이트(400)는 신호 경로(402) 상에 로직 로우 신호를 출력한다. bAUTO-REFRESH 신호 경로(140b) 상의 로직 로우 bAUTO-REFRESH 신호 또는 신호 경로(406) 상의 로직 로우 신호에 응답하여, NAND 게이트(400)는 신호 경로(402) 상에 로직 하이 신호를 출력한다.
신호 경로(402) 상의 로직 하이 신호, bBSDARF<0> 신호 경로(422a) 상의 로직 하이 bBSDARF<0> 신호, bBSDARF<1> 신호 경로(422b) 상의 로직 하이 bBSDARF<1> 신호, bBSDARF<2> 신호 경로(422c) 상의 로직 하이 bBSDARF<2> 신호, bBSDARF<3> 신호 경로(422d) 상의 로직 하이 bBSDARF<3> 신호 및 bBNKIDLE 신호 경로(140e) 상의 로직 하이 bBNKIDLE 신호에 응답하여, NAND 게이트(404)는 신호 경로(406) 상에 로직 로우 신호를 출력한다. 신호 경로(402) 상의 로직 로우 신호, bBSDARF<0> 신호 경로(422a) 상의 로직 로우 bBSDARF<0> 신호, bBSDARF<1> 신호 경로(422b) 상의 로직 로우 bBSDARF<1> 신호, bBSDARF<2> 신호 경로(422c) 상의 로직 로우 bBSDARF<2> 신호, bBSDARF<3> 신호 경로(422d) 상의 로직 로우 bBSDARF<3> 신호 또는 bBNKIDLE 신호 경로(140e) 상의 로직 로우 bBNKIDLE 신호에 응답하여, NAND 게이트(404)는 신호 경로(406) 상에 로직 하이 신호를 출력한다. NAND 게이트(400) 및 NAND 게이트(404)는 래치를 제공한다.
인버터(408)는 ARFPULSE 신호 경로(410) 상에 ARFPULSE 신호를 제공하기 위해 신호 경로(406) 상의 신호를 인버트한다. 인버터(430)는 bBAC<0:1> 통신 경로(432) 상에 bBAC<0:1> 신호들을 제공하기 위해, BAC<0:1> 통신 경로(138) 상의 BAC<0:1> 신호들을 인버트한다. 통신 경로(432a) 상의 로직 하이 신호 및 통신 경로(432b) 상의 대응하는 로직 하이 신호에 응답하여, NAND 게이트(434)는 통신 경로(436) 상에 대응하는 로직 로우 신호를 출력한다. 통신 경로(432a) 상의 로직 로우 신호 또는 통신 경로(432b) 상의 대응하는 로직 로우 신호에 응답하여, NAND 게이트(434)는 통신 경로(436) 상에 대응하는 로직 하이 신호를 출력한다.
인버터(438)는 ARFBNK<0:3> 통신 경로(440) 상에 ARFBNK<0:3> 신호들을 제공하기 위해 통신 경로(436) 상의 신호들을 인버트한다. ARFPULSE 신호 경로(410) 상의 로직 하이 ARFPULSE 신호 및 ARFBNK<0:3> 통신 경로(440) 상의 로직 하이 ARFBNK<0:3> 신호에 응답하여, NAND 게이트(412)는 bSET_BSDARF<0:3> 통신 경로(414) 상에 대응하는 로직 로우 bSET_BSDARF<0:3> 신호를 출력한다. ARFPULSE 신호 경로(410) 상의 로직 로우 ARFPULSE 신호 또는 ARFBNK<0:3> 통신 경로(440) 상의 로직 로우 ARFBNK<0:3> 신호에 응답하여, NAND 게이트(412)는 bSET_BSDARF<0:3> 통신 경로(414) 상에 대응하는 로직 하이 bSET_BSDARF<0:3> 신호를 출력한다.
bSET_BSDARF<0:3> 통신 경로(414) 상의 로직 하이 bSET_BSDARF<0:3> 신호 및 bBSDARF<0:3> 통신 경로(422) 상의 대응 로직 하이 bBSDARF<0:3> 신호에 응답하여, NAND 게이트(416)는 통신 경로(418) 상의 대응 로직 로우 신호를 출력한다. bSET_BSDARF<0:3> 통신 경로(414) 상의 로직 로우 bSET_BSDARF<0:3> 신호 및 bBSDARF<0:3> 통신 경로(422) 상의 대응 로직 로우 bBSDARF<0:3> 신호에 응답하여, NAND 게이트(416)는 통신 경로(418) 상의 대응 로직 하이 신호를 출력한다.
통신 경로(418) 상의 로직 하이 신호, AUTO-REFRESH 신호 경로(140d) 상의 로직 하이 AUTO-REFRESH 신호 및 DARF_MODE 신호 경로(140a) 상의 로직 하이 DARF_MODE 신호에 응답하여, NAND 게이트(420)는 bBSDARF<0:3> 통신 경로(422) 상의 대응 로직 로우 bBSDARF<0:3> 신호를 출력한다. 통신 경로(418) 상의 로직 로우 신호, AUTO-REFRESH 신호 경로(140d) 상의 로직 로우 AUTO-REFRESH 신호 및 DARF_MODE 신호 경로(140a) 상의 로직 로우 DARF_MODE 신호에 응답하여, NAND 게이트(420)는 bBSDARF<0:3> 통신 경로(422) 상의 대응 로직 하이 bBSDARF<0:3> 신호를 출력한다. NAND 게이트(416) 및 NAND 게이트(420)는 래치를 제공한다.
인버터(424)는 통신 경로(426) 상의 신호들을 제공하기 위하여 bBSDARF<0:3> 통신 경로(422)상의 bBSDARF<0:3> 신호를 인버트한다. 인버터(428)는 bDARF_BNKSEL<0:3> 통신 경로(144) 상의 bDARF_BNKSEL<0:3> 신호들을 제공하기 위하여 통신 경로(426) 상의 신호들을 인버트한다.
bBANK_ACTIVATE<0:3> 통신 경로(152a) 상의 로직 하이 bBANK_ACTIVATE<0:3> 신호, SELF_REFRESH 및 N0N-DARF AUTO-REFRESH<0:3> 통신 경로(152b) 상의 대응 로직 하이 SELF_REFRESH 및 N0N-DARF AUTO-REFRESH<0:3> 신호 및 bDARF_BNKSEL<0:3> 통신 경로(144) 상의 대응 로직 하이 bDARF_BNKSEL<0:3> 신호에 응답하여, NAND 게이트(146)는 BNKSEL<0:3> 통신 경로(148) 상의 대응 로직 로우 BNKSEL<0:3> 신호를 출력한다. bBANK_ACTIVATE<0:3> 통신 경로(152a) 상의 로직 로우 bBANK_ACTIVATE<0:3> 신호, SELF_REFRESH 및 N0N-DARF AUTO-REFRESH<0:3> 통신 경로(152b) 상의 대응 로직 로우 SELF_REFRESH 및 N0N-DARF AUTO-REFRESH<0:3> 신호, 또는 bDARF_BNKSEL<0:3> 통신 경로 상의 대응 로직 로우 bDARF_BNKSEL<0:3> 신호에 응답하여, NAND 게이트(146)는 BNKSEL<0:3> 통신 경로 상의 대응 로직 하이 BNKSEL<0:3> 신호를 출력한다.
동작시, BAC<0:1> 신호들은 DARF 모드에서 재생될 다음 메모리 뱅크(112a-112(n))에 대해 메모리 뱅크 어드레스를 제공한다. 메모리 뱅크 어드레스들은 ARFBNK<0:3> 신호들을 제공하기 위하여 각각의 메모리 뱅크에 대해 단일 값으로 디코딩된다. 자동-재생 명령이 디코딩되는 경우, 그것은 NAND 게이트(400) 및 NAND 게이트(404)에 의하여 제공되는 제 1 설정/재설정 래치를 설정하는 bAUTO-REFRESH 신호를 생성시킨다. 이는 DARF가 수행되어지는 메모리 뱅크(112a-112(n))에 대해 로직 로우 펄싱하는 bSET_BSDARF<0:3>을 제공하기 위하여 ARFBANK<0:3>과 조합되는 ARFPULSE 신호를 생성시킨다. 이는 메모리 뱅크에 대해 메모리 뱅크 선택 설정/재설정 래치 (NAND 게이트(416) 및 NAND 게이트(420))를 설정한다. 그 후, bBSDARF<0:3> 신호들은 NAND 게이트(416) 및 NAND 게이트(420)의 제 2 설정/재설정 래치를 해제하는 NAND 게이트(400) 및 NAND 게이트(404)의 제 1 설정/재설정 래치를 재설정하기 위하여 복귀한다. 메모리 뱅크 선택은 자동-재생이 끝날 때 해제된다.
DARF_MODE 신호는 DARF 모드가 금지되는(disable) 경우 래치가 재설정 상태 로 유지되도록 NAND 게이트(416 및 420)에 의하여 제공되는 제 2 설정/재설정 래치에 대한 입력이다. BNKIDLE 신호는 재생 동작이 완료되는 경우 로직 로우로 변환된다. BNKIDLE 신호는 재생이 완료되는 경우 NAND 게이트(400 및 404)의 래치를 재설정하기 위한 NAND 게이트(404)에 대한 입력이다.
도 8은 2가지 상태의 로우 어드레스 래치(130)의 일 실시예를 예시한 다이어그램이다. 2가지 상태의 로우 어드레스 래치(130)는 테스트 모드 로직 및 초기화 회로(600), 래치(628 및 644), NAND 게이트(606 및 614) 및 인버터(618, 632, 636 및 640)를 포함한다. 테스트 모드 로직 및 초기화 회로(600)의 출력은 신호 경로(602)를 통해 NAND 게이트(606)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(606)의 제 2 입력은 bACT 신호 경로(604) 상의 인버트된 활성화(bACT) 신호를 수신한다. NAND 게이트(606)의 출력은 클록 인에이블(CLKEN) 신호 경로(612)를 통해 NAND 게이트(614)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(614)의 제 2 입력은 CLK 신호 경로(608)상의 클록 (CLK) 신호를 수신한다. NAND 게이트(614)의 제 3 입력은 bRACOE 신호 경로(610) 상의 인버트된 로우 어드레스 카운터 출력 인에이블(bRACOE) 신호를 수신한다. NAND 게이트(614)의 출력은 신호 경로(616)를 통해 인버터(618)의 출력에 전기적으로 커플링된다. 인버터(618)의 출력은 클록 로우 어드레스(CLK_RADD) 신호 경로(620)를 통해 래치(644)의 클록(CLK) 입력에 전기적으로 커플링된다.
래치(628)의 D 입력은 SA<0:m> 상의 판독 또는 기록 동작 (SA<0:m>) 신호들을 위한 로우 어드레스를 수신한다. 래치(628)의 클록 (CLK) 입력은 CLKHLD 신호 경로(624) 상의 클록 유지(CLKHLD) 신호를 수신한다. 래치(628)의 인버트된 클록 (bCLK) 입력은 bCLKHLD 신호 경로(626) 상의 인버트된 클록 유지(bCLKHLD) 신호를 수신한다. 래치(628)의 Q 출력은 통신 경로(630)를 통해 인버터(632)의 입력에 전기적으로 커플링된다. 인버터(632)의 출력은 통신 경로(634)를 통해 인버터(636)의 입력에 전기적으로 커플링된다. 인버터(636)의 출력은 통신 경로(638)를 통해 인버터(640)의 입력에 전기적으로 커플링된다. 인버터(640)의 출력은 통신 경로(642)를 통해 래치(644)의 판독 및 기록 동작 (bGA) 입력을 위한 인버트된 로우 어드레스에 전기적으로 커플링된다. 래치(644)의 RAC 입력은 RAC<0:m> 통신 경로(128) 상의 RAC<0:m> 신호들을 수신한다. 래치(644)의 GRADD 출력은 GRADD<0:m> 통신 경로 상의 GRADD<0:m> 신호들을 제공한다.
테스트 모드 로직 및 초기화 회로(600)는 동작 준비가 되지 않은 메모리(106)로 신호 경로(602) 상의 로직 로우 신호를 출력한다. 테스트 모드 로직 및 초기화 회로(600)는 준비가 된 메모리(106)로 신호 경로(602) 상의 로직 하이 신호를 출력한다. bACT 신호는 메모리 뱅크(112a-112(n))가 판독 및 기록 접근을 위해 활성화되고 있다면 로직 로우이며 메모리 뱅크(112a-112(n))가 판독 및 기록 접근을 위해 활성화되고 있지 않다면 로직 하이이다. bRACOE 신호는 인에이블된 로우 어드레스 카운터(166)의 출력을 가지면 로직 로우이며 디스에이블된 로우 어드레스 카운터(166)의 출력을 가지면 로직 하이이다. CLKHLD 신호 및 bCLKHLD 신호는 래치 명령들에 사용되는 신호들이다.
신호 경로(602) 상의 로직 하이 신호 및 bACT 신호 경로(604) 상의 로직 하 이 bACT 신호에 응답하여, NAND 게이트(606)는 CLKEN 신호 경로(612) 상의 로직 로우 CLKEN 신호를 출력한다. 신호 경로(602) 상의 로직 로우 신호 및 bACT 신호 경로(604) 상의 로직 로우 bACT 신호에 응답하여, NAND 게이트(606)는 CLKEN 신호 경로(612) 상의 로직 하이 CLKEN 신호를 출력한다.
CLK 신호 경로(608) 상의 로직 하이 CLK 신호, bRACOE 신호 경로(610) 상의 로직 하이 bRACOE 신호 및 CLKEN 신호 경로(612) 상의 로직 하이 CLKEN 신호에 응답하여, NAND 게이트(614)는 신호 경로(616) 상의 로직 로우 신호를 출력한다. CLK 신호 경로(608) 상의 로직 로우 CLK 신호, bRACOE 신호 경로(610) 상의 로직 로우 bRACOE 신호 및 CLKEN 신호 경로(612) 상의 로직 로우 CLKEN 신호에 응답하여, NAND 게이트(614)는 신호 경로(616) 상의 로직 로우 신호를 출력한다. 인버터(618)는 CLK_RADD 신호 경로(620) 상의 CLK_RADD 신호를 제공하기 위하여 신호 경로(616) 상의 신호를 인버트한다.
래치(628)는 통신 경로(630) 상의 신호들을 제공하기 위하여 통신 경로(622) 상의 SA<0:m> 신호들, CLKHLD 신호 경로(624) 상의 CLKHLD 신호 및 bCLKHLD 신호 경로(626) 상의 bCLKHLD 신호를 수신한다. 로직 로우 CLKHLD 신호 및 로직 하이 bCLKHLD 신호에 응답하여, 래치(628)는 그 안으로 SA<0:m> 신호들을 수신한다. 로직 하이 CLKHLD 신호 및 로직 로우 bCLKHLD 신호에 응답하여, 래치(628)는 SA<0:m> 신호들을 래치하고 상기 SA<0:m> 신호들을 통신 경로(630)로 전달한다.
인버터(632)는 통신 경로(634) 상의 신호들을 제공하기 위하여 통신 경로(630) 상의 신호들을 인버트한다. 인버터(636)는 통신 경로(638) 상의 신호들을 제공하기 위하여 통신 경로(634) 상의 신호들을 인버트한다. 인버터(640)는 통신 경로(642) 상의 신호들을 제공하기 위하여 통신 경로(638) 상의 신호들을 인버트한다.
래치(644)는 GRADD<0:m> 통신 경로(132) 상의 GRADD<0:m> 신호들을 제공하기 위하여 통신 경로(642) 상의 신호들, CLK_RADD 신호 경로(620) 상의 CLK_RADD 신호 및 RAC<0:m> 통신 경로(128) 상의 RAC<0:m> 신호들을 수신한다. 로직 로우 CLK_RADD 신호에 응답하여, 래치(644)는 래치로의 통신 경로(642) 상의 신호들을 수신하고 RAC<0:m> 신호들을 GRADD<0:m> 통신 경로(132)에 전달한다. 로직 하이 CLK_RADD 신호에 응답하여, 래치는 통신 경로(642) 상의 신호들을 래치하고 상기 신호들을 GRADD<0:m> 통신 경로(132)로 전달한다.
동작시, 2-스테이지의 래치 체계는 백-투-백 직접 자동-재생 및 활성화 명령들을 인에이블하는데 사용된다. 디코딩된 DARF 명령은 재생 제어 회로(122)에 들어가고 로우 어드레스 래치(130)에 입력된 RACOE 신호를 트리거링한다. RACOE 신호는 게이트를 폐쇄하여 판독 또는 기록 동작을 위한 로우 어드레스들을 로우 어드레스 버스(GRADD<0:m>) 상으로의 드라이빙으로부터 중단시키고, 로우 어드레스 카운터(166)로부터 게이트를 개방하여 재생 로우 어드레스가 로우 어드레스 버스 상으로 드라이빙되도록 한다. RACOE 신호는 래치(644)를 플립(flip)하기에 충분히 길다. 다음 활성화 명령시, bRACOE 신호는 로직 하이이다. 로직 하이 CLKHLD 신호에 의하면 판독 또는 기록 동작을 위한 로우 어드레스들은 로우 어드레스 버스(GRADD<0:m>)로 전달된다.
도 9a는 백-투-백 직접 자동-재생 및 활성화 명령들을 위한 신호들의 타이밍의 일 실시예를 예시하고 있는 타이밍 다이어그램(500)이다. 타이밍 다이어그램(500)은 CLK 신호 경로(608) 상의 클록 (CLK) 신호(502), 신호(504) 명령 (CMD) 신호(504), GRADD<0:m> 통신 경로(132) 상의 GRADD<0:m> 신호들(506), BNKSEL<0:3> 통신 경로(148) 상의 BNKSEL<0> 신호(508) 및 BNKSEL<0:3> 통신 경로(148) 상의 BNKSEL<1> 신호(510)를 포함한다. DARF 모드가 인에이블되는 대역폭 향상을 달성하기 위하여, DARF는 클록 사이클에 응답하여 제 1 메모리 뱅크(112a-112(n)) 상에서 수행되고 활성화 명령은 후속 클록 사이클에 응답하여 제 2 메모리 뱅크(112a-112(n)) 상에서 수행된다. 이는 상기 뱅크 및 로우 어드레스 버스들 상에 새로운 타이밍 제약조건을 배치시킨다. 데이터는 DARF의 일 사이클에 대해 유효하며 그 후 활성화 명령에 대한 다음 클록 사이클에서 사용된다.
CLK 신호(502)의 상승 에지(512)에 응답하여, CMD 신호(504) 상의 514에서 DARF 모드 명령이 수신된다. 514에서 DARF 모드 명령에 응답하여 로우 어드레스 카운터 어드레스들은 516에서 GRADD<0:m> 신호(506) 상에 제공된다. 520에서는, 뱅크 0이 선택된다. CLK 신호(502)의 상승 에지(522)에 응답하여 524에서 활성화 명령이 수신된다. 활성화 명령에 응답하여, 526에서 판독 또는 기록 동작을 위한 핀들로부터의 로우 어드레스들이 GRADD<0:m> 신호(506)상에 제공된다. 글로벌 로우 어드레스는 BNLSEL<1> 신호(510)가 528에서 로직 하이로 변하기 전에 완료된다. GRADD<0:m> 신호(506)들은 BNKSEL<0> 신호(508)를 갖는 로우 어드레스 래치(130)에 의하여 래치되기에 충분히 유효하게 길지만 다음 명령이 영향을 받지 않을 정도로 충분히 짧다.
도 9b는 백-투-백 직접 자동-재생 및 활성화 명령들에 대한 신호들의 타이밍의 또 다른 실시예를 예시하고 있는 타이밍 다이어그램(550)이다. 타이밍 다이어그램(550)은 CLK 신호 경로(608) 상의 CLK 신호(502), CMD 신호(504), 로우 어드레스 카운터 출력 인에이블(RACOE) 신호(552), GRADD<0:m> 통신 경로(132) 상의 GRADD<0:m> 신호(506)들 및 SA<0:m> 통신 경로(622) 상의 SA<0:m> 신호(554)들을 포함한다. CLK 신호(502)의 상승 에지(556)에 응답하여, CMD 신호(504) 상의 558에서 DARF 명령이 수신된다. DARF 명령에 응답하여, RACOE 신호(552)가 560에서 로직 하이로 바뀐다. RACOE 신호(552)의 상승 에지(560)에 응답하여, 562에서는 GRADD<0:m> 신호(506)들 상에 로우 어드레스 카운터 어드레스가 제공된다. CLK 신호(502)의 상승 에지(564)에 응답하여, CMD 신호(504) 상의 566에서 활성화 명령이 수신된다. 활성화 명령에 응답하여, 570에서 SA<0:m> 신호(554)들 상의 어드레스가 568에서 GRADD<0:m> 신호(506)들 상에 제공된다.
도 10은 로우 어르레스 래치(130)의 제 1 래치 스테이지(628)의 일 실시예를 예시하고 있는 다이어그램이다. 제 1 래치 스테이지(628)는 3-상태(tri-state) 인버터(650 및 658) 및 인버터(654 및 660)를 포함한다. 3-상태 인버터(650)의 데이터 입력은 입력 D 통신 경로(622) 상의 SA<0:m> 신호들을 수신한다. 3-상태 인버터(650)의 로직 로우 인에이블 입력은 CLK 입력 신호 경로(624) 상의 CLKHLD 신호를 수신한다. 3-상태 인버터(650)의 로직 하이 인에이블 입력은 bCLK 입력 신호 경로(626) 상의 bCLKHLD 신호를 수신한다. 3-상태 인버터(650)의 데이터 출력은 통신 경로(652)를 통해 3-상태 인버터(658)의 데이터 출력, 인버터(654)의 입력 및 인버터(660)의 입력에 전기적으로 커플링된다.
인버터(654)의 출력은 통신 경로(656)를 통해 3-상태 인버터(658)의 데이터 입력에 전기적으로 커플링된다. 3-상태 인버터(658)의 로직 로우 인에이블 입력은 bCLK 입력 신호 경로(626) 상의 bCLKHLD 신호를 수신한다. 3-상태 인버터(658)의 로직 하이 인에이블 입력은 CLK 입력 신호 경로(624) 상의 CLKHLD 신호를 수신한다. 인버터(660)의 출력은 출력 Q 통신 경로(630) 상의 신호들을 제공한다.
CLK 입력 신호 경로(626) 상의 로직 로우 CLKHLD 신호 및 bCLK 입력 신호 경로(626) 상의 로직 하이 bCLKHLD 신호에 응답하여, 3-상태 인버터(650)는 통신 경로(652) 상의 신호들을 제공하기 위해 입력 D 통신 경로(622) 상의 SA<0:m> 신호들을 전달 및 인버트하도록 턴 온(turn on) 된다. CLK 입력 신호 경로(624) 상의 로직 하이 CLKHLD 신호 및 bCLK 입력 신호 경로(626) 상의 로직 로우 bCLKHLD 신호에 응답하여, 3-상태 인버터(650)는 입력 D 통신 경로(622) 상의 SA<0:m> 신호들이 통신 경로(652)로 인버트 및 전달되는 것을 차단하기 위해 턴 오프(turn off) 된다. 3-상태 인버터(650)가 턴 오프되면, 3-상태 인버터(650)의 출력은 임피던스가 크다. 인버터(654)는 통신 경로(656) 상의 신호들을 제공하기 위하여 통신 경로(652) 상의 신호들을 인버트한다. 인버터(660)는 출력 Q 통신 경로(630) 상의 신호들을 제공하기 위하여 통신 경로(652) 상의 신호들을 인버트한다.
CLK 입력 신호 경로(624) 상의 로직 하이 CLKHLD 신호 및 bCLK 입력 신호 경로(626) 상의 로직 로우 bCLKHLD 신호에 응답하여, 3-상태 인버터(658)는 통신 경 로(652) 상의 신호들을 제공하기 위해 통신 경로(656) 상의 신호들을 전달 및 인버트하도록 턴 온 된다. CLK 입력 신호 경로(624) 상의 로직 로우 CLKHLD 신호 및 bCLK 입력 신호 경로(626) 상의 로직 하이 bCLKHLD 신호에 응답하여, 통신 경로(656) 상의 신호들이 통신 경로(652)로 인버트 및 전달되는 것을 차단하도록 3-상태 인버터(658)가 턴 오프 된다. 3-상태 인버터(658)가 턴 오프되면, 3-상태 인버터(658)의 출력은 임피던스가 크다. 3-상태 인버터(658) 및 인버터(654)는 입력 D 통신 경로(622) 상의 SA<0:m> 신호들을 래치하기 위한 래치를 제공한다.
동작시, 로직 로우 CLKHLD 신호 및 로직 하이 bCLKHLD 신호에 응답하여, SA<0:m> 신호들은 인버터(654) 및 3-상태 인버터(658)에 의하여 제공되는 래치로 전달된다. 로직 하이 CLKHLD 신호 및 로직 로우 bCLKHLD 신호에 응답하여, 출력 Q 통신 경로(630)를 제공하기 위해 SA<0:m> 신호들은 인버터(654) 및 3-상태 인버터(658)에 의하여 래치된다.
도 11은 로우 어드레스 래치(130)의 제 2 래치 스테이지(644)의 일 실시예를 예시하고 있는 다이어그램이다. 제 2 래치 스테이지(644)는 인버터(662, 672, 678, 682, 684, 688 및 692), 3-상태 인버터(670) 및 전송 게이트(666, 676)를 포함한다. 인버터(662)의 입력, 3-상태 인버터(670)의 로직 하이 인에이블 입력, 전송 게이트(666)의 로직 로우 인에이블 입력 및 전송 게이트(676)의 로직 하이 인에이블 입력은 CLK 입력 신호 경로(620) 상의 CLK_RADD를 수신한다. 인버터(662)의 출력은 전송 게이트(666)의 로직 하이 인에이블 입력, 3-상태 인버터(670)의 로직 로우 인에이블 입력 및 전송 게이트(676)의 로직 로우 인에이블 입력에 전기적으로 커플링 된다.
전송 게이트(666)의 데이터 입력은 bGA 입력 통신 경로(642) 상의 신호를 수신한다. 전송 게이트(666)의 데이터 출력은 통신 경로(668)를 통해 인버터(672)의 입력 및 3-상태 인버터(670)의 출력에 전기적으로 커플링된다. 인버터(672)의 출력은 통신 경로(674)를 통해 전송 게이트(676)의 데이터 입력 및 3-상태 인버터(670)의 데이터 입력에 전기적으로 커플링된다. 전송 게이트(676)의 데이터 출력은 RAC 입력 통신 경로(128)를 통해 인버터(682)의 출력 및 인버터(678)의 입력에 전기적으로 커플링된다. 인버터(678)의 출력은 통신 경로(680)를 통해 인버터(682)의 입력 및 인버터(684)의 입력에 전기적으로 커플링된다. 인버터(684)의 출력은 통신 경로(686)를 통해 인버터(688)의 입력에 전기적으로 커플링된다. 인버터(688)의 출력은 통신 경로(690)를 통해 인버터(692)의 입력에 전기적으로 커플링된다. 인버터(692)의 출력은 GRADD 출력 통신 경로(132) 상의 GRADD<O:m> 신호들을 제공한다.
인버터(662)는 신호 경로(664) 상의 신호를 제공하기 위하여 CLK 입력 신호 경로(620) 상의 CLK_RADD 신호를 인버트한다. CLK 입력 신호 경로(620) 상의 로직 로우 CLK_RADD 신호 및 신호 경로(664) 상의 로직 하이 신호에 응답하여, 전송 게이트(666)는 bGA 입력 통신 경로(642) 상의 신호들을 통신 경로(668)로 전달하기 위해 턴 온 된다. CLK 입력 신호 경로(620) 상의 로직 하이 CLK_RADD 신호 및 신호 경로(664) 상의 로직 로우 신호에 응답하여, bGA 입력 통신 경로(642) 상의 신호들이 통신 경로(668)로 전달되는 것을 차단하기 위하여 전송 경로(666)가 턴 오프 된다.
인버터(672)는 통신 경로(674) 상의 신호들을 제공하기 위하여 통신 겨올(668) 상의 신호들을 인버트한다. CLK 입력 신호 경로(620) 상의 로직 하이 CLK_RADD 신호 및 신호 경로(664) 상의 로직 로우 신호에 응답하여, 통신 경로(668) 상의 신호들을 제공하기 위해 통신 경로(674) 상의 신호들을 전달 및 인버트하도록 3-상태 인버터(670)가 턴 온 된다. CLK 입력 신호 경로(620) 상의 로직 로우 CLK_RADD 신호 및 신호 경로(664) 상의 로직 하이 신호에 응답하여, 통신 경로(674) 상의 신호들이 통신 경로(668)로 인버트 및 전달되는 것을 차단하기 위해 3-상태 인버터(670)가 턴 오프 된다. 3-상태 인버터(670)가 턴 오프되면, 3-상태 인버터(670)의 출력은 임피던스가 크다. 3-상태 인버터(670) 및 인버터(672)는 래치를 제공한다.
CLK 입력 신호 경로(620) 상의 로직 하이 CLK_RADD 신호 및 신호 경로(664) 상의 로직 로우 신호에 응답하여, 통신 경로(674) 상의 신호들을 RAC 입력 통신 경로(128)로 전달하기 위해 전송 게이트(676)가 턴 온 된다. CLK 입력 신호 경로(620) 상의 로직 로우 CLK_RADD 신호 및 신호 경로(664) 상의 로직 하이 신호에 응답하여, 통신 경로(674) 상의 신호들이 RAC 입력 통신 경로(128)로 전달되는 것을 차단하기 위해 전송 게이트(676)가 턴 오프 된다.
인버터(678)는 통신 경로(680) 상의 신호들을 제공하기 위해 RAC 입력 통신 경로(128) 상의 신호들을 인버트한다. 인버터(682)는 RAC 입력 통신 경로(128) 상의 신호들을 제공하기 위하여 통신 경로(680) 상의 신호들을 인버트한다. 인버터(678 및 682)는 래치를 제공한다. 인버터(184)는 통신 경로(686) 상의 신호들을 제공하기 위하여 통신 경로(680) 상의 신호들을 인버트한다. 인버터(688)는 통신 경로(690) 상의 신호들을 제공하기 위하여 통신 경로(686) 상의 신호들을 인버트한다. 인버터(692)는 GRADD 출력 통신 경로(132) 상의 GRADD<0:m> 신호들을 제공하기 위하여 통신 경로(690) 상의 신호들을 인버트한다.
동작시, 로직 로우 CLK_RADD 신호에 응답하여, bGA 입력 통신 경로(642) 상의 신호들은 인버터(672) 및 3-상태 인버터(670)에 의하여 제공되는 래치로 전달된다. 로직 하이 CLK_RADD 신호에 응답하여, bGA 입력 통신 경로(642) 상의 신호들은 인버터(672) 및 3-상태 인버터(670)에 의하여 래치되고 RACOE 신호 로직 로우를 갖는 인버터(678 및 682)에 의하여 제공되는 래치로 전달된다. 인버터(678 및 682)에 의하여 제공되는 래치는 RACOE 신호 로직 하이를 갖는 RAC 입력 통신 경로(128) 상의 RAC<0:m> 신호들을 래치한다. 출력 GRADD<0:m> 신호들은 CLK_RADD 신호가 로직 로우라면 RAC<0:m> 신호들이고 CLK_RADD 신호가 로직 하이라면 SA<0:m> 신호들이다.
도 12는 메모리 뱅크(112a-112(n))를 바이패스하기 위하여 회로(142b)의 일 실시예를 예시하고 있는 다이어그램이다. 이 실시예에서 n은 3이다. 일 실시예에서, 회로(142b)는 DARF 뱅크 선택 회로(142)의 일부이다. 회로(142b)는 인버터(430, 704 및 714) 및 NAND 게이트(700, 708 및 718)를 포함한다. 인버터(430)는 bBAC<0:1> 통신 경로(432) 상의 bBAC<0:1> 신호를 제공하기 위하여 BAC<0:1> 통신 경로(138) 상의 BAC<0:1> 신호들을 수신한다. NAND 게이트(700)의 제 1 입력은 전송 경로(432a)를 통해 bBAC<0>, BAC<0>, bBAC<0> 및 BAC<0> 신호들을 수신한다. NAND 게이트(700)의 제 2 입력은 전송 경로(432b)를 통해 bBAC<1>, bBAC<1>, BAC<1> 및 BAC<1> 신호들을 수신한다. NAND 게이트(700)의 출력은 통신 경로(702)를 통해 인버터(704)의 입력에 전기적으로 커플링된다.
인버터(704)의 출력은 다음 뱅크 어드레스 카운터 (NEXTBAC<0:3>) 통신 경로(706)를 통해 NAND 게이트(708)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(708)의 제 2 입력은 BANKSEL<0:3> 통신 경로(148) 상의 BANKSEL<0:3> 신호들을 수신한다. NAND 게이트(708)의 제 3 입력은 DARF_MODE 신호 경로(140a) 상의 DARF_MODE 신호를 수신한다. NAND 게이트(708)의 출력은 인버트된 블록 (bBLOCK<0:3>) 통신 경로(710)를 통해 NAND 게이트(718)의 입력에 전기적으로 커플링된다. NAND 게이트(718)의 제 1 입력은 bBLOCK<0> 통신 경로(710a)에 전기적으로 커플링되고, NAND 게이트(718)의 제 2 입력은 bBLOCK<1> 신호 경로(710b)에 전기적으로 커플링되고, NAND 게이트(718)의 제 3 입력은 bBLOCK<2> 신호 경로(710c)에 전기적으로 커플링되며, NAND 게이트(718)의 제 4 입력은 bBLOCK<3> 신호 경로(710d)에 전기적으로 커플링된다. NAND 게이트(718)의 출력은 신호 경로(712)를 통해 인버터(714)의 입력에 전기적으로 커플링된다. 인버터(714)의 출력은 bBARF 신호 경로(716) 상의 인버트된 바이패스 자동-재생 (bBARF) 신호를 제공한다.
인버터(430)는 bBAC<0:1> 통신 경로(432) 상의 bBAC<0:1> 신호들을 제공하기 위하여 BAC<0:1> 통신 경로(138) 상의 BAC<0:1> 신호들을 인버트한다. 통신 경로(432a) 상의 로직 하이 신호 및 통신 경로(432b) 상의 대응 로직 하이 신호에 응답하여, NAND 게이트(700)는 통신 경로(702) 상의 대응 로직 로우 신호를 출력한 다. 통신 경로(432a) 상의 로직 로우 신호 또는 통신 경로(432b) 상의 대응 로직 로우 신호에 응답하여, NAND 게이트(700)는 통신 경로(702) 상의 대응 로직 하이 신호를 출력한다. 인버터(704)는 NEXTBAC<0:3> 통신 경로(706) 상의 NEXTBAC<0:3> 신호들을 제공하기 위하여 통신 경로(702) 상의 대응 로직 하이 신호를 출력한다.
NEXTBAC<0:3> 통신 경로(706) 상의 로직 하이 NEXTBAC<0:3> 신호, BNKSEL<0:3> 통신 경로(148) 상의 대응 로직 하이 BNKSEL<0:3> 신호 및 DARF_MODE 신호 경로(140a) 상의 로직 하이 DARF_MODE 신호에 응답하여, NAND 게이트(708)는 bBLOCK<0:3> 통신 경로(710) 상의 대응 로직 로우 bBLOCK<0:3> 신호를 출력한다. NEXTBAC<0:3> 통신 경로(706) 상의 로직 로우 NEXTBAC<0:3> 신호, BNKSEL<0:3> 통신 경로(148) 상의 대응 로직 로우 BNKSEL<0:3> 신호 또는 DARF_MODE 신호 경로(140a) 상의 로직 로우 DARF_MODE 신호에 응답하여, NAND 게이트(708)는 bBLOCK<0:3> 통신 경로(710) 상의 대응 로직 하이 신호를 출력한다.
bBLOCK<0> 신호 경로(710a) 상의 로직 하이 bBLOCK<0> 신호, bBLOCK<1> 신호 경로(710b) 상의 로직 하이 bBLOCK<1> 신호, bBLOCK<2> 신호 경로(710c) 상의 로직 하이 bBLOCK<2> 신호 및 bBLOCK<3> 신호 경로(710d) 상의 로직 하이 bBLOCK<3> 신호에 응답하여, NAND 게이트(718)는 신호 경로(712) 상의 로직 로우 신호를 출력한다. bBLOCK<0> 신호 경로(710a) 상의 로직 로우 bBLOCK<0> 신호, bBLOCK<1> 신호 경로(710b) 상의 로직 로우 bBLOCK<1> 신호, bBLOCK<2> 신호 경로(710c) 상의 로직 로우 bBLOCK<2> 신호 및 bBLOCK<3> 신호 경로(710d) 상의 로직 로우 bBLOCK<3> 신호에 응답하여, NAND 게이트(718)는 신호 경로(712) 상의 로직 하이 신호를 출력한 다. 인버터(714)는 bBARF 신호 경로(716) 상의 bBARF 신호를 제공하기 위하여 신호 경로(712) 상의 신호를 인버트한다.
동작시, 메모리 뱅크(112a-112(n))가 활성적이고(active) BAC(136)가 다음 자동-재생 명령시 상기 활성 메모리 뱅크(112a-112(n))에 대해 증가하도록 설정되는 경우, bBARF 신호는 자동-재생 명령을 차단하기 위하여 로직 로우이다. 메모리 뱅크(112a-112(n))가 비 활성적이고 BAC(136)가 다음 자동-재생 명령시 비-활성 메모리 뱅크(112a-112(n))에 대해 증가하도록 설정되는 경우, bBARF 신호는 자동-재생 명령을 허용하기 위해 로직 하이이다.
도 13은 다른 메모리 뱅크(112a-112(n))가 활성적인 동안 직접 자동-재생을 가능하게 하는 회로(800)의 일 실시예를 예시하고 있는 다이어그램이다. 회로(800)는 NOR 게이트(802), 인버터(806, 814, 818, 826, 830 및 834), NAND 게이트(810) 및 3-상태 인버터(822)를 포함한다. NOR 게이트(802)의 제 1 입력은 DARF_MODE 신호 경로(140a) 상의 DARF_MODE 신호를 수신한다. NOR 게이트(802)의 제 2 입력은 BNKIDLE 신호 경로(140e) 상의 BNKIDLE 신호를 수신한다. NOR 게이트(802)의 출력은 신호 경로(804)를 통해 인버터(806)의 입력에 전기적으로 커플링된다.
인버터(806)의 출력은 인버트된 이그노어 재생(bIGNORE_REFRESH) 신호 경로(808)를 통해 NAND 게이트(810)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(810)의 제 2 입력, 인버터(834)의 입력 및 3-상태 인버터(822)의 로직 로우 인에이블 입력은 CLK 신호 경로(832) 상의 CLK 신호를 수신한다. 인버터(834)의 출력은 신호 경로(836)를 통해 3-상태 인버터(822)의 로직 하이 인에이블 입력에 전 기적으로 커플링된다. 3-상태 인버터(822)의 데이터 입력은 bAUTO_REFRESH 신호 경로(140b) 상의 bAUTO-REFRESH 신호를 수신한다. 3-상태 인버터(822)의 데이터 출력은 신호 경로(824)를 통해 NAND 게이트(810)의 제 3 입력, 인버터(826)의 입력 및 인버터(830)의 출력에 전기적으로 커플링된다. 인버터(826)의 출력은 신호 경로(828)를 통해 인버터(830)의 입력에 전기적으로 커플링된다. NAND 게이트(810)의 출력은 신호 경로(812)를 통해 인버터(814)의 입력에 전기적으로 커플링된다. 인버터(814)의 출력은 신호 경로(816)를 통해 인버터(814)의 입력에 전기적으로 커플링된다. 인버터(818)의 출력은 bPAUTO-REFRESH 신호 경로(820) 상의 bPAUTO-REFRESH 신호를 제공한다.
DARF_MODE 신호 경로(140a) 상의 로직 로우 DARF_MODE 신호 및 BNKIDLE 신호 경로(140e) 상의 로직 로우 BNKIDLE 신호에 응답하여, NOR 게이트(802)는 신호 경로(804) 상에 로직 하이 신호를 출력한다. DARF_MODE 신호 경로(140a) 상의 로직 하이 DARF_MODE 신호 및 BNKIDLE 신호 경로(140e) 상의 로직 하이 BNKIDLE 신호에 응답하여, NOR 게이트(802)는 신호 경로(804) 상에 로직 로우 신호를 출력한다. 인버터(806)는 bIGNORE_REFRESH 신호 경로(808) 상의 bIGNORE_REFRESH 신호를 제공하기 위하여 신호 경로(804) 상의 신호를 인버트한다.
인버터(834)는 신호 경로(836) 상의 신호를 제공하기 위하여 CLK 신호 경로(832) 상의 CLK 신호를 인버트한다. CLK 신호 경로(832) 상의 로직 로우 CLK 신호 및 신호 경로(836) 상의 로직 하이 신호에 응답하여, 신호 경로(834) 상의 신호를 제공하기 위해 bAUTO_REFRESH 신호 경로(140b) 상의 bAUTO-REFRESH 신호를 전달 및 인버트하도록 3-상태 인버터(822)가 턴 온 된다. CLK 신호 경로(832) 상의 로직 하이 CLK 신호 및 신호 경로(836) 상의 로직 로우 신호에 응답하여, bAUTO_REFRESH 신호 경로(140b) 상의 bAUTO-REFRESH 신호가 신호 경로(824)로 인버트 및 전달되는 것을 차단하기 위해 3-상태 인버터(822)가 턴 오프 된다. 3-상태 인버터(822)가 턴 오프되면, 3-상태 인버터(822)의 출력은 임피던스가 크다.
인버터(826)는 신호 경로(828) 상의 신호를 제공하기 위하여 신호 경로(824) 상의 신호를 인버트한다. 인버터(830)는 신호 경로(824) 상의 신호를 제공하기 위하여 신호 경로(828) 상의 신호를 인버트한다. 인버터(826 및 830)는 3-상태 인버터(822)가 턴 오프되는 경우 bAUTO-REFRESH 신호를 래치하기 위한 래치를 제공한다. bIGNORE_REFRESH 신호 경로(808) 상의 로직 하이 bIGNORE_REFRESH 신호, CLK 신호 경로(832) 상의 로직 하이 CLK 신호 및 신호 경로(824) 상의 로직 하이 신호에 응답하여, NAND 게이트(810)는 신호 경로(812) 상의 로직 로우 신호를 출력한다. bIGNORE_REFRESH 신호 경로(808) 상의 로직 로우 bIGNORE_REFRESH 신호, CLK 신호 경로(832) 상의 로직 로우 CLK 신호 또는 신호 경로(824) 상의 로직 로우 신호에 응답하여, NAND 게이트(810)는 신호 경로(812) 상의 로직 하이 신호를 출력한다. 인버터(814)는 신호 경로(816) 상의 신호를 제공하기 위하여 신호 경로(812) 상의 신호를 인버트한다. 인버터(818)는 bPAUTO-REFRESH 신호 경로(820) 상의 bPAUTO-REFRESH 신호를 제공하기 위하여 신호 경로(816) 상의 신호를 인버트한다.
통상적인 DRAM 동작시, 어떠한 메모리 뱅크(112a-112(n))가 활성 중인 경우 자동-재생 명령을 내리는 것은 허용되지 않는 동작이다. 만일 이러한 명령 시퀀스 가 수행된다면, 자동-재생이 차단된다. 하지만, DARF 모드에서는, 메모리 뱅크(112a-112(n))가 활성적인 경우에도 자동-재생 명령이 허용된다. 메모리 뱅크(112a-112(n))가 판독 또는 기록 동작들을 위해 활성적인 동안 RF 모드에서 다른 메모리 뱅크(112a-112(n))를 자동-재생하는 것이 허용된다. DARF 모드가 인에이블되면, 회로(800)는 bIGNORE_REFRESH 신호에 기반하는 bPAUTO-REFRESH 신호를 제공함으로써 활성적 메모리 뱅크(112a-112(n))를 갖는 자동-재생 명령의 차단을 방지한다.
DARF_MODE 신호가 로직 하이이거나 또는 BNKIDLE 신호가 로직 하이라면, bIGNORE_REFRESH 신호는 로직 하이이다. DARF_MODE 신호가 로직 로우이고 BNKIDLE 신호가 로직 로우라면, bIGNORE_REFRESH 신호는 로직 로우이다. 인버터(826 및 830)에 의하여 래치된 로직 하이 bIGNORE_REFRESH 신호, 로직 하이 클록 신호 및 로직 하이 인버트된 bIGNORE_REFRESH 신호에 의하면, bIGNORE_REFRESH 신호는 로직 로우이다. 인버터(826 및 830)에 의하여 래치된 로직 로우 bIGNORE_REFRESH 신호, 로직 로우 클록 신호 및 로직 로우 인버트된 bIGNORE_REFRESH 신호에 의하면, bIGNORE_REFRESH 신호는 로직 하이이다.
도 14는 자동-재생 신호를 제공하는 회로(850)의 일 실시예를 예시하고 있는 다이어그램이다. 회로(850)는 인버터(852, 866 및 880) 및 NAND 게이트(856, 860 및 876)를 포함한다. 인버터(852)의 입력은 bPAUTO-REFRESH 신호 경로(820) 상의 bPAUTO-REFRESH 신호를 수신한다. 인버터(856)의 출력은 신호 경로(854)를 통해 NAND 게이트(856)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(856)의 제 2 입력은 bBARF 신호 경로(716) 상의 bBARF 신호를 수신한다. 인버터(866)의 입력은 TM(test mode) 신호 경로(864) 상의 TM 신호를 수신한다. 인버터(866)의 출력은 신호 경로(868)를 통해 NAND 게이트(856)의 제 3 입력에 전기적으로 커플링된다.
NAND 게이트(856)의 출력은 신호 경로(858)를 통한 NAND 게이트(860)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(860)의 출력은 신호 경로(862)를 통한 NAND 게이트(876)의 제 1 입력에 전기적으로 커플링된다. NAND 게이트(876)의 제 2 입력은 인버트된 재생 엔드(bREFEND) 신호 경로(872) 상의 bREFEND 신호를 수신한다. NAND 게이트(876)의 제 3 입력은 칩 레디(CHIPRDY) 신호 경로(874) 상의 CHIPRDY 신호를 수신한다. NAND 게이트(876)의 출력은 신호 경로(870)를 통해 NAND 게이트(860)의 제 2 입력 및 인버터(880)의 입력에 전기적으로 커플링된다. 인버터(880)의 출력은 AUTO-REFRESH 신호 경로(140d) 상의 AUTO-REFRESH 신호를 제공한다.
TM 신호는 메모리(106)에 대한 테스트 모드가 인에이블되면 로직 하이이고 메모리(106)에 대한 테스트 모드가 디스에이블되면 로직 로우이다. bREFEND 신호는 재생의 완료시에는 로직 하이이고 재생 동안에는 로직 로우이다. CHIPRDY 신호는 메모리 칩(106)이 동작 준비되어 있다면 로직 하이이고 메모리 칩(106)이 동작 준비 되어 있지 않다면 로직 로우이다.
인버터(852)는 신호 경로(854) 상의 신호를 제공하기 위하여 bPAUTO-REFRESH 신호 경로(820) 상의 bPAUTO-REFRESH 신호를 인버트한다. 인버터(866)는 신호 경로(868) 상의 신호를 제공하기 위하여 TM 신호 경로(864) 상의 TM 신호를 인버트 한다. 신호 경로(854) 상의 로직 하이 신호, bBARF 신호 경로(716) 상의 로직 하이 bBARF 신호 및 신호 경로(868) 상의 로직 하이 신호에 응답하여, NAND 게이트(856)는 신호 경로(858) 상의 로직 로우 신호를 출력한다. 신호 경로(854) 상의 로직 로우 신호, bBARF 신호 경로(716) 상의 로직 로우 bBARF 신호 또는 신호 경로(868) 상의 로직 로우 신호에 응답하여, NAND 게이트(856)는 신호 경로(858) 상의 로직 하이 신호를 출력한다.
신호 경로(858) 상의 로직 하이 신호 및 신호 경로(870) 상의 로직 하이 신호에 응답하여, NAND 게이트(860)는 신호 경로(862) 상의 로직 로우 신호를 출력한다. 신호 경로(858) 상의 로직 로우 신호 또는 신호 경로(870) 상의 로직 로우 신호에 응답하여, NAND 게이트(860)는 신호 경로(862) 상의 로직 하이 신호를 출력한다. 신호 경로(862) 상의 로직 하이 신호, bREFEND 신호 경로(872) 상의 로직 하이 bREFEND 신호, CHIPRDY 신호 경로(874) 상의 로직 하이 CHIPRDY 신호에 응답하여, NAND 게이트(876)는 신호 경로(870) 상의 로직 로우 신호를 출력한다. 신호 경로(862) 상의 로직 로우 신호, bREFEND 신호 경로(872) 상의 로직 로우 bREFEND 신호 또는 CHIPRDY 신호 경로(874) 상의 로직 로우 CHIPRDY 신호에 응답하여, NAND 게이트(876)는 신호 경로(870) 상의 로직 하이 신호를 출력한다. NAND 게이트(860 및 876)는 래치를 제공한다. 인버터(880)는 AUTO-REFRESH 신호 경로(140d) 상의 AUTO-REFRESH 신호를 제공하기 위하여 신호 경로(870) 상의 신호를 인버트한다.
동작시, bPAUTO-REFRESH 신호가 로직 로우이고 bBARF 신호가 로직 하이이고 TM 신호가 로직 로우이고 bREFEND 신호가 로직 하이이며 CHIPRDY 신호가 로직 하이 라면, AUTO-REFRESH 신호는 로직 하이이다. bPAUTO-REFRESH 신호가 로직 하이이거나 bBARF 신호가 로직 로우이거나 TM 신호가 로직 하이이거나 bREFEND 신호가 로직 로우이거나 또는 CHIPRDY 신호가 로직 로우라면, AUTO-REFRESH 신호는 로직 로우이다.
본 발명의 실시예들은 일 메모리 뱅크가 판독 및 기록 접근을 위해 활성적인 동안 또 다른 메모리 뱅크의 직접 자동-재생을 수행하는 직접 자동-재생 모드를 구현하고 있다. 일 메모리 뱅크가 접근을 위해 활성적인 동안 다른 메모리 뱅크의 직접 자동-재생을 가능하게 함으로써, 메모리의 대역폭이 증가된다. 직접 자동-재생 모드가 인에이블되면, 고속의 백-투-백 자동-재생 및 활성화 명령들이 수행될 수 있다.
본 발명에 따르면, 판독 또는 기록 동작을 제 1 메모리 뱅크 및 직접 자동-재생을 위한 제 2 메모리 뱅크를 동시에 선택하도록 구성된 직접 자동-재생 메모리 뱅크 선택 회로를 포함하는 메모리가 제공된다.

Claims (22)

  1. 2 이상의 메모리 뱅크를 포함하여 이루어지고, 각각의 메모리 뱅크는 로우(row) 및 컬럼(column)을 포함하는 메모리 셀의 어레이를 포함하며;
    판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크, 및 직접 자동-재생(directed auto-refresh)을 위한 상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크를 동시에 선택하도록 구성된 직접 자동-재생 메모리 뱅크 선택 회로를 포함하여 이루어지는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크에 메모리 뱅크 어드레스를 제공하도록 구성된 활성화, 자동-재생, 자기-재생, 및 뱅크 선택 회로를 더 포함하여 이루어지는 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서,
    상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크에 메모리 뱅크 어드레스를 제공하도록 구성된 뱅크 어드레스 카운터를 더 포함하여 이루어지는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 직접 자동-재생 메모리 뱅크 선택 회로는 메모리 뱅크가 이미 활성인 경우에 상기 메모리 뱅크의 직접 자동-재생을 차단하도록 구성되는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 직접 자동-재생 메모리 뱅크 선택 회로는 또 다른 메모리 뱅크가 활성이면 메모리 뱅크의 직접 자동-재생을 허용하도록 구성되는 것을 특징으로 하는 메모리.
  6. 2 이상의 메모리 뱅크를 포함하여 이루어지고, 각각의 메모리 뱅크는 로우 및 컬럼을 포함하는 메모리 셀의 어레이를 포함하며;
    판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크에 메모리 뱅크를 제공하도록 구성된 활성화, 자동-재생, 자기-재생, 및 뱅크 선택 회로를 포함하여 이루어지고;
    판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 상기 제 1 메모리 뱅크 및 직접 자동-재생을 위한 상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크를 동시에 선택하도록 구성된 직접 자동-재생 메모리 뱅크 선택 회로를 포함하여 이루어지는 것을 특징으로 하는 메모리.
  7. 제 6 항에 있어서,
    상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크에 메모리 뱅크 어드레스를 제공하도록 구성된 뱅크 어드레스 카운터를 더 포함하여 이루어지는 것을 특징으로 하는 메모리.
  8. 제 6 항에 있어서,
    상기 직접 자동-재생 메모리 뱅크 선택 회로는 메모리 뱅크가 이미 활성인 경우에 상기 메모리 뱅크의 직접 자동-재생을 차단하도록 구성되는 것을 특징으로 하는 메모리.
  9. 제 6 항에 있어서,
    상기 직접 자동-재생 메모리 뱅크 선택 회로는 또 다른 메모리 뱅크가 활성이면 메모리 뱅크의 직접 자동-재생을 허용하도록 구성되는 것을 특징으로 하는 메모리.
  10. 제 6 항에 있어서,
    상기 메모리는 다이나믹 랜덤 액세스 메모리(dynamic random access memory)를 포함하는 것을 특징으로 하는 메모리.
  11. 2 이상의 메모리 뱅크를 포함하여 이루어지고, 각각의 메모리 뱅크는 로우 및 컬럼을 포함하는 메모리 셀의 어레이를 포함하며;
    판독 또는 기록 동작을 위한 상기 2 이상의 메모리 뱅크 중 제 1 메모리 뱅크, 및 직접 자동-재생을 위한 상기 2 이상의 메모리 뱅크 중 제 2 메모리 뱅크를 동시에 선택하는 수단을 포함하여 이루어지는 것을 특징으로 하는 메모리.
  12. 제 11 항에 있어서,
    메모리 뱅크가 이미 활성인 경우에 상기 메모리 뱅크의 직접 자동-재생을 차단하는 수단을 더 포함하여 이루어지는 것을 특징으로 하는 메모리.
  13. 제 11 항에 있어서,
    또 다른 메모리 뱅크가 활성이면 메모리 뱅크의 직접 자동-재생을 허용하는 수단을 더 포함하여 이루어지는 것을 특징으로 하는 메모리.
  14. 제 11 항에 있어서,
    상기 메모리는 다이나믹 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 메모리.
  15. 메모리를 재생하는 방법에 있어서,
    제 1 메모리 뱅크의 직접 자동-재생을 위해 제 1 메모리 뱅크 어드레스를 수신하는 단계;
    제 2 메모리 뱅크의 판독 또는 기록 동작을 위해 제 2 메모리 뱅크 어드레스 를 수신하는 단계;
    제 2 메모리 뱅크를 선택하는 단계;
    상기 제 1 메모리 뱅크가 이미 활성인지를 결정하는 단계; 및
    상기 결정에 기초하여 상기 제 2 메모리 뱅크와 상기 제 1 메모리 뱅크를 동시에 선택하는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리 재생 방법.
  16. 제 15 항에 있어서,
    상기 제 1 메모리 뱅크를 선택하는 신호를 제공하도록 상기 제 1 메모리 뱅크 어드레스를 디코딩하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 메모리 재생 방법.
  17. 제 15 항에 있어서,
    상기 제 1 메모리 뱅크 어드레스를 수신하는 단계는 전용화된 2 비트 메모리 뱅크 어드레스 버스를 통해 상기 제 1 메모리 뱅크 어드레스를 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 재생 방법.
  18. 다이나믹 랜덤 액세스 메모리를 동작시키는 방법에 있어서,
    직접 자동-재생 모드를 인에이블하기 위해 상기 메모리를 구성하는 단계;
    제 1 메모리 뱅크의 직접 자동-재생을 위해 제 1 메모리 뱅크 어드레스를 수신하는 단계;
    상기 제 1 메모리 뱅크를 선택하는 신호를 제공하기 위해 상기 제 1 메모리 뱅크 어드레스를 디코딩하는 단계;
    제 1 펄스를 제공하기 위해 제 1 래치를 설정하도록 직접 자동-재생 명령을 디코딩하는 단계;
    상기 제 1 메모리 뱅크를 선택하는 신호 및 상기 제 1 펄스에 기초하여 제 2 펄스를 제공하는 단계;
    상기 제 1 메모리 뱅크를 선택하는 신호를 전달하도록 상기 제 2 펄스에 응답하여 제 2 래치를 설정하는 단계; 및
    상기 제 1 메모리 뱅크를 선택하는 신호에 기초하여 상기 제 1 메모리 뱅크를 선택하는 단계를 포함하여 이루어지는 것을 특징으로 하는 동작 방법.
  19. 제 18 항에 있어서,
    제 2 메모리 뱅크의 판독 또는 기록 동작을 위해 제 2 메모리 뱅크 어드레스를 수신하는 단계; 및
    상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크를 동시에 선택하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 동작 방법.
  20. 제 18 항에 있어서,
    상기 제 1 래치를 설정하도록 직접 자동-재생 명령을 디코딩하는 단계는 제 1 설정/재설정 래치를 설정하도록 상기 직접 자동-재생 명령을 디코딩하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  21. 제 18 항에 있어서,
    상기 제 2 래치를 설정하는 단계는 제 2 설정/재설정 래치를 설정하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  22. 제 18 항에 있어서,
    상기 제 2 펄스에 응답하여 상기 제 1 래치를 재설정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 동작 방법.
KR1020060101080A 2005-10-17 2006-10-17 다이나믹 랜덤 액세스 메모리용 제어 회로를 포함하는 메모리, 메모리 재생방법 및 메모리 동작방법 KR100851939B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/251,678 US7330391B2 (en) 2005-10-17 2005-10-17 Memory having directed auto-refresh
US11/251,678 2005-10-17

Publications (2)

Publication Number Publication Date
KR20070042108A true KR20070042108A (ko) 2007-04-20
KR100851939B1 KR100851939B1 (ko) 2008-08-12

Family

ID=37948000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060101080A KR100851939B1 (ko) 2005-10-17 2006-10-17 다이나믹 랜덤 액세스 메모리용 제어 회로를 포함하는 메모리, 메모리 재생방법 및 메모리 동작방법

Country Status (4)

Country Link
US (1) US7330391B2 (ko)
JP (1) JP2007128635A (ko)
KR (1) KR100851939B1 (ko)
DE (1) DE102006048970B4 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151670A1 (en) * 2006-12-22 2008-06-26 Tomohiro Kawakubo Memory device, memory controller and memory system
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
KR102035612B1 (ko) * 2012-12-21 2019-10-24 에스케이하이닉스 주식회사 셀프 리프레쉬 제어 장치
US9824742B1 (en) * 2016-04-28 2017-11-21 Qualcomm Incorporated DRAM access in self-refresh state
US10061541B1 (en) * 2017-08-14 2018-08-28 Micron Technology, Inc. Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
US10141041B1 (en) 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
US11011217B1 (en) * 2019-12-20 2021-05-18 Micron Technology, Inc. Selective extension of a fine granularity mode for memory refresh operations

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2247835C3 (de) * 1972-09-29 1978-10-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Regenerieren der Speicherinhalte von MOS-Speichern und MOS-Speicher zur Durchführung dieses Verfahrens
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
US5251177A (en) * 1989-01-23 1993-10-05 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having an improved refresh operation
US5265231A (en) * 1991-02-08 1993-11-23 Thinking Machines Corporation Refresh control arrangement and a method for refreshing a plurality of random access memory banks in a memory system
KR0171930B1 (ko) * 1993-12-15 1999-03-30 모리시다 요이치 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트
JPH09139074A (ja) * 1995-11-10 1997-05-27 Hitachi Ltd ダイナミック型ｒａｍ
JPH09180442A (ja) * 1995-12-25 1997-07-11 Fujitsu Ltd 揮発性メモリ装置及びそのリフレッシュ方法
US5627791A (en) 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH09306164A (ja) * 1996-05-13 1997-11-28 Internatl Business Mach Corp <Ibm> メモリ・リフレッシュ・システム
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
KR19990078379A (ko) * 1998-03-30 1999-10-25 피터 토마스 디코딩 오토리프레시 모드를 가지는 디램
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
DE19955601C2 (de) * 1999-11-18 2001-11-29 Infineon Technologies Ag Verfahren zur Durchführung von Auto-Refresh-Sequenzen an einem DRAM
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2002216473A (ja) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd 半導体メモリ装置
EP1251521A1 (en) * 2001-04-19 2002-10-23 STMicroelectronics S.r.l. A dynamic random access memory device externally functionally equivalent to a static random access memory
JP2003007054A (ja) * 2001-06-15 2003-01-10 Sharp Corp 半導体記憶装置
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6859407B1 (en) * 2004-01-14 2005-02-22 Infineon Technologies Ag Memory with auto refresh to designated banks
US6967885B2 (en) * 2004-01-15 2005-11-22 International Business Machines Corporation Concurrent refresh mode with distributed row address counters in an embedded DRAM

Also Published As

Publication number Publication date
US7330391B2 (en) 2008-02-12
DE102006048970B4 (de) 2015-02-26
US20070086258A1 (en) 2007-04-19
KR100851939B1 (ko) 2008-08-12
JP2007128635A (ja) 2007-05-24
DE102006048970A1 (de) 2007-08-23

Similar Documents

Publication Publication Date Title
KR100847101B1 (ko) 다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법
US6741515B2 (en) DRAM with total self refresh and control circuit
US7079441B1 (en) Methods and apparatus for implementing a power down in a memory device
US7760562B2 (en) Address multiplexing in pseudo-dual port memory
CN101465151B (zh) 存储器系统和存储器的控制方法
JP3843145B2 (ja) 同期型半導体記憶装置
KR20070042109A (ko) 다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법
US8472263B2 (en) Mode-register reading controller and semiconductor memory device
KR20210157922A (ko) 프리차지 및 재생 제어를 위한 방법 및 장치
KR100851939B1 (ko) 다이나믹 랜덤 액세스 메모리용 제어 회로를 포함하는 메모리, 메모리 재생방법 및 메모리 동작방법
KR100524844B1 (ko) 완전 히든 리프레쉬 다이나믹 랜덤 액세스 메모리
US6552959B2 (en) Semiconductor memory device operable for both of CAS latencies of one and more than one
JP3725715B2 (ja) クロック同期システム
US7440312B2 (en) Memory write timing system
US6249482B1 (en) Synchronous memory
JP2004280947A (ja) 半導体記憶装置
JP2004046936A (ja) 半導体記憶装置
US7009906B2 (en) Semiconductor memory device having easily redesigned memory capacity
CN117894351A (zh) 一种延时控制电路、方法和半导体存储器
JP2006338813A (ja) 半導体記憶装置
JP2002093196A (ja) 同期型半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130725

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee