JPH07118195B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07118195B2 JPH07118195B2 JP63252971A JP25297188A JPH07118195B2 JP H07118195 B2 JPH07118195 B2 JP H07118195B2 JP 63252971 A JP63252971 A JP 63252971A JP 25297188 A JP25297188 A JP 25297188A JP H07118195 B2 JPH07118195 B2 JP H07118195B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、大きな電流が流れる出力バッファ回路を備
えた半導体メモリ等の半導体集積回路に関する。
えた半導体メモリ等の半導体集積回路に関する。
（従来の技術） 半導体集積回路では動作の高速化と低消費電力化とを達
成することが強く望まれており、例えば集積化された半
導体メモリではデータの読み出し速度の高速化と低消費
電力化とが大きな課題となっている。
成することが強く望まれており、例えば集積化された半
導体メモリではデータの読み出し速度の高速化と低消費
電力化とが大きな課題となっている。
第15図は、アドレス入力の変化を検出し、このアドレス
変化に同期してパルス信号を発生させ、このパルス信号
に基づいて内部回路の動作を制御することによってデー
タの読み出し速度の高速化と低消費電力化を図るように
した従来のランダムアクセス型半導体メモリ（RAM）の
ブロック図である。なお、ここでは説明を簡単にするた
め、データの書き込みに関する回路部分は省略してい
る。図において、11は複数のアドレス入力端子、12は列
アドレスバッファ回路、13は行アドレスバッファ回路、
14は列デコーダ、15は行デコーダ、16は列選択線、17は
行線、18はこの行線の信号によって選択される図示しな
い複数個のメモリセルがマトリクス状に配置されたメモ
リセルアレイ、19はビット線、20は列ゲート回路、21は
センスアンプ、23は出力バッファ回路、24はデータ出力
端子であり、25はパルス信号発生回路である。
変化に同期してパルス信号を発生させ、このパルス信号
に基づいて内部回路の動作を制御することによってデー
タの読み出し速度の高速化と低消費電力化を図るように
した従来のランダムアクセス型半導体メモリ（RAM）の
ブロック図である。なお、ここでは説明を簡単にするた
め、データの書き込みに関する回路部分は省略してい
る。図において、11は複数のアドレス入力端子、12は列
アドレスバッファ回路、13は行アドレスバッファ回路、
14は列デコーダ、15は行デコーダ、16は列選択線、17は
行線、18はこの行線の信号によって選択される図示しな
い複数個のメモリセルがマトリクス状に配置されたメモ
リセルアレイ、19はビット線、20は列ゲート回路、21は
センスアンプ、23は出力バッファ回路、24はデータ出力
端子であり、25はパルス信号発生回路である。
上記列アドレスバッファ回路12及び行アドレスバッファ
回路13は、メモリの外部から供給される列及び行アドレ
ス入力信号に応じた内部アドレス信号を発生する。パル
ス信号発生回路25は、上記列アドレスバッファ回路12及
び行アドレスバッファ回路13から出力される内部アドレ
ス信号を受け、これらの信号のいずれかのレベルが変化
したときは所定パルス幅のパルス信号を出力する。この
パルス信号発生回路25から出力されたパルス信号は、上
記メモリセルアレイ18、センスアンプ21及び出力バッフ
ァ回路23に供給される。これらメモリセルアレイ18、セ
ンスアンプ21及び出力バッファ回路23の動作状態はこの
パルス信号に基づいて制御される。例えば、このパルス
信号に基づき、メモリセルアレイ18では各ビット線のプ
リチャージ動作が、センスアンプ21ではデータのセンス
動作が、さらに出力バッファ回路23ではデータの出力動
作がそれぞれ開始される。そして、上記パルス信号のパ
ルス幅は、メモリセルアレイ18、センスアンプ21及び出
力バッファ回路23のそれぞれが十分なマージンを持って
動作するようにある程度以上の長さに設定される。
回路13は、メモリの外部から供給される列及び行アドレ
ス入力信号に応じた内部アドレス信号を発生する。パル
ス信号発生回路25は、上記列アドレスバッファ回路12及
び行アドレスバッファ回路13から出力される内部アドレ
ス信号を受け、これらの信号のいずれかのレベルが変化
したときは所定パルス幅のパルス信号を出力する。この
パルス信号発生回路25から出力されたパルス信号は、上
記メモリセルアレイ18、センスアンプ21及び出力バッフ
ァ回路23に供給される。これらメモリセルアレイ18、セ
ンスアンプ21及び出力バッファ回路23の動作状態はこの
パルス信号に基づいて制御される。例えば、このパルス
信号に基づき、メモリセルアレイ18では各ビット線のプ
リチャージ動作が、センスアンプ21ではデータのセンス
動作が、さらに出力バッファ回路23ではデータの出力動
作がそれぞれ開始される。そして、上記パルス信号のパ
ルス幅は、メモリセルアレイ18、センスアンプ21及び出
力バッファ回路23のそれぞれが十分なマージンを持って
動作するようにある程度以上の長さに設定される。
ところが、半導体メモリでは出力バッファ回路から出力
されるデータによって、データ出力端子に接続された大
きな容量、例えば100pF程度の負荷容量を駆動する必要
がある。このため、出力バッファ回路では、このような
大きな負荷容量を十分に駆動するため、出力段のトラン
ジスタの電流駆動能力を極めて大きく設定している。
されるデータによって、データ出力端子に接続された大
きな容量、例えば100pF程度の負荷容量を駆動する必要
がある。このため、出力バッファ回路では、このような
大きな負荷容量を十分に駆動するため、出力段のトラン
ジスタの電流駆動能力を極めて大きく設定している。
このような出力バッファ回路の出力段の構成を第16図に
示す。出力バッファ回路の出力段は、ソースが正極性の
電源電圧VDDに接続され、ドレインがデータ出力端子24
に接続されたＰチャネルのMOSトランジスタQpと、ソー
スがアース電圧VSSに接続され、ドレインが上記出力端
子24に接続されたＮチャネルのMOSトランジスタQnとか
ら構成されている。そして、前記センスアンプ21で検出
されたデータに基づいて上記両トランジスタのいずれか
一方がオン状態にされ、このオン状態のトランジスタを
介してデータ出力端子24に接続された負荷容量CoがVDD
で充電もしくはVSSに放電される。そして、この負荷容
量Coを大きな電流で充、放電して、出力端子24から出力
すべきデータDoutの立ち上がり、立ち下がりを急峻にす
る目的で、両トランジスタのコンダクタンスが大きく設
定されている。
示す。出力バッファ回路の出力段は、ソースが正極性の
電源電圧VDDに接続され、ドレインがデータ出力端子24
に接続されたＰチャネルのMOSトランジスタQpと、ソー
スがアース電圧VSSに接続され、ドレインが上記出力端
子24に接続されたＮチャネルのMOSトランジスタQnとか
ら構成されている。そして、前記センスアンプ21で検出
されたデータに基づいて上記両トランジスタのいずれか
一方がオン状態にされ、このオン状態のトランジスタを
介してデータ出力端子24に接続された負荷容量CoがVDD
で充電もしくはVSSに放電される。そして、この負荷容
量Coを大きな電流で充、放電して、出力端子24から出力
すべきデータDoutの立ち上がり、立ち下がりを急峻にす
る目的で、両トランジスタのコンダクタンスが大きく設
定されている。
この出力バッファ回路に対し、上記電源電圧VDDとアー
ス電圧VSSはそれぞれ電源装置200から配線201,202を介
して供給される。このため、VDDとVSSの配線201,202に
存在するインダクタンス203,204の影響によりこれらの
配線に大きな電流が流れると、電圧VDD，VSSに大きな電
位変動が発生する。すなわち、両配線に存在するインダ
クタンス203,204の値をそれぞれＬとし、配線201もしく
は202に流れる電流の時間的変化の割合いをdi/dtとする
と、配線201もしくは202には次の式で与えられるような
電位変化Δｖが発生する。
ス電圧VSSはそれぞれ電源装置200から配線201,202を介
して供給される。このため、VDDとVSSの配線201,202に
存在するインダクタンス203,204の影響によりこれらの
配線に大きな電流が流れると、電圧VDD，VSSに大きな電
位変動が発生する。すなわち、両配線に存在するインダ
クタンス203,204の値をそれぞれＬとし、配線201もしく
は202に流れる電流の時間的変化の割合いをdi/dtとする
と、配線201もしくは202には次の式で与えられるような
電位変化Δｖが発生する。
Δｖ＝Ｌ・（di/dt） …１ 第17図は、上記第16図回路における各ノードの電圧、電
流変化を示す波形図である。第17図中、IsはチャネルMO
SトランジスタQpのドレイン電流であり、ItはＮチャネ
ルMOSトランジスタQnのドレイン電流である。トランジ
スタQp,Qnがスイッチングして、トランジスタQpのドレ
イン電流IsもしくはトランジスタQnのドレイン電流Itが
流れると、電圧VDD，VSSには第17図に示すような電位変
動が生じる。
流変化を示す波形図である。第17図中、IsはチャネルMO
SトランジスタQpのドレイン電流であり、ItはＮチャネ
ルMOSトランジスタQnのドレイン電流である。トランジ
スタQp,Qnがスイッチングして、トランジスタQpのドレ
イン電流IsもしくはトランジスタQnのドレイン電流Itが
流れると、電圧VDD，VSSには第17図に示すような電位変
動が生じる。
このように出力バッファ回路からデータが出力されると
きに出力段に大きな電流が流れることにより、半導体メ
モリ内部で電圧VDD，VSSに電位変動が生じる。そして、
この電位変動により半導体メモリに誤動作が引き起こさ
れる。負荷容量に対する充、放電電流によって引き起こ
される誤動作は、半導体メモリが高速動作を要求され、
より短時間で負荷容量の充、放電を行う場合、より大き
な電流を流す必要があるため、益々起り易くなる。
きに出力段に大きな電流が流れることにより、半導体メ
モリ内部で電圧VDD，VSSに電位変動が生じる。そして、
この電位変動により半導体メモリに誤動作が引き起こさ
れる。負荷容量に対する充、放電電流によって引き起こ
される誤動作は、半導体メモリが高速動作を要求され、
より短時間で負荷容量の充、放電を行う場合、より大き
な電流を流す必要があるため、益々起り易くなる。
このような電源電圧の電位変動に基づいて引き起こされ
る誤動作には種々のものがあるが、その中の一つにセン
スアンプの誤動作がある。通常、センスアンプは、半導
体メモリにおいてデータを高速に読み出すために極めて
微小な電位変化を検出する必要がある。ところが、この
センスアンプにも出力バッファ回路に供給されるものと
同じ電源電圧VDD及びアース電圧VSSが供給されているた
め、これらの電位変動によりセンスアンプの誤動作が引
き起こされる。センスアンプは一対の各ビット線に接続
された二つの入力ノードの電位を比較し、その電位の高
低に応じて“L"レベルもしくは“H"レベルのデータを検
出する。このとき、二つの入力ノードに付随している寄
生容量の差等により、VDDもしくはVSSの変化に対する二
つの入力ノードの電位の応答速度が異なる。このため、
二つの入力ノードの電位の高低関係が一時的に逆転し、
この結果、誤ったデータが検出されることがある。この
ような誤動作はセンスアンプの二つの入力ノードの電位
差が小さな程、起り易い。しかし、データの読み出しの
速度の高速化のためにはこの電位が小さい程良いが、高
速性が要求される半導体メモリではこのような誤動作が
益々起り易くなる。さらに、半導体メモリ内部における
電圧VDD，VSSの電位変動は、入力段、例えば列もしくは
行アドレスバッファ回路の誤動作も誘発させる。すなわ
ち、電圧VDD，VSSの電位変動により、列もしくは行アド
レスバッファ回路の出力が一時的に反転する。すると、
前記パルス信号発生回路25はアドレス入力が正規に変化
したときと同様にパルス信号を出力する。このため、こ
のパルス信号が供給される前記メモリセルアレイ18、セ
ンスアンプ21及び出力バッファ回路23は正規にアドレス
入力が変化したときと同様にそれぞれ動作を開始し、こ
の後、出力バッファ回路23からは希望しないデータが出
力され、誤動作が発生する。
る誤動作には種々のものがあるが、その中の一つにセン
スアンプの誤動作がある。通常、センスアンプは、半導
体メモリにおいてデータを高速に読み出すために極めて
微小な電位変化を検出する必要がある。ところが、この
センスアンプにも出力バッファ回路に供給されるものと
同じ電源電圧VDD及びアース電圧VSSが供給されているた
め、これらの電位変動によりセンスアンプの誤動作が引
き起こされる。センスアンプは一対の各ビット線に接続
された二つの入力ノードの電位を比較し、その電位の高
低に応じて“L"レベルもしくは“H"レベルのデータを検
出する。このとき、二つの入力ノードに付随している寄
生容量の差等により、VDDもしくはVSSの変化に対する二
つの入力ノードの電位の応答速度が異なる。このため、
二つの入力ノードの電位の高低関係が一時的に逆転し、
この結果、誤ったデータが検出されることがある。この
ような誤動作はセンスアンプの二つの入力ノードの電位
差が小さな程、起り易い。しかし、データの読み出しの
速度の高速化のためにはこの電位が小さい程良いが、高
速性が要求される半導体メモリではこのような誤動作が
益々起り易くなる。さらに、半導体メモリ内部における
電圧VDD，VSSの電位変動は、入力段、例えば列もしくは
行アドレスバッファ回路の誤動作も誘発させる。すなわ
ち、電圧VDD，VSSの電位変動により、列もしくは行アド
レスバッファ回路の出力が一時的に反転する。すると、
前記パルス信号発生回路25はアドレス入力が正規に変化
したときと同様にパルス信号を出力する。このため、こ
のパルス信号が供給される前記メモリセルアレイ18、セ
ンスアンプ21及び出力バッファ回路23は正規にアドレス
入力が変化したときと同様にそれぞれ動作を開始し、こ
の後、出力バッファ回路23からは希望しないデータが出
力され、誤動作が発生する。
（発明が解決しようとする課題） このように、出力バッファ回路を備え、アドレス入力の
変化を検出することによって内部回路の動作を開始させ
るようにした従来の半導体集積回路では、出力バッファ
回路が動作する際に電源にノイズが発生し、このノイズ
によって誤動作が発生し易いという欠点がある。
変化を検出することによって内部回路の動作を開始させ
るようにした従来の半導体集積回路では、出力バッファ
回路が動作する際に電源にノイズが発生し、このノイズ
によって誤動作が発生し易いという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、出力バッファ回路を備えた半導体集
積回路において、出力バッファ回路からデータを出力す
る際に発生する電源ノイズによる誤動作を防止すること
ができる半導体集積回路を提供することにある。
あり、その目的は、出力バッファ回路を備えた半導体集
積回路において、出力バッファ回路からデータを出力す
る際に発生する電源ノイズによる誤動作を防止すること
ができる半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、データ記憶手段と、アド
レス入力の変化を検知して第１のパルス信号を発生する
パルス信号発生手段と、上記アドレス入力に対応した上
記データ記憶手段の記憶データを検出するデータ検出手
段と、上記データ検出手段によって検出されたデータを
外部に出力するデータ出力手段と、上記パルス信号発生
手段で発生された第１のパルス信号のパルス幅が所定の
長さよりも短いときには上記データ出力手段から出力さ
れるデータのレベルが変化しないように制御し、所定の
長さ以上のときには上記データ検出手段で検出されたデ
ータに基づいて出力データのレベル設定を上記データ出
力手段で行わせるように制御するデータ出力動作制御手
段とから構成されている。
レス入力の変化を検知して第１のパルス信号を発生する
パルス信号発生手段と、上記アドレス入力に対応した上
記データ記憶手段の記憶データを検出するデータ検出手
段と、上記データ検出手段によって検出されたデータを
外部に出力するデータ出力手段と、上記パルス信号発生
手段で発生された第１のパルス信号のパルス幅が所定の
長さよりも短いときには上記データ出力手段から出力さ
れるデータのレベルが変化しないように制御し、所定の
長さ以上のときには上記データ検出手段で検出されたデ
ータに基づいて出力データのレベル設定を上記データ出
力手段で行わせるように制御するデータ出力動作制御手
段とから構成されている。
（作用） この発明では、パルス信号発生手段で発生されるパルス
信号のパルス幅の長さが正規にアドレス入力が変化した
場合とノイズによって発生される場合とで異なり、ノイ
ズによって発生されるパルス信号の方がパルス幅が短い
ことに着目したものであり、このパルス幅が所定の長さ
よりも短いときには、出力データのレベルが変化しない
ようにデータ出力手段の動作を制御することによって誤
動作が防止される。
信号のパルス幅の長さが正規にアドレス入力が変化した
場合とノイズによって発生される場合とで異なり、ノイ
ズによって発生されるパルス信号の方がパルス幅が短い
ことに着目したものであり、このパルス幅が所定の長さ
よりも短いときには、出力データのレベルが変化しない
ようにデータ出力手段の動作を制御することによって誤
動作が防止される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明を例えばRAM等の半導体メモリに実施
した場合の全体の構成を示すブロック図である。なお、
この場合にも説明を簡単にするため、データの書き込み
に関する回路部分は省略している。
した場合の全体の構成を示すブロック図である。なお、
この場合にも説明を簡単にするため、データの書き込み
に関する回路部分は省略している。
図において、11はそれぞれアドレス入力端子、12は上記
アドレス入力端子11に供給される複数ビットからなる列
アドレス信号の各ビット信号と同一レベル及び反対レベ
ルの互いに相補な内部列アドレス信号を発生する列アド
レスバッファ回路、13は上記アドレス入力端子11に供給
される複数ビットからなる行アドレス信号の各ビット信
号と同一レベル及び反対レベルの互いに相補な内部行ア
ドレス信号を発生する行アドレスバッファ回路、14は上
記内部列アドレス信号が供給される列デコーダ、15は上
記内部行アドレス信号が供給される行デコーダ、16は上
記列デコーダ14の出力によって選択的に駆動される列選
択線、17は上記行デコーダ15の出力によって選択的に駆
動される行線、18は図示しない複数個のメモリセルがマ
トリクス状に配置されたメモリセルアレイ、19は上記メ
モリセルアレイ18内のメモリセルが接続されたビット
線、20は上記列選択線16の信号に基づいて上記ビット線
対19を選択する列ゲート回路、21は上記列ゲート回路20
で選択されたビット線上のデータの検出を行うセンスア
ンプ、22は上記センスアンプ21の検出データが供給さ
れ、この検出データを出力制御する伝達制御回路、23は
出力バッファ回路、24はデータ出力端子、25は上記内部
列アドレス信号及び内部行アドレス信号のレベル変化を
検知することによってアドレス入力の変化を検出しパル
ス信号を発生するパルス信号発生回路、26は上記パルス
信号発生回路で発生されたパルス信号のパルス幅が所定
の長さ以上のときにパルス信号を発生するパルス幅検知
回路である。そして、上記メモリセルアレイ18、センス
アンプ21及び出力バッファ回路23の動作は上記パルス信
号発生回路25からの出力パルス信号によって制御され
る。例えば、このパルス信号に基づき、メモリセルアレ
イ18では各ビット線19のプリチャージ動作が、センスア
ンプ21ではデータのセンス動作が、さらに出力バッファ
回路23ではデータの出力動作がそれぞれ開始される。他
方、上記伝達制御回路22の動作はパルス幅検知回路26か
らの出力パルス信号によって制御される。すなわち、パ
ルス幅検知回路26からの出力パルス信号が入力したと
き、伝達制御回路22はセンスアンプ21の検出データを出
力バッファ回路23に急速に伝達する。また、上記パルス
信号発生回路25で発生されるパルス信号のパルス幅は、
メモリセルアレイ18、センスアンプ21及び出力バッファ
回路23それぞれが十分なマージンを持って動作するよう
にある程度以上の長さに設定される。
アドレス入力端子11に供給される複数ビットからなる列
アドレス信号の各ビット信号と同一レベル及び反対レベ
ルの互いに相補な内部列アドレス信号を発生する列アド
レスバッファ回路、13は上記アドレス入力端子11に供給
される複数ビットからなる行アドレス信号の各ビット信
号と同一レベル及び反対レベルの互いに相補な内部行ア
ドレス信号を発生する行アドレスバッファ回路、14は上
記内部列アドレス信号が供給される列デコーダ、15は上
記内部行アドレス信号が供給される行デコーダ、16は上
記列デコーダ14の出力によって選択的に駆動される列選
択線、17は上記行デコーダ15の出力によって選択的に駆
動される行線、18は図示しない複数個のメモリセルがマ
トリクス状に配置されたメモリセルアレイ、19は上記メ
モリセルアレイ18内のメモリセルが接続されたビット
線、20は上記列選択線16の信号に基づいて上記ビット線
対19を選択する列ゲート回路、21は上記列ゲート回路20
で選択されたビット線上のデータの検出を行うセンスア
ンプ、22は上記センスアンプ21の検出データが供給さ
れ、この検出データを出力制御する伝達制御回路、23は
出力バッファ回路、24はデータ出力端子、25は上記内部
列アドレス信号及び内部行アドレス信号のレベル変化を
検知することによってアドレス入力の変化を検出しパル
ス信号を発生するパルス信号発生回路、26は上記パルス
信号発生回路で発生されたパルス信号のパルス幅が所定
の長さ以上のときにパルス信号を発生するパルス幅検知
回路である。そして、上記メモリセルアレイ18、センス
アンプ21及び出力バッファ回路23の動作は上記パルス信
号発生回路25からの出力パルス信号によって制御され
る。例えば、このパルス信号に基づき、メモリセルアレ
イ18では各ビット線19のプリチャージ動作が、センスア
ンプ21ではデータのセンス動作が、さらに出力バッファ
回路23ではデータの出力動作がそれぞれ開始される。他
方、上記伝達制御回路22の動作はパルス幅検知回路26か
らの出力パルス信号によって制御される。すなわち、パ
ルス幅検知回路26からの出力パルス信号が入力したと
き、伝達制御回路22はセンスアンプ21の検出データを出
力バッファ回路23に急速に伝達する。また、上記パルス
信号発生回路25で発生されるパルス信号のパルス幅は、
メモリセルアレイ18、センスアンプ21及び出力バッファ
回路23それぞれが十分なマージンを持って動作するよう
にある程度以上の長さに設定される。
このような構成において、いま、出力バッファ回路23か
らデータが出力される際に電源ノイズにより列アドレス
バッファ回路12もしくは行アドレスバッファ回路13が誤
動作したとする。すなわち、列アドレスバッファ回路12
もしくは行アドレスバッファ回路13に供給されている電
源電圧もしくはアース電圧の電位変動により、内部列ア
ドレス信号もしくは内部行アドレス信号が一時的に反転
したとする。このとき、パルス信号発生回路25はアドレ
ス入力が正規に変化したときと同時にパルス信号を発生
する。このパルス信号が供給されることにより、メモリ
セルアレイ18、センスアンプ21及び出力バッファ回路23
は正規にアドレス入力が変化したときと同様にそれぞれ
動作を開始する。このときパルス信号発生回路25で発生
されるパルス信号のパルス幅は、正規にアドレス入力が
変化したときに発生されるパルス信号と比べて十分に短
い。従って、パルス幅検知回路26はパルス信号発生回路
25で発生されたパルス信号のパルス幅が所定の長さより
も短いことを検知し、パルス信号は発生しない。伝達制
御回路22にはパルス信号が供給されないので、センスア
ンプ21で希望しない新たなデータが検出されたとして
も、この検出データは出力バッファ回路23に供給される
ことがない。このため、出力バッファ回路23から既に出
力されているデータのレベルは変化せず、従来のように
希望しないデータが出力されるような誤動作の発生が防
止される。
らデータが出力される際に電源ノイズにより列アドレス
バッファ回路12もしくは行アドレスバッファ回路13が誤
動作したとする。すなわち、列アドレスバッファ回路12
もしくは行アドレスバッファ回路13に供給されている電
源電圧もしくはアース電圧の電位変動により、内部列ア
ドレス信号もしくは内部行アドレス信号が一時的に反転
したとする。このとき、パルス信号発生回路25はアドレ
ス入力が正規に変化したときと同時にパルス信号を発生
する。このパルス信号が供給されることにより、メモリ
セルアレイ18、センスアンプ21及び出力バッファ回路23
は正規にアドレス入力が変化したときと同様にそれぞれ
動作を開始する。このときパルス信号発生回路25で発生
されるパルス信号のパルス幅は、正規にアドレス入力が
変化したときに発生されるパルス信号と比べて十分に短
い。従って、パルス幅検知回路26はパルス信号発生回路
25で発生されたパルス信号のパルス幅が所定の長さより
も短いことを検知し、パルス信号は発生しない。伝達制
御回路22にはパルス信号が供給されないので、センスア
ンプ21で希望しない新たなデータが検出されたとして
も、この検出データは出力バッファ回路23に供給される
ことがない。このため、出力バッファ回路23から既に出
力されているデータのレベルは変化せず、従来のように
希望しないデータが出力されるような誤動作の発生が防
止される。
第２図は上記実施例回路内の列のアドレスバッファ回路
12もしくは行アドレスバッファ回路13における信号１ビ
ット分の具体的な構成を示す回路図である。アドレス入
力端子11に供給される１ビットのアドレス信号Aiは、偶
数個すなわち図示のように４個のCMOS型インバータ31,3
2,33,34を通過することによりAiと同一の論理レベルを
持つ内部アドレス信号Aiとして出力される。他方、アド
レス信号Aiは、奇数個すなわち図示のように３個のCMOS
型インバータ31,32,35を通過することによりAiと反対の
論理レベルを持つ内部アドレス信号▲▼として出力
される。
12もしくは行アドレスバッファ回路13における信号１ビ
ット分の具体的な構成を示す回路図である。アドレス入
力端子11に供給される１ビットのアドレス信号Aiは、偶
数個すなわち図示のように４個のCMOS型インバータ31,3
2,33,34を通過することによりAiと同一の論理レベルを
持つ内部アドレス信号Aiとして出力される。他方、アド
レス信号Aiは、奇数個すなわち図示のように３個のCMOS
型インバータ31,32,35を通過することによりAiと反対の
論理レベルを持つ内部アドレス信号▲▼として出力
される。
第３図は上記実施例回路内のパルス信号発生回路25の具
体的な構成を示す回路図である。この回路は、図示のよ
うに、前記列アドレスバッファ回路12及び行アドレスバ
ッファ回路13から出力される各一対の相補な内部アドレ
ス信号Al,▲▼〜Am,▲▼（前記アドレス入力端
子11がｍ個である場合）それぞれの変化を検知してパル
ス信号Pl〜Pmを発生するｍ個のアドレス変化検知回路41
−ｌ〜41−ｍと、これらｍ個のアドレス変化検知回路の
出力Pl〜Pmに基づいてパルス信号Ｐを出力するORゲート
回路42とから構成されている。
体的な構成を示す回路図である。この回路は、図示のよ
うに、前記列アドレスバッファ回路12及び行アドレスバ
ッファ回路13から出力される各一対の相補な内部アドレ
ス信号Al,▲▼〜Am,▲▼（前記アドレス入力端
子11がｍ個である場合）それぞれの変化を検知してパル
ス信号Pl〜Pmを発生するｍ個のアドレス変化検知回路41
−ｌ〜41−ｍと、これらｍ個のアドレス変化検知回路の
出力Pl〜Pmに基づいてパルス信号Ｐを出力するORゲート
回路42とから構成されている。
第４図は上記第３図に示すパルス出力発生回路25で使用
されるアドレス変化検知回路の具体的構成を示す回路図
であり、第５図はその動作の一例を示すタイミングチャ
ートである。このアドレス変化検知回路は、１ビットの
内部アドレス信号Aiを所定時間遅延する遅延回路51、１
ビットの内部アドレス信号▲▼を上記遅延回路51と
同じ時間だけ遅延する遅延回路52、上記遅延回路51の遅
延出力AiDと上記内部アドレス信号▲▼が供給され
るCMOS型NANDゲート回路53、上記遅延回路52の遅延出力
▲▼と上記内部アドレス信号Aiが供給されるCMOS
型NANDゲート回路54、上記両NANDゲート回路53,54の出
力に基づいて出力Piを発生するCMOS型NANDゲート回路55
とから構成されている。
されるアドレス変化検知回路の具体的構成を示す回路図
であり、第５図はその動作の一例を示すタイミングチャ
ートである。このアドレス変化検知回路は、１ビットの
内部アドレス信号Aiを所定時間遅延する遅延回路51、１
ビットの内部アドレス信号▲▼を上記遅延回路51と
同じ時間だけ遅延する遅延回路52、上記遅延回路51の遅
延出力AiDと上記内部アドレス信号▲▼が供給され
るCMOS型NANDゲート回路53、上記遅延回路52の遅延出力
▲▼と上記内部アドレス信号Aiが供給されるCMOS
型NANDゲート回路54、上記両NANDゲート回路53,54の出
力に基づいて出力Piを発生するCMOS型NANDゲート回路55
とから構成されている。
第５図のタイミングチャートにおいて、アドレス入力が
正規に変化したことによって内部アドレス信号Ai,▲
▼が変化するときは出力Piに十分に長いパルス幅T1の
パルス信号が発生する。しかし、ノイズによって内部ア
ドレス信号Ai,▲▼が変化するときにはT1よりも短
いパルス幅T2のパルス状信号が発生する。
正規に変化したことによって内部アドレス信号Ai,▲
▼が変化するときは出力Piに十分に長いパルス幅T1の
パルス信号が発生する。しかし、ノイズによって内部ア
ドレス信号Ai,▲▼が変化するときにはT1よりも短
いパルス幅T2のパルス状信号が発生する。
第６図は上記実施例回路内のパルス幅検知回路26の具体
的構成を示す回路図であり、第７図はその動作の一例を
示すタイミングチャートである。このパルス幅検知回路
は、上記パルス信号発生回路25の出力Ｐを所定時間遅延
する遅延回路61、この遅延回路61の遅延出力PDとこの遅
延回路61で遅延される前の信号Ｐが供給されるCMOS型NA
NDゲート回路62、このNANDゲート回路62の出力を反転し
て信号POを出力するCMOS型インバータ63とから構成され
ている。
的構成を示す回路図であり、第７図はその動作の一例を
示すタイミングチャートである。このパルス幅検知回路
は、上記パルス信号発生回路25の出力Ｐを所定時間遅延
する遅延回路61、この遅延回路61の遅延出力PDとこの遅
延回路61で遅延される前の信号Ｐが供給されるCMOS型NA
NDゲート回路62、このNANDゲート回路62の出力を反転し
て信号POを出力するCMOS型インバータ63とから構成され
ている。
第７図のタイミングチャート中において、アドレス入力
が正規に変化し、Ｐとして十分に長いパルス幅T1のパル
ス状信号が入力したときは出力POにパルス状信号が発生
する。ところが、ノイズによる短いパルス幅T2のパルス
状信号が入力したときはPOにはパルス状信号は発生しな
い。従って、アドレス入力が正規に変化したときにの
み、このパルス幅検知回路26からパルス信号が出力さ
れ、これにより、前記伝達制御回路22の動作が制御され
る。
が正規に変化し、Ｐとして十分に長いパルス幅T1のパル
ス状信号が入力したときは出力POにパルス状信号が発生
する。ところが、ノイズによる短いパルス幅T2のパルス
状信号が入力したときはPOにはパルス状信号は発生しな
い。従って、アドレス入力が正規に変化したときにの
み、このパルス幅検知回路26からパルス信号が出力さ
れ、これにより、前記伝達制御回路22の動作が制御され
る。
第８図は上記パルス幅検知回路26の他の具体的な構成を
示す回路図であり、第９図はその動作の一例を示すタイ
ミングチャートである。このパルス幅検知回路は、前記
パルス信号発生回路25の出力Ｐを反転するCMOS型インバ
ータ71、ソース・ドレイン間が並列接続されたＮチャネ
ル及びＰチャネルMOSトランジスタからなり一端が上記
インバータ71の出力端に接続された抵抗回路72、この抵
抗回路72の他端とアース電圧VSSとの間に挿入された容
量73、上記抵抗回路72の他端と電源電圧VDDのノードと
の間にソース・ドレイン間が挿入されゲートに上記信号
Ｐが供給されるＰチャネルMOSトランジスタ74、上記抵
抗回路72の他端に接続されたCMOS型インバータ74、２個
のNORゲート回路からなり上記CMOS型インバータ75の出
力と後述する遅延回路79の出力が供給されるフリップフ
ロップ回路76、このフリップフロップ回路76の出力を反
転して出力POを得るCMOS型インバータ77、上記フリップ
フロップ回路76の出力を反転するCMOS型インバータ78、
このインバータ78の出力を所定時間遅延して上記フリッ
プフロップ回路76に供給する遅延回路79とから構成され
ている。
示す回路図であり、第９図はその動作の一例を示すタイ
ミングチャートである。このパルス幅検知回路は、前記
パルス信号発生回路25の出力Ｐを反転するCMOS型インバ
ータ71、ソース・ドレイン間が並列接続されたＮチャネ
ル及びＰチャネルMOSトランジスタからなり一端が上記
インバータ71の出力端に接続された抵抗回路72、この抵
抗回路72の他端とアース電圧VSSとの間に挿入された容
量73、上記抵抗回路72の他端と電源電圧VDDのノードと
の間にソース・ドレイン間が挿入されゲートに上記信号
Ｐが供給されるＰチャネルMOSトランジスタ74、上記抵
抗回路72の他端に接続されたCMOS型インバータ74、２個
のNORゲート回路からなり上記CMOS型インバータ75の出
力と後述する遅延回路79の出力が供給されるフリップフ
ロップ回路76、このフリップフロップ回路76の出力を反
転して出力POを得るCMOS型インバータ77、上記フリップ
フロップ回路76の出力を反転するCMOS型インバータ78、
このインバータ78の出力を所定時間遅延して上記フリッ
プフロップ回路76に供給する遅延回路79とから構成され
ている。
この回路では、信号Ｐが“L"レベルのときはトランジス
タ74を介して容量73が“H"レベルに充電されている。そ
して、第９図のタイミングチャートに示すように、アド
レス入力が正規に変化し、Ｐとして十分に長いパルス幅
T1のパルス状信号が入力したときは、抵抗回路72及びイ
ンバータ71内のＮチャネルMOSトランジスタを介して容
量73が放電され、抵抗回路72の他端の端子の信号ａは十
分に低電位まで低下する。このため、信号ａが供給され
るインバータ75の出力ｂは所定期間“H"レベルになる。
しかし、ノイズによる短いパルス幅T2のパルス状信号が
入力したときは上記信号ａが十分に低電位まで低下せず
に放電が終了してしまうため、インバータ75の出力ｂは
“L"レベルのままとなる。インバータ75の出力ｂが“H"
レベルに立ち上がった後はフリップフロップ回路76がリ
セットされ、フリップフロップ回路76の出力ｃが“L"レ
ベルに立ち下がる。この後、インバータ78の出力が“H"
レベルに立ち上がり、さらに遅延回路79による遅延時間
分だけ遅れた後にこの遅延回路79の出力ｄが“H"レベル
に立ち上がる。これによりフリップフロップ回路76はセ
ットされる、その出力ｃが“H"レベルに立ち上がる。従
って、インバータ77の出力として得られる信号POには、
アドレス入力が正規に変化したときにのみ信号ｃとは反
対レベルのパルス状信号が得られる。
タ74を介して容量73が“H"レベルに充電されている。そ
して、第９図のタイミングチャートに示すように、アド
レス入力が正規に変化し、Ｐとして十分に長いパルス幅
T1のパルス状信号が入力したときは、抵抗回路72及びイ
ンバータ71内のＮチャネルMOSトランジスタを介して容
量73が放電され、抵抗回路72の他端の端子の信号ａは十
分に低電位まで低下する。このため、信号ａが供給され
るインバータ75の出力ｂは所定期間“H"レベルになる。
しかし、ノイズによる短いパルス幅T2のパルス状信号が
入力したときは上記信号ａが十分に低電位まで低下せず
に放電が終了してしまうため、インバータ75の出力ｂは
“L"レベルのままとなる。インバータ75の出力ｂが“H"
レベルに立ち上がった後はフリップフロップ回路76がリ
セットされ、フリップフロップ回路76の出力ｃが“L"レ
ベルに立ち下がる。この後、インバータ78の出力が“H"
レベルに立ち上がり、さらに遅延回路79による遅延時間
分だけ遅れた後にこの遅延回路79の出力ｄが“H"レベル
に立ち上がる。これによりフリップフロップ回路76はセ
ットされる、その出力ｃが“H"レベルに立ち上がる。従
って、インバータ77の出力として得られる信号POには、
アドレス入力が正規に変化したときにのみ信号ｃとは反
対レベルのパルス状信号が得られる。
第10図は上記パルス幅検知回路26の他の具体的な構成を
示す回路図であり、前記第６図のパルス幅検知回路26と
組合せて使用されるものである。また、第11図にその動
作の一例を示すタイミングチャートを示す。
示す回路図であり、前記第６図のパルス幅検知回路26と
組合せて使用されるものである。また、第11図にその動
作の一例を示すタイミングチャートを示す。
このパルス幅検知回路は、上記第６図回路の出力POを反
転するCMOS型インバータ81、ソース・ドレイン間が並列
接続されたＮチャネル及びＰチャネルMOSトランジスタ
からなり一端が上記インバータ81の出力端に接続された
抵抗回路82、この抵抗回路82の他端とアース電圧VSSと
の間に挿入された容量83、上記抵抗回路82の他端に接続
されゲートに上記第６図回路の出力POが供給されるＮチ
ャネルMOSトランジスタ84、上記抵抗回路82の他端の信
号及び上記第６図回路の出力POが供給されるCMOS型NOR
ゲート回路85とから構成されている。
転するCMOS型インバータ81、ソース・ドレイン間が並列
接続されたＮチャネル及びＰチャネルMOSトランジスタ
からなり一端が上記インバータ81の出力端に接続された
抵抗回路82、この抵抗回路82の他端とアース電圧VSSと
の間に挿入された容量83、上記抵抗回路82の他端に接続
されゲートに上記第６図回路の出力POが供給されるＮチ
ャネルMOSトランジスタ84、上記抵抗回路82の他端の信
号及び上記第６図回路の出力POが供給されるCMOS型NOR
ゲート回路85とから構成されている。
この回路では、入力信号POが“L"レベルのときはインバ
ータ81内のＰチャネルMOSトランジスタを介して容量83
が“H"レベルに充電されている。そして、第11図のタイ
ミングチャートに示すように、POが“H"レベルに立ち上
がるとトランジスタ84がオンし、容量83に蓄えられてい
た電荷がこのトランジスタ84を介して急速に放電される
ため、抵抗回路82の他端の信号ｅはVSSになる。この結
果、CMOS型NORゲート回路85の出力PO′には、前記第６
図のパルス幅検知回路26の出力POが“L"レベルになって
から所定パルス幅のパルス状信号が得られる。このた
め、この第10図回路を第６図回路と組合せて用いること
により、前記第１図中の伝達制御回路22はより遅くタイ
ミングで動作が開始されることになり、その分、メモリ
セルアレイ18、センスアンプ21の動作余裕が増加する。
ータ81内のＰチャネルMOSトランジスタを介して容量83
が“H"レベルに充電されている。そして、第11図のタイ
ミングチャートに示すように、POが“H"レベルに立ち上
がるとトランジスタ84がオンし、容量83に蓄えられてい
た電荷がこのトランジスタ84を介して急速に放電される
ため、抵抗回路82の他端の信号ｅはVSSになる。この結
果、CMOS型NORゲート回路85の出力PO′には、前記第６
図のパルス幅検知回路26の出力POが“L"レベルになって
から所定パルス幅のパルス状信号が得られる。このた
め、この第10図回路を第６図回路と組合せて用いること
により、前記第１図中の伝達制御回路22はより遅くタイ
ミングで動作が開始されることになり、その分、メモリ
セルアレイ18、センスアンプ21の動作余裕が増加する。
第12図は上記実施例回路内の伝達制御回路22の具体的構
成を示す回路図である。この回路は、前記センスアンプ
21と前記出力バッファ回路23との間にソース・ドレイン
間が挿入されゲートに上記第６図回路、第８図回路で得
られる信号POもしくは上記第10図回路で得られる信号P
O′が供給されるＮチャネルMOSトランジスタからなるス
イッチ素子91と、前記センスアンプ21と前記出力バッフ
ァ回路23との間に挿入され、例えば抵抗92とコンデンサ
93とからなるノイズ除去回路94とから構成されている。
成を示す回路図である。この回路は、前記センスアンプ
21と前記出力バッファ回路23との間にソース・ドレイン
間が挿入されゲートに上記第６図回路、第８図回路で得
られる信号POもしくは上記第10図回路で得られる信号P
O′が供給されるＮチャネルMOSトランジスタからなるス
イッチ素子91と、前記センスアンプ21と前記出力バッフ
ァ回路23との間に挿入され、例えば抵抗92とコンデンサ
93とからなるノイズ除去回路94とから構成されている。
次にこのような構成でなる回路の動作を説明する。入力
アドレスが変化し、前記第１図中のメモリセルアレイ18
で新たなメモリセルが選択され、そのデータが前記セン
スアンプ21で検出される。このとき、パルス幅検知回路
26ではパルス信号が発生されるので、伝達制御回路内の
スイッチ素子91がオンし、センスアンプ21で検出された
データは出力バッファ回路23に迅速に伝達される。
アドレスが変化し、前記第１図中のメモリセルアレイ18
で新たなメモリセルが選択され、そのデータが前記セン
スアンプ21で検出される。このとき、パルス幅検知回路
26ではパルス信号が発生されるので、伝達制御回路内の
スイッチ素子91がオンし、センスアンプ21で検出された
データは出力バッファ回路23に迅速に伝達される。
他方、列アドレスバッファ回路12や行アドレスバッファ
回路13の誤動作によりメモリセルアレイ18で新たなメモ
リセルが選択された場合には、パルス幅検知回路26では
パルス信号が発生されず、伝達制御回路内のスイッチ素
子91はオンしない。このとき、センスアンプ21で検出さ
れたデータはノイズ除去回路94によって除去され、出力
バッファ回路23に伝達されることはない。このため、新
しいデータが伝達されないので、出力バッファ回路23で
は、パルス信号発生回路25からの出力パルス信号が供給
されても以前に出力しているデータ出力端子24のデータ
のレベルがそのまま保持される。
回路13の誤動作によりメモリセルアレイ18で新たなメモ
リセルが選択された場合には、パルス幅検知回路26では
パルス信号が発生されず、伝達制御回路内のスイッチ素
子91はオンしない。このとき、センスアンプ21で検出さ
れたデータはノイズ除去回路94によって除去され、出力
バッファ回路23に伝達されることはない。このため、新
しいデータが伝達されないので、出力バッファ回路23で
は、パルス信号発生回路25からの出力パルス信号が供給
されても以前に出力しているデータ出力端子24のデータ
のレベルがそのまま保持される。
第13図は上記実施例回路内の伝達制御回路22の他の具体
的構成を示す回路図である。この回路は、前記センスア
ンプ21の検出データを反転するCMOS型インバータ101、
このインバータ101の出力を反転するCMOS型インバータ1
02、このインバータ102の出力を反転するCMOS型インバ
ータ103、このインバータ103の出力を反転するCMOS型イ
ンバータ104、前記第６図回路、第８図回路で得られる
信号POもしくは上記第10図回路で得られる信号PO′が
“H"レベルのときにのみ動作して上記インバータ104の
出力を反転するCMOS型論理回路105、このCMOS型論理回
路105及び上記インバータ104の共通出力ノード106とア
ース電圧VSSとの間に接続された容量107、上記ノード10
6の信号が供給されるCMOS型インバータ108、前記信号PO
もしくは信号PO′が“H"レベルのときにのみ動作して上
記インバータ102の出力を反転するCMOS型論理回路109、
このCMOS型論理回路109及び上記インバータ108の共通出
力ノード110とアース電圧VSSとの間に接続された容量11
1、上記ノード110の信号が供給されるCMOS型インバータ
112とから構成されており、インバータ112の出力が出力
バッファ回路23に供給される。
的構成を示す回路図である。この回路は、前記センスア
ンプ21の検出データを反転するCMOS型インバータ101、
このインバータ101の出力を反転するCMOS型インバータ1
02、このインバータ102の出力を反転するCMOS型インバ
ータ103、このインバータ103の出力を反転するCMOS型イ
ンバータ104、前記第６図回路、第８図回路で得られる
信号POもしくは上記第10図回路で得られる信号PO′が
“H"レベルのときにのみ動作して上記インバータ104の
出力を反転するCMOS型論理回路105、このCMOS型論理回
路105及び上記インバータ104の共通出力ノード106とア
ース電圧VSSとの間に接続された容量107、上記ノード10
6の信号が供給されるCMOS型インバータ108、前記信号PO
もしくは信号PO′が“H"レベルのときにのみ動作して上
記インバータ102の出力を反転するCMOS型論理回路109、
このCMOS型論理回路109及び上記インバータ108の共通出
力ノード110とアース電圧VSSとの間に接続された容量11
1、上記ノード110の信号が供給されるCMOS型インバータ
112とから構成されており、インバータ112の出力が出力
バッファ回路23に供給される。
次にこのような構成でなる回路の動作を説明する。入力
アドレスが変化し、前記第１図中のメモリセルアレイ18
で新たなメモリセルが選択され、そのデータが前記セン
スアンプ21で検出される。このとき、パルス幅検知回路
26ではパルス信号が発生されるので、CMOS型論理回路10
5、109はそれぞれインバータとして動作する。このた
め、容量107がインバータ104とCMOS型論理回路105の出
力によって急速に充、放電され、容量111がインバータ1
08とCMOS型論理回路109の出力によって急速に充、放電
される。このため、インバータ101に供給された検出デ
ータは短時間でインバータ112から出力され、出力バッ
ファ回路23に迅速に伝達される。
アドレスが変化し、前記第１図中のメモリセルアレイ18
で新たなメモリセルが選択され、そのデータが前記セン
スアンプ21で検出される。このとき、パルス幅検知回路
26ではパルス信号が発生されるので、CMOS型論理回路10
5、109はそれぞれインバータとして動作する。このた
め、容量107がインバータ104とCMOS型論理回路105の出
力によって急速に充、放電され、容量111がインバータ1
08とCMOS型論理回路109の出力によって急速に充、放電
される。このため、インバータ101に供給された検出デ
ータは短時間でインバータ112から出力され、出力バッ
ファ回路23に迅速に伝達される。
他方、列アドレスバッファ回路12や行アドレスバッファ
回路13の誤動作によりメモリセルアレイ18で新たなメモ
リセルが選択された場合には、パルス幅検知回路26では
パルス信号が発生されず、CMOS型論理回路105、109は動
作しない。このときはセンスアンプ21で検出されたデー
タ変化はノード106及び110によってほとんど吸収され、
このデータ変化は出力バッファ回路23には伝達されな
い。
回路13の誤動作によりメモリセルアレイ18で新たなメモ
リセルが選択された場合には、パルス幅検知回路26では
パルス信号が発生されず、CMOS型論理回路105、109は動
作しない。このときはセンスアンプ21で検出されたデー
タ変化はノード106及び110によってほとんど吸収され、
このデータ変化は出力バッファ回路23には伝達されな
い。
第14図はこの発明をRAM等の半導体メモリに実施した場
合のこの他の実施例の構成を示すブロック図である。こ
の実施例のRAMは前記伝達制御回路22の代りに、ラッチ
回路27をセンスアンプ21と出力バッファ回路23との間に
設けるようにしたものである。上記ラッチ回路27は前記
パルス幅検知回路26からパルス信号が出力されたときに
センスアンプ21の検出データをラッチし、出力バッファ
回路23に出力する。従って、列アドレスバッファ回路12
や行アドレスバッファ回路13の誤動作によりメモリセル
アレイ18で新たなメモリセルが選択される場合には、こ
のラッチ回路27は新たなデータをラッチせず、出力バッ
ファ回路23からの出力データも変化しない。
合のこの他の実施例の構成を示すブロック図である。こ
の実施例のRAMは前記伝達制御回路22の代りに、ラッチ
回路27をセンスアンプ21と出力バッファ回路23との間に
設けるようにしたものである。上記ラッチ回路27は前記
パルス幅検知回路26からパルス信号が出力されたときに
センスアンプ21の検出データをラッチし、出力バッファ
回路23に出力する。従って、列アドレスバッファ回路12
や行アドレスバッファ回路13の誤動作によりメモリセル
アレイ18で新たなメモリセルが選択される場合には、こ
のラッチ回路27は新たなデータをラッチせず、出力バッ
ファ回路23からの出力データも変化しない。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例ではこの発明をRAMに実施した場合につい
て説明したが、これは前記メモリセルアレイがROMセル
で構成されたROMに実施することも可能である。また、
第14図に示したラッチ回路27を、第１図の伝達制御回路
22と出力バッファ回路23との間に設ける等、種々の応用
も可能である。
種々の変形が可能であることはいうまでもない。例えば
上記各実施例ではこの発明をRAMに実施した場合につい
て説明したが、これは前記メモリセルアレイがROMセル
で構成されたROMに実施することも可能である。また、
第14図に示したラッチ回路27を、第１図の伝達制御回路
22と出力バッファ回路23との間に設ける等、種々の応用
も可能である。
［発明の効果］ 以上説明したようにこの発明によれば、出力バッファ回
路を備えた半導体集積回路において、出力バッファ回路
からデータを出力する際に発生する電源ノイズによる誤
動作を防止することができる。
路を備えた半導体集積回路において、出力バッファ回路
からデータを出力する際に発生する電源ノイズによる誤
動作を防止することができる。
第１図はこの発明の一実施例によるRAMの全体のブロッ
ク図、第２図は上記実施例回路内のアドレスバッファ回
路の一部の具体的回路図、第３図は上記実施例回路内の
パルス信号発生回路の具体的回路図、第４図は第３図の
パルス信号発生回路で使用されるアドレス変化検知回路
の具体的回路図、第５図は第４図回路の動作の一例を示
すタイミングチャート、第６図は上記実施例回路内のパ
ルス幅検知回路の一例を示す具体的回路図、第７図は第
６図回路の動作の一例を示すタイミングチャート、第８
図は上記実施例回路内のパルス幅検知回路の他の例を示
す具体的回路図、第９図は第８図回路の動作の一例を示
すタイミングチャート、第10図は上記実施例回路内のパ
ルス幅検知回路のさらに他の例を示す具体的回路図、第
11図は第10図回路の動作の一例を示すタイミングチャー
ト、第12図は上記実施例回路内の伝達制御回路の一例を
示す具体的回路図、第13図は上記実施例回路内の伝達制
御回路の他の例を示す具体的回路図、第14図はこの発明
の他の実施例によるRAMの全体のブロック図、第15図は
従来のRAMのブロック図、第16図はRAMの出力バッファ回
路の出力段の構成を示す回路図、第17図は上記第16図回
路における各ノードの電圧、電流変化を示す波形図であ
る。 11…アドレス入力端子、12…列アドレスバッファ回路、
13…行アドレスバッファ回路、14…列デコーダ、15…行
デコーダ、16…列選択線、17…行線、18…メモリセルア
レイ、19…ビット線、20…列ゲート回路、21…センスア
ンプ、22…伝達制御回路、23…出力バッファ回路、24…
データ出力端子、25…パルス信号発生回路、26…パルス
幅検知回路、27…ラッチ回路。
ク図、第２図は上記実施例回路内のアドレスバッファ回
路の一部の具体的回路図、第３図は上記実施例回路内の
パルス信号発生回路の具体的回路図、第４図は第３図の
パルス信号発生回路で使用されるアドレス変化検知回路
の具体的回路図、第５図は第４図回路の動作の一例を示
すタイミングチャート、第６図は上記実施例回路内のパ
ルス幅検知回路の一例を示す具体的回路図、第７図は第
６図回路の動作の一例を示すタイミングチャート、第８
図は上記実施例回路内のパルス幅検知回路の他の例を示
す具体的回路図、第９図は第８図回路の動作の一例を示
すタイミングチャート、第10図は上記実施例回路内のパ
ルス幅検知回路のさらに他の例を示す具体的回路図、第
11図は第10図回路の動作の一例を示すタイミングチャー
ト、第12図は上記実施例回路内の伝達制御回路の一例を
示す具体的回路図、第13図は上記実施例回路内の伝達制
御回路の他の例を示す具体的回路図、第14図はこの発明
の他の実施例によるRAMの全体のブロック図、第15図は
従来のRAMのブロック図、第16図はRAMの出力バッファ回
路の出力段の構成を示す回路図、第17図は上記第16図回
路における各ノードの電圧、電流変化を示す波形図であ
る。 11…アドレス入力端子、12…列アドレスバッファ回路、
13…行アドレスバッファ回路、14…列デコーダ、15…行
デコーダ、16…列選択線、17…行線、18…メモリセルア
レイ、19…ビット線、20…列ゲート回路、21…センスア
ンプ、22…伝達制御回路、23…出力バッファ回路、24…
データ出力端子、25…パルス信号発生回路、26…パルス
幅検知回路、27…ラッチ回路。
Claims (1)
- 【請求項１】データ記憶手段と、 アドレス信号の変化を検知して第１のパルス信号を発生
するパルス信号発生手段と、 上記アドレス信号に対応した上記データ記憶手段の記憶
データを検出するデータ検出手段と、 上記データ検出手段に接続され、第１の応答速度及びこ
れよりも遅い第２の応答速度を有するデータ伝達手段
と、 上記データ伝達手段により伝達されるデータを外部に出
力するデータ出力手段と、 上記パルス信号発生手段で発生された第１のパルス信号
のパルス幅が所定の長さ以上のときに第２のパルス信号
を発生するパルス幅検知手段とを具備し、 上記データ伝達手段は上記パルス幅検知手段で発生され
た第２のパルス信号により制御され、上記パルス幅検知
手段で第２のパルス信号が発生されるときは上記データ
伝達手段において第１の応答速度でデータを上記データ
出力手段に伝達させ、上記パルス幅検知手段で第２のパ
ルス信号が発生されないときは上記データ伝達手段にお
いて第２の応答速度でデータを上記データ出力手段に伝
達させるように構成したことを特徴とする半導体集積回
路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252971A JPH07118195B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体集積回路 |
| US07/290,721 US4959816A (en) | 1987-12-28 | 1988-12-27 | Semiconductor integrated circuit |
| DE3855797T DE3855797T2 (de) | 1987-12-28 | 1988-12-28 | Integrierte Halbleiterschaltung |
| EP94109913A EP0624878B1 (en) | 1987-12-28 | 1988-12-28 | Semiconductor integrated circuit |
| EP88121806A EP0322901B1 (en) | 1987-12-28 | 1988-12-28 | Semiconductor integrated circuit |
| DE3853814T DE3853814T2 (de) | 1987-12-28 | 1988-12-28 | Integrierte Halbleiterschaltung. |
| US07/568,734 US5056064A (en) | 1987-12-28 | 1990-08-17 | Semiconductor integrated circuit |
| US07/722,530 US5200926A (en) | 1987-12-28 | 1991-06-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252971A JPH07118195B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101698A JPH02101698A (ja) | 1990-04-13 |
| JPH07118195B2 true JPH07118195B2 (ja) | 1995-12-18 |
Family
ID=17244700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252971A Expired - Fee Related JPH07118195B2 (ja) | 1987-12-28 | 1988-10-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118195B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530012B2 (ja) * | 1988-11-18 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
| JPH0434791A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
| JPH0612631B2 (ja) * | 1986-10-17 | 1994-02-16 | 日本電気株式会社 | 半導体メモリ |
-
1988
- 1988-10-07 JP JP63252971A patent/JPH07118195B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02101698A (ja) | 1990-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |