JP2004079124A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004079124A JP2004079124A JP2002241109A JP2002241109A JP2004079124A JP 2004079124 A JP2004079124 A JP 2004079124A JP 2002241109 A JP2002241109 A JP 2002241109A JP 2002241109 A JP2002241109 A JP 2002241109A JP 2004079124 A JP2004079124 A JP 2004079124A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- memory device
- semiconductor memory
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】強誘電体メモリよりなる半導体記憶装置において、保存されている不要なデータを効率よく、かつ少ない消費電力で破壊すること。
【解決手段】データ破壊信号（ＤＥＬ）とチップ選択信号（／ＣＳ）との組み合わせにより、アドレスにより指定されたメモリ領域に対して読み出し動作をおこなった後、ビット線を接地電位にプリチャージしてからプレート線の電位を下げることによって、その読み出し動作によってデータが破壊された領域にデータが書き戻されるのを停止する。その際、ワード線の電位を、データの書き戻しのための電位まで昇圧せずに、ＶＤＤレベルに保つ構成としてもよい。また、ビット線を接地電位にクランプすることによって、読み出されたデータが外部へ出力されるのを停止する構成とし、センスアンプの動作を停止する構成としてもよい。
【選択図】 図１
【解決手段】データ破壊信号（ＤＥＬ）とチップ選択信号（／ＣＳ）との組み合わせにより、アドレスにより指定されたメモリ領域に対して読み出し動作をおこなった後、ビット線を接地電位にプリチャージしてからプレート線の電位を下げることによって、その読み出し動作によってデータが破壊された領域にデータが書き戻されるのを停止する。その際、ワード線の電位を、データの書き戻しのための電位まで昇圧せずに、ＶＤＤレベルに保つ構成としてもよい。また、ビット線を接地電位にクランプすることによって、読み出されたデータが外部へ出力されるのを停止する構成とし、センスアンプの動作を停止する構成としてもよい。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリで構成された半導体記憶装置に関する。
【０００２】
強誘電体メモリは、キャパシタ膜に強誘電体を用い、その残留分極によってデータを記憶する不揮発性メモリである。データを保持するのに電源が不要であるため、ＩＣカードにデータを記憶保持させるための記憶装置としての適用が考えられる。将来的には、各種アプリケーションを一枚のＩＣカードに組み込んだ多目的ＩＣカードなども考えられる。このような多目的ＩＣカードでは、強誘電体メモリよりなる記憶装置（以下、単にＦｅＲＡＭとする）は、データの保存のためだけでなく、アプリケーションの作業領域としても使用されると考えられる。
【０００３】
【従来の技術】
従来のＦｅＲＡＭにおけるデータ読み出し処理は、図２４に示すように、メモリセルからビット線にデータを読み出し（ステップＳ２４１）、それをセンスアンプで増幅して（ステップＳ２４２）、外部へ出力した後（ステップＳ２４３）、データの読み出しにより破壊されたデータをメモリセルに書き戻し（ステップＳ２４４）、ビット線を接地電位にプリチャージして初期化する（ステップＳ２４５）という流れとなっている。ステップＳ２４４のデータの書き戻し作業は、リストアと呼ばれている。
【０００４】
図２５は、従来のＦｅＲＡＭにおけるデータ読み出し処理のタイミング・ダイヤグラムである。図２５に示すように、データ読み出し時には、プリチャージ信号（／ＰＲＣ）の電位が相対的に低い電位レベル（以下、Ｌレベルとする）となり、ワード線（ＷＬ）の電位、およびプレート線を駆動する信号（ＰＬＣＬＫ）がともに相対的に高い電位レベル（以下、Ｈレベルとする）となる。
【０００５】
その状態で、センスアンプを駆動する信号（ＳＡＣＬＫ）がＨレベルとなると、一対のビット線ＢＬ，／ＢＬの電位のセンシングがおこなわれ、ビット線ＢＬ，／ＢＬの電位が確定する。その後、ワード線（ＷＬ）がさらに高い電圧まで昇圧され、リストアがおこなわれる。その後、プリチャージ信号（／ＰＲＣ）の電位がＨレベルに復帰し、ビット線ＢＬ，／ＢＬがプリチャージされて初期化される。
【０００６】
図２６は、従来のＦｅＲＡＭにおけるワード線（ＷＬ）を昇圧させるための回路の構成を示す図であり、図２７はその動作のタイミング・ダイヤグラムである。図２６および図２７に示すように、ワード線（ＷＬ）を起動するための信号（ＷＬＢＯＯＴ）により第１のＭＯＳトランジスタ１がアクティブとなり、図示しないワード線駆動回路からＨレベルのワード線イネーブル信号（ＷＬＥ）が供給される。そして、第２のＭＯＳトランジスタ２がアクティブとなる。
【０００７】
それによって、ワード線（ＷＬ）に、図示しないワード線駆動回路から供給された信号（ＷＬＣＬＯＣＫ）がバッファ３を介して正の電源電位（以下、ＶＤＤとする）レベルのワード線駆動クロック信号（ＷＬＣＬＫ）として供給され、ワード線（ＷＬ）がほぼＶＤＤレベルまで充電される。ワード線（ＷＬ）には、カップリング容量となるコンデンサ４が接続されている。リストアの動作時には、このコンデンサ４の駆動信号（ＢＯＯＳＴＣＬＫ）がＨレベルとなり、カップリングによりワード線（ＷＬ）のレベルが昇圧される。
【０００８】
ところで、ＦｅＲＡＭの構成において、ワード線（ＷＬ）とプレート線との組み合わせに関し、つぎの二つのタイプがある。第１は、図２８に示すように、ＷＬ１のワード線にＰＬ１のプレート線が対応し、ＷＬ２のワード線にＰＬ２のプレート線が対応するという１対１対応のタイプである。第２は、図２９に示すように、ＷＬ１とＷＬ２のワード線がＰＬ１のプレート線を共有するというタイプである。図３０は、従来のプレート線共有タイプのＦｅＲＡＭにおけるワード線選択を制御する回路の構成を示す図であり、図３１はその動作のタイミング・ダイヤグラムである。
【０００９】
図３０および図３１に示すように、ブロック選択信号（ＢＬＯＣＫＳＥＬ）がＨレベルとなり、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）がＨレベルとなると、それらを入力とする第１のナンド・ゲート１０の出力信号はＬレベルとなり、第１のＮＭＯＳトランジスタ１１にＬレベルのゲート信号（ＷＬＰＣ１）として供給される。したがって、第１のＮＭＯＳトランジスタ１１はオフ状態となる。
【００１０】
また、第１のナンド・ゲート１０の出力信号は、第１のインバータ１２により反転され、ＨレベルのＷＬＢＯＯＴ信号の入力によって第２のＮＭＯＳトランジスタ１３がオンしたときに、第３のＮＭＯＳトランジスタ１４にＨレベルのゲート信号（ＷＬＳＥＬ１ＧＴ）として供給される。したがって、第３のＮＭＯＳトランジスタ１４はオン状態となる。このとき、第３のＮＭＯＳトランジスタ１４のドレインに、図示しないワード線駆動回路からＨレベルのＷＬＣＬＯＣＫ信号が供給されると、第３のＮＭＯＳトランジスタ１４のソースから、１本のプレート線を共有する一対のワード線のうちの第１のワード線に対して、ＶＤＤレベルのワード線駆動クロック信号（ＷＬＣＬＫ１Ｌ）が出力される。つまり、第１のワード線が選択される。
【００１１】
一方、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）がＨレベルであるため、それを反転したアドレス選択信号（／ＡＤＤＲ＿ＳＥＬ）はＬレベルとなる。このＬレベルのアドレス選択信号（／ＡＤＤＲ＿ＳＥＬ）とＨレベルのブロック選択信号（ＢＬＯＣＫＳＥＬ）を入力とする第２のナンド・ゲート１５の出力信号はＨレベルとなる。したがって、第４のＮＭＯＳトランジスタ１６のゲートには、第２のナンド・ゲート１５からＨレベルのゲート信号（ＷＬＰＣ２）が供給されることになり、第４のＮＭＯＳトランジスタ１６はオン状態となる。この第４のＮＭＯＳトランジスタ１６のオンにより、１本のプレート線を共有する一対のワード線のうちの第２のワード線に対するワード線駆動クロック信号（ＷＬＣＬＫ２Ｌ）が接地電位となるので、第２のワード線は非選択状態となる。
【００１２】
このとき、第２のナンド・ゲート１５の出力信号は、第２のインバータ１７により反転されてＬレベルとなる。このＬレベルの信号は、ＨレベルのＷＬＢＯＯＴ信号の入力によって第５のＮＭＯＳトランジスタ１８がオンしたときに、第６のＮＭＯＳトランジスタ１９にゲート信号（ＷＬＳＥＬ２ＧＴ）として供給される。したがって、第６のＮＭＯＳトランジスタ１９はオフ状態となり、図示しないワード線駆動回路から供給されたＨレベルのＷＬＣＬＯＣＫ信号が、第２のワード線に対するワード線駆動クロック信号（ＷＬＣＬＫ２Ｌ）として出力されるのを防いでいる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したように、将来、多目的ＩＣカード等において、ＦｅＲＡＭをアプリケーションの作業領域として使用した場合、アプリケーションの作業が終了し、作業中にＦｅＲＡＭに供給されていた電源が遮断されても、ＦｅＲＡＭには作業中のデータが残ってしまう。この作業領域からの意図しないデータの漏洩を防ぐには、アプリケーションの作業終了時に、不要なデータを消去したり、無意味なデータを上書きして、不要データの破壊をおこなう必要がある。そのため、煩雑な手続きが必要であったり、任意のビットのデータを反転させてリストアする際に、センスアンプのラッチを反転させるため、無駄な電力が消費されるなどの問題点がある。
【００１４】
また、従来、不当な手段によりデータにアクセスされるのを防ぐため、アクセス認証の失敗回数の上限値をあらかじめ決めておき、アクセス認証が失敗した回数を記録することにより、安全性を確保するシステムがあるが、この上限値を改鋳される危険性があり、必ずしも万能ではないという問題点がある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであって、ＦｅＲＡＭに保存されている不要なデータを効率よく、かつ少ない消費電力で破壊することが可能な半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＦｅＲＡＭにおいて、アドレスにより指定されたメモリ領域に対して読み出し動作をおこなった後、ビット線を接地電位にプリチャージしてからプレート線の電位を下げることによって、その読み出し動作によってデータが破壊された領域にデータが書き戻されるのを停止する構成であることを特徴とする。その際、ワード線の電位を、データの書き戻しのための電位まで昇圧せずに、ＶＤＤレベルに保つ構成としてもよい。また、ビット線を接地電位にクランプすることによって、読み出されたデータが外部へ出力されるのを停止する構成とし、センスアンプの動作を停止する構成としてもよい。
【００１７】
この発明によれば、データの読み出し動作によって、そのデータ読み出し対象のメモリ領域のデータは破壊されるが、その破壊されたデータが読み出し動作後に書き戻されないので、当該メモリ領域のデータは破壊されたままとなる。また、ワード線の昇圧や、センスアンプの動作が停止されることによって、消費電力が抑えられる。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体記憶装置の全体構成を示す概略図である。図１に示すように、このメモリデバイス（半導体記憶装置）２０は、強誘電体メモリからなる不揮発性のメモリブロック２１、そのメモリブロック２１に対するデータの書き込み動作、読み出し動作、または消去動作などを制御するための、たとえばＸデコーダ回路やＹデコーダ回路やセンスアンプなどからなるメモリブロック周辺回路２２、およびメモリブロック２１に対するデータの入出力のインタフェース（Ｉ／Ｏ Ｉｎｔｅｒｆａｃｅ）２３を有する。また、外部からアドレス信号、切り替え手段としての機能を有する制御信号であるデータ破壊信号（ＤＥＬ）、およびチップ選択信号（／ＣＳ）がそれぞれ入力される各種制御信号線２４，２５，２６、並びにデータバス２７が設けられている。
【００１９】
図２は、図１に示すメモリデバイス２０の図示しないプレート線を駆動するためのプレート線制御回路の機能について説明するための図である。図２に示すように、プレート線制御回路（ＰＬＣＴＬ）３０は、従来のＦｅＲＡＭにおいて用いられていたプレート線を駆動するための信号（ＰＬＣＬＫ）、ワード線駆動クロック信号（ＷＬＣＬＫ）およびプリチャージ信号（／ＰＲＣ）を用い、これらの信号とデータ破壊信号（ＤＥＬ）とに基づいて、プレート線を駆動するための新たな信号（ＰＬＤＲＶ）を生成する。この新たなプレート線駆動信号（ＰＬＤＲＶ）によりプレート線が駆動され、データの破壊がおこなわれる。したがって、プレート線制御回路（ＰＬＣＴＬ）３０は、データ破壊手段としての機能を有する。
【００２０】
新たなプレート線駆動信号（ＰＬＤＲＶ）は、従来のプレート線駆動信号（ＰＬＣＬＫ）よりも、立ち下がりのタイミングが遅くなり、ビット線が接地電位にプリチャージされた後に立ち下がる。新たなプレート線駆動信号（ＰＬＤＲＶ）の立ち下がりのタイミングが、図２において破線で示す従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになるか、それよりも遅いタイミングになるかは、データ破壊信号（ＤＥＬ）に基づいて制御される。
【００２１】
図３は、プレート線制御回路（ＰＬＣＴＬ）３０の構成の一例を示す回路図である。図３に示すように、プレート線制御回路（ＰＬＣＴＬ）３０は、たとえば１個のＰＭＯＳトランジスタ３１、４個のＮＭＯＳトランジスタ３２，３３，３４，３５、ナンド・ゲート３６および６個のインバータ３７，３８，３９，４０，４１，４２により構成されている。従来のプレート線駆動信号（ＰＬＣＬＫ）は、第１のインバータ３７により反転され、ＰＭＯＳトランジスタ３１および第１のＮＭＯＳトランジスタ３２により構成されるインバータ回路に入力される。このインバータ回路から新たなプレート線駆動信号（ＰＬＤＲＶ）が出力される。
【００２２】
第１のＮＭＯＳトランジスタ３２のソースは、第２のＮＭＯＳトランジスタ３３のドレインに接続されている。第２のＮＭＯＳトランジスタ３３のソース電位は、負の電源電位または接地電位（以下、ＶＳＳとする）レベルである。したがって、第２のＮＭＯＳトランジスタ３３がオン状態のときに、新たなプレート線駆動信号（ＰＬＤＲＶ）は、従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになる。つまり、新たなプレート線駆動信号（ＰＬＤＲＶ）の立ち下がりのタイミングは、図２において破線で示す従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになる。
【００２３】
第２のＮＭＯＳトランジスタ３３のオン／オフの切り替えは、データ破壊信号（ＤＥＬ）に基づいて制御される。データ破壊信号（ＤＥＬ）は、第３のＮＭＯＳトランジスタ３４がオン状態のときに、プレート線制御回路（ＰＬＣＴＬ）３０内に取り込まれ、第２のインバータ３８と第３のインバータ３９によりラッチされる。第３のＮＭＯＳトランジスタ３４のオン／オフの切り替えは、ワード線駆動クロック信号（ＷＬＣＬＫ）に基づいて制御される。
【００２４】
ラッチされた信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）は、第４のインバータ４０により反転される。この反転された信号（ＤＥＬＣＴＬ２）と、プリチャージ信号（／ＰＲＣ）を第５のインバータ４１により反転した信号とが、ナンド・ゲート３６に入力される。このナンド・ゲート３６の出力信号は、第２のＮＭＯＳトランジスタ３３のゲートに入力され、第２のＮＭＯＳトランジスタ３３のオン／オフの切り替えを制御する。
【００２５】
また、第２のインバータ３８と第３のインバータ３９によりラッチされた信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）は、第４のＮＭＯＳトランジスタ３５がオン状態になることによって、ＶＳＳレベルにリセットされる。第４のＮＭＯＳトランジスタ３５のオン／オフの切り替えは、ワード線駆動クロック信号（ＷＬＣＬＫ）が第６のインバータ４２により反転された信号に基づいて制御される。
【００２６】
図４は、メモリデバイス２０から読み出されたデータを、メモリデバイス２０の外部へ出力するか否かを制御するために、データ破壊信号（ＤＥＬ）をラッチする回路の機能について説明するための図である。図４に示すように、データ破壊信号ラッチ回路５０は、チップ選択信号（／ＣＳ）に基づいて、データ破壊信号（ＤＥＬ）をラッチし、そのラッチした信号を、読み出し動作を制御する信号（ＤＥＬＣＴＬ）として出力する。
【００２７】
図５は、データ破壊信号ラッチ回路５０の構成の一例を示す回路図である。図５に示すように、データ破壊信号ラッチ回路５０は、たとえば２個のＰＭＯＳトランジスタ５１，５２、３個のＮＭＯＳトランジスタ５３，５４，５５、ナンド・ゲート５６、７個のインバータ５７，５８，５９，６０，６１，６２，６３および２個の遅延線６４，６５により構成されている。
【００２８】
データ破壊信号ラッチ回路５０に入力されたチップ選択信号（／ＣＳ）は、第７のインバータ５７により反転される。その反転された信号（ＣＳ０）は、チップ選択信号（／ＣＳ）を第１の遅延線６４により遅延させた信号（／ＤＥＬＡＹＥＤ＿ＣＳ）とともに、第２のナンド・ゲート５６に入力される。第２のナンド・ゲート５６の出力信号は、第８のインバータ５８により反転される。その反転された信号（ＣＳ＿ＥＤＧＥ０）は、第２の遅延線６５により遅延される。
【００２９】
第２の遅延線６５により遅延された信号（ＣＳ＿ＥＤＧＥ１）は、第９のインバータ５９により反転されて第２のＰＭＯＳトランジスタ５１のゲートに入力されるとともに、第５のＮＭＯＳトランジスタ５３のゲートに入力される。第２のＰＭＯＳトランジスタ５１と第５のＮＭＯＳトランジスタ５３とは、ドレインが共通接続されており、ここから出力された信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）は、第１０のインバータ６０と第１１のインバータ６１によりラッチされる。ラッチされた信号は、第１２のインバータ６２により反転され、読み出し動作を制御する信号（ＤＥＬＣＴＬ）として出力される。
【００３０】
第２のＰＭＯＳトランジスタ５１のソース電位は、第３のＰＭＯＳトランジスタ５２がオン状態のときに、ＶＤＤレベルとなる。一方、第５のＮＭＯＳトランジスタ５３のソース電位は、第６のＮＭＯＳトランジスタ５４がオン状態のときに、ＶＳＳレベルとなる。第３のＰＭＯＳトランジスタ５２および第６のＮＭＯＳトランジスタ５４のオン／オフの切り替えは、データ破壊信号（ＤＥＬ）が第１３のインバータ６３により反転された信号（／ＤＥＬ０）に基づいて制御される。
【００３１】
また、第１０のインバータ６０と第１１のインバータ６１によりラッチされた信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）は、第７のＮＭＯＳトランジスタ５５がオン状態になることによって、ＶＳＳレベルにリセットされる。第７のＮＭＯＳトランジスタ５５のオン／オフの切り替えは、チップ選択信号（／ＣＳ）に基づいて制御される。
【００３２】
図６は、メモリデバイス２０から読み出されたデータを、メモリデバイス２０の外部へ出力しないためにビット線の電位をクランプする回路の構成の一例を示す回路図である。図６に示すように、ビット線ＢＬ，／ＢＬには、プリチャージ用の第８のＮＭＯＳトランジスタ６６が接続されている。このＮＭＯＳトランジスタ６６のオン／オフの切り替えは、クランプ制御信号（ＣＬＡＭＰＣＴＬ）に基づいて制御される。
【００３３】
クランプ制御信号（ＣＬＡＭＰＣＴＬ）は、データ破壊信号ラッチ回路５０から出力された読み出し制御信号（ＤＥＬＣＴＬ）と、従来のＦｅＲＡＭにおいて用いられていたセンスアンプを駆動する信号（ＳＡＣＬＫ）とを入力とするアンド・ゲート６７から出力される。データの読み出し時にビット線ＢＬ，／ＢＬがクランプされると、読み出されたデータが外部に出力されなくなる。したがって、第８のＮＭＯＳトランジスタ６６およびアンド・ゲート６７は、データ出力停止手段としての機能を有する。なお、従来のＦｅＲＡＭにおいて用いられていたセンスアンプを駆動する信号（ＳＡＣＬＫ）の代わりに、ワード線やプレート線を制御する信号を用いてもよい。
【００３４】
図７は、センスアンプによるセンシング動作を制御する回路の機能について説明するための図である。図７に示すように、センスアンプ制御回路（Ｓ／Ａ Ｃｏｎｔｒｏｌｌｅｒ）７０は、たとえば読み出し動作を制御する信号（ＤＥＬＣＴＬ）の反転信号（／ＤＥＬＣＴＬ）と、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）との論理積をセンスアンプ・イネーブル信号（ＳＡＥ）として出力する回路である。センスアンプ・イネーブル信号（ＳＡＥ）は、図示しないセンスアンプ駆動回路に供給され、それによってセンスアンプが駆動される。したがって、センスアンプ制御回路７０はセンシング停止手段としての機能を有する。
【００３５】
図８は、ワード線（ＷＬ）の昇圧を制御する回路の構成の一例を示す図である。図８に示すように、本実施の形態におけるワード線昇圧制御回路８０は、従来の回路（図２６参照）の構成に、ブースト制御回路（ＢＯＯＳＴ Ｃｏｎｔｒｏｌｌｅｒ）８１を追加した構成となっている。なお、図８に示す構成において、図２６と同じ構成については同一の符号を付して説明を省略する。ブースト制御回路８１は、カップリング容量となるコンデンサ４を駆動するために従来のＦｅＲＡＭにおいて用いられていた信号（ＢＯＯＳＴＣＬＫ）と、データ破壊信号（ＤＥＬ）の反転信号（／ＤＥＬ）との論理積をとり、それをコンデンサ４の新たな駆動信号（ＢＯＯＳＴＣＴＬ）として出力する。したがって、ブースト制御回路８１は昇圧停止手段としての機能を有する。
【００３６】
つぎに、上述した構成のメモリデバイス２０の動作について説明する。まず、メモリデバイス２０から読み出されたデータを外部へ出力するとともに、データが読み出されたメモリ領域のデータを破壊する場合（ケース１とする）の動作について説明する。この場合の処理は、図９に示すように、メモリセルからビット線にデータを読み出し（ステップＳ９１）、それをセンスアンプで増幅して（ステップＳ９２）、外部へ出力した後（ステップＳ９３）、プレート線の電位を下げる前に、ビット線を接地電位（ＧＮＤ）にプリチャージして初期化する（ステップＳ９４）というシーケンスとなる。
【００３７】
つぎに、ケース１の動作タイミングについて説明する。ここで、本実施の形態では、特に限定しないが、たとえばデータ破壊信号（ＤＥＬ）がＬレベルのときに、通常動作、すなわちデータ読み出しにともなってリストアをおこなうように動作するものとする。
【００３８】
図１０は、ケース１のタイミング・ダイヤグラムである（各種信号については、図３および図５を参照）。図１０に示すように、まず、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わる。それによって、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。データ破壊信号（ＤＥＬ）、読み出し動作を制御する信号（ＤＥＬＣＴＬ）、ワード線駆動クロック信号（ＷＬＣＬＫ）、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルのままである。
【００３９】
ついで、データ破壊信号（ＤＥＬ）がＨレベルに切り替わる。そして、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わり、Ｈレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされる。また、従来のプレート線駆動信号（ＰＬＣＬＫ）がＨレベルに切り替わり、新たなプレート線駆動信号（ＰＬＤＲＶ）もＨレベルに切り替わる。そして、データの読み出しがおこなわれる。
【００４０】
データの読み出しが終了すると、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わる。しかし、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルの間は、プレート線制御回路（ＰＬＣＴＬ）３０にＨレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされているため、新たなプレート線駆動信号（ＰＬＤＲＶ）はＨレベルのままである。この間に、ビット線が接地電位にプリチャージされる。その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻る。それに伴って、新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルに戻る。つまり、プレート線の電位が下がる前にビット線が初期化されるので、リストアはおこなわれない。
【００４１】
その後、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わり、ラッチされていたＨレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）はＬレベルにリセットされる。そして、チップ選択信号（／ＣＳ）がＨレベルに復帰し、つづいてデータ破壊信号（ＤＥＬ）がＬレベルに復帰して、ケース１の動作が終了する。
【００４２】
つぎに、メモリデバイス２０から読み出されたデータを外部へ出力しないで、データが読み出されたメモリ領域のデータを破壊する場合（ケース２とする）の動作について説明する。この場合の処理は、図１１に示すように、メモリセルからビット線にデータを読み出し（ステップＳ１１１）、その直後にプレート線の電位を高くしたまま、ビット線を接地電位にプリチャージして初期化する（ステップＳ１１２）というシーケンスとなる。
【００４３】
つぎに、ケース２の動作タイミングについて説明する。図１２は、ケース２の制御系の信号のタイミング・ダイヤグラムであり、図１３は、ビット線に関する信号のタイミング・ダイヤグラムである（各種信号については、図３、図５および図６を参照）。図１２および図１３に示すように、まず、データ破壊信号（ＤＥＬ）がＬレベルからＨレベルに切り替わる。その後に、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わる。
【００４４】
それによって、データ破壊信号ラッチ回路５０にＨレベルの信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）がラッチされるので、読み出し動作を制御する信号（ＤＥＬＣＴＬ）は、ＬレベルからＨレベルに切り替わる。また、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。ワード線駆動クロック信号（ＷＬＣＬＫ）、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルのままである。
【００４５】
ついで、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わり、Ｈレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされる。また、従来のプレート線駆動信号（ＰＬＣＬＫ）がＨレベルに切り替わり、新たなプレート線駆動信号（ＰＬＤＲＶ）もＨレベルに切り替わる。そして、ビット線ＢＬ，／ＢＬにデータが読み出される。
【００４６】
ついで、ここまで従来のセンスアンプ駆動信号（ＳＡＣＬＫ）とクランプ制御信号（ＣＬＡＭＰＣＴＬ）はＬレベルであったが、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）がＨレベルに切り替わる。それに伴って、クランプ制御信号（ＣＬＡＭＰＣＴＬ）もＨレベルに切り替わる。それによって、ビット線ＢＬ，／ＢＬが接地電位にクランプされる。
【００４７】
その後、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わり、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）とクランプ制御信号（ＣＬＡＭＰＣＴＬ）がＬレベルに戻る。その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻り、新たなプレート線駆動信号（ＰＬＤＲＶ）がＬレベルに戻る。この場合も、プレート線の電位が下がる前にビット線が初期化されているので、リストアはおこなわれない。
【００４８】
その後、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わる。さらに、チップ選択信号（／ＣＳ）がＨレベルに復帰する。それに伴って、データ破壊信号ラッチ回路５０にラッチされていたＨレベルの信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）がＬレベルにリセットされるので、読み出し動作を制御する信号（ＤＥＬＣＴＬ）もＬレベルにリセットされる。そして、データ破壊信号（ＤＥＬ）がＬレベルに復帰して、ケース２の動作が終了する。
【００４９】
上述したケース１およびケース２においては、図１４に示すように、データ破壊信号（ＤＥＬ）がＨレベルになることによって、その反転信号（／ＤＥＬ）はＬレベルとなる。そのため、ビット線へのデータの読み出しが終わった後、従来のワード線（ＷＬ）を昇圧するための信号（ＢＯＯＳＴＣＬＫ）がＨレベルになっても、ワード線（ＷＬ）を昇圧するための新たな信号（ＢＯＯＳＴＣＴＬ）はＬレベルのままである（図８参照）。したがって、ワード線（ＷＬ）に接続されたコンデンサ４の電位が上がらないため、ワード線（ＷＬ）は昇圧されない。
【００５０】
また、上述したケース２において、図１５に示すように、読み出し動作を制御する信号（ＤＥＬＣＴＬ）がＨレベルになることによって、その反転信号（／ＤＥＬＣＴＬ）はＬレベルとなる。そのため、データの読み出し時に、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）がＨレベルになっても、センスアンプ・イネーブル信号（ＳＡＥ）はＬレベルのままである（図７参照）。したがって、センスアンプは駆動しない。
【００５１】
つぎに、メモリデバイス２０から読み出されたデータを外部へ出力するとともに、データが読み出されたメモリ領域にデータを書き戻す動作、すなわち通常の動作について説明する。この場合の処理は、図２４に示す従来の処理と同じである。図１６は、通常動作のタイミング・ダイヤグラムである（各種信号については、図３および図５を参照）。図１６に示すように、まず、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わり、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。
【００５２】
ついで、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わる。それによって、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）がＨレベルに切り替わり、データの読み出しがおこなわれる。データの読み出しが終了すると、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わり、それに伴って、新たなプレート線駆動信号（ＰＬＤＲＶ）もＬレベルに戻る。そして、ワード線が昇圧されて、破壊されたデータが書き戻される。
【００５３】
その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻る。そして、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わり、チップ選択信号（／ＣＳ）がＨレベルに復帰し、通常動作が終了する。この処理の間、データ破壊信号（ＤＥＬ）および読み出し動作を制御する信号（ＤＥＬＣＴＬ）はＬレベルのままである。
【００５４】
図１７は、本発明をプレート線共有タイプのＦｅＲＡＭに適用した装置のワード線選択を制御する回路の構成を示す図であり、図１８はその動作のタイミング・ダイヤグラムである。図１７に示すように、この回路は、従来の回路（図３０参照）の構成に、２個のノア・ゲート９１，９２と２個のインバータ９３，９４を追加した構成となっている。なお、図１７に示す構成において、図３０と同じ構成については同一の符号を付して説明を省略する。
【００５５】
一方のノア・ゲート９１には、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）とデータ破壊信号（ＤＥＬ）が入力され、その出力信号はインバータ９３により反転されて、ブロック選択信号（ＢＬＯＣＫＳＥＬ）とともに第１のナンド・ゲート１０に入力される。また、もう一方のノア・ゲート９２には、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）の反転信号（／ＡＤＤＲ＿ＳＥＬ）とデータ破壊信号（ＤＥＬ）が入力され、その出力信号はインバータ９４により反転されて、ブロック選択信号（ＢＬＯＣＫＳＥＬ）とともに第２のナンド・ゲート１５に入力される。
【００５６】
図１８に示すように、データ破壊信号（ＤＥＬ）がＨレベルとなり、ブロック選択信号（ＢＬＯＣＫＳＥＬ）がＨレベルとなると、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）によらず、第１のナンド・ゲート１０の出力信号、すなわち第１のＮＭＯＳトランジスタ１１のゲート入力信号（ＷＬＰＣ１）はＬレベルとなる。したがって、第１のＮＭＯＳトランジスタ１１はオフ状態となる。
【００５７】
また、第１のナンド・ゲート１０の出力信号は、第１のインバータ１２により反転され、第２のＮＭＯＳトランジスタ１３を介して、第３のＮＭＯＳトランジスタ１４のゲートに、Ｈレベルのゲート信号（ＷＬＳＥＬ１ＧＴ）として入力されるので、第３のＮＭＯＳトランジスタ１４はオン状態となる。したがって、第１のワード線を駆動する信号（ＷＬＣＬＫ１Ｌ）がＶＤＤレベルとなる。
【００５８】
一方、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）の反転信号（／ＡＤＤＲ＿ＳＥＬ）はＬレベルとなるが、その電位レベルによらず、第２のナンド・ゲート１５の出力信号もＬレベルとなる。第２のナンド・ゲート１５から、第２のワード線の駆動信号（ＷＬＣＬＫ２Ｌ）が出力されるまでの回路構成は、第１のナンド・ゲート１０から、第１のワード線の駆動信号（ＷＬＣＬＫ１Ｌ）が出力されるまでの回路構成と同じであるため、第２のワード線の駆動信号（ＷＬＣＬＫ２Ｌ）もＶＤＤレベルとなる。つまり、１本のプレート線を共有する一対のワード線が両方とも同時に選択されたことになる。したがって、ノア・ゲート９１，９２およびインバータ９３，９４は多重選択手段としての機能を有する。このようにワード線の多重選択をおこなうことによって、ワード線とプレート線が１対１で対応している構成に比べて、同一ブロックのデータを２倍の速さで破壊することができる。
【００５９】
図１９は、本発明を、アクセス等の有効回数を制限する機能の実現に適用した例を示す模式図である。この機能を実現するにあたっては、あらかじめメモリ領域全体１００のうちの所定のブロック１０１にデータが書き込まれた状態で出荷される。そして、エンドユーザ側で読み出しがおこなわれるたびに、このデータが書き込まれたブロック１０１内のデータが一つずつ読み出され、リストアされずに破壊される。アクセス制限データが書き込まれたブロック１０１に対するプレート線の駆動回路１０３は、上述したケース１と同様である。また、通常のデータ領域として使用されるメモリ領域（メモリバンク）１０２に対するプレート線の駆動回路（ＰＬ Ｄｒｉｖｅｒ）１０４は、従来同様である。なお、図１９において、符号１０５はワード線駆動回路（ＷＬ Ｄｒｉｖｅｒ）であり、符号１０６はセンスアンプ（Ｓ／Ａ）である。
【００６０】
図２０は、アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３と、通常のデータ領域として使用されるメモリ領域１０２に対するプレート線の駆動回路１０４の詳細な回路図である。アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３の個々のプレート線に対する駆動回路は、図３に示すプレート線制御回路（ＰＬＣＴＬ）３０と同じである。なお、図２０に示す構成において、図３と同じ構成については同一の符号を付して説明を省略する。
【００６１】
アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３において、従来のプレート線駆動信号（ＰＬＣＬＫ＿ＳＸ〜ＰＬＣＬＫ＿Ｓ１）は、ノア・ゲート１１１およびインバータ１１２からなる回路により生成される。そして、従来のプレート線駆動信号（ＰＬＣＬＫ＿ＳＸ〜ＰＬＣＬＫ＿Ｓ１）に基づいて、新たなプレート線駆動信号（ＰＬＤＲＶ＿ＳＸ〜ＰＬＤＲＶ＿Ｓ１）が生成される。
【００６２】
また、通常のデータ領域として使用されるメモリ領域１０２に対するプレート線の駆動回路１０４の個々のプレート線に対する駆動回路は、ノア・ゲート１１３およびインバータ１１４からなる回路により、従来のプレート線駆動信号（ＰＬＣＬＫ＿０１〜ＰＬＣＬＫ＿ＸＸ）を生成し、それを２個のインバータ１１５，１１６により２回反転して、新たなプレート線駆動信号（ＰＬＤＲＶ＿０１〜ＰＬＤＲＶ＿ＸＸ）を出力する構成となっている。
【００６３】
図２１に、アクセス制限データが書き込まれたブロック１０１からの読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムを、他のプレート線に関する信号との識別のために「Ｓ１」を付した信号について示す。図１０に示すダイヤグラムと同様に、ビット線ＢＬが接地電位にプリチャージされた後に、新たなプレート線駆動信号（ＰＬＤＲＶ＿Ｓ１）がＬレベルに戻るので、リストアがおこなわれない。したがって、アクセス等の有効回数が１回減ることになる。
【００６４】
図２２に、アクセス制限データが書き込まれたブロック１０１からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムを示す。これは、アクセス制限データが書き込まれたブロック１０１を、上述したようにアクセス制限データをあらかじめ記憶させておくために用いることのほかに、通常のリストアをおこなうメモリ領域と同じ形態で使用することができる構成となっており、通常のメモリ領域としての使用を選択したときのダイヤグラムである。図１６に示すダイヤグラムと同様に、新たなプレート線駆動信号（ＰＬＤＲＶ＿Ｓ１）がＬレベルに戻った後、ビット線ＢＬが接地電位にプリチャージされるまでの間に、リストアがおこなわれる。
【００６５】
図２３に、通常のデータ領域として使用されるメモリ領域１０２からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムを、他のプレート線に関する信号との識別のために「０１」を付した信号について示す。図１６に示すダイヤグラムと同様に、新たなプレート線駆動信号（ＰＬＤＲＶ＿０１）がＬレベルに戻った後、ビット線ＢＬが接地電位にプリチャージされるまでの間に、リストアがおこなわれる。
【００６６】
上述した実施の形態によれば、データの読み出し動作後にデータの書き戻しがおこなわれないため、データの読み出し動作によって破壊されたデータは読み出し終了後も破壊されたままとなるので、アプリケーション等の作業時に用いられた不要なデータを容易に破壊することができる。また、データの上書きをおこなわずにデータを破壊するため、ワード線の昇圧を停止することができ、さらには読み出しデータを外部に出力しない場合にはセンスアンプの動作を停止することができるので、データ破壊時の消費電力を抑えることができる。
【００６７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、メモリデバイス２０から読み出されたデータを外部へ出力しない場合、ビット線の電位を接地電位にクランプする代わりに、ビット線の電位をフローティングとしてもよい。
【００６８】
（付記１）強誘電体メモリよりなるメモリブロック、および前記メモリブロックに対するアクセスの制御をおこなう周辺回路を有する半導体記憶装置において、前記メモリブロックに対するデータ読み出し動作によって前記メモリブロックのデータが破壊された領域に、当該破壊されたデータを書き戻す動作を停止するデータ破壊手段を具備することを特徴とする半導体記憶装置。
【００６９】
（付記２）前記データ破壊手段は、ビット線が接地電位にプリチャージされた後にプレート線の電位を下げるプレート線制御回路を有することを特徴とする付記１に記載の半導体記憶装置。
【００７０】
（付記３）前記プレート線制御回路がプレート線の電位を下げるタイミングを、ビット線が接地電位にプリチャージされる前にするか、ビット線が接地電位にプリチャージされた後にするかを、外部から切り替える切り替え手段を備えていることを特徴とする付記２に記載の半導体記憶装置。
【００７１】
（付記４）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記３に記載の半導体記憶装置。
【００７２】
（付記５）ビット線が接地電位にプリチャージされた後に、前記プレート線制御回路がプレート線の電位を下げるまでの間、ワード線を書き込み電圧まで昇圧する動作を停止する昇圧停止手段を備えていることを特徴とする付記１〜４のいずれか一つに記載の半導体記憶装置。
【００７３】
（付記６）前記昇圧停止手段は、ワード線に接続されたカップリング容量の電位を制御するブースト制御回路であることを特徴とする付記５に記載の半導体記憶装置。
【００７４】
（付記７）前記ブースト制御回路がワード線の昇圧を停止するか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記５に記載の半導体記憶装置。
【００７５】
（付記８）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記７に記載の半導体記憶装置。
【００７６】
（付記９）前記メモリブロックから読み出されたデータを外部へ出力するのを停止するデータ出力停止手段を備えていることを特徴とする付記１〜８のいずれか一つに記載の半導体記憶装置。
【００７７】
（付記１０）前記データ出力停止手段は、ビット線を所定電位にクランプするクランプ回路であることを特徴とする付記９に記載の半導体記憶装置。
【００７８】
（付記１１）前記クランプ回路がビット線を所定電位にクランプするか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１０に記載の半導体記憶装置。
【００７９】
（付記１２）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１１に記載の半導体記憶装置。
【００８０】
（付記１３）センスアンプがビット線の電位を増幅するのを停止するセンシング停止手段を備えていることを特徴とする付記９〜１２のいずれか一つに記載の半導体記憶装置。
【００８１】
（付記１４）前記センシング停止手段がセンスアンプの動作を停止するか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１３に記載の半導体記憶装置。
【００８２】
（付記１５）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１４に記載の半導体記憶装置。
【００８３】
（付記１６）同一のプレート線と組み合わされている２本のワード線の電位を同時に上昇させる多重選択手段を備えていることを特徴とする付記１〜１５のいずれか一つに記載の半導体記憶装置。
【００８４】
（付記１７）前記多重選択手段が、同一のプレート線と組み合わされている２本のワード線の電位を同時に上昇させるか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１６に記載の半導体記憶装置。
【００８５】
（付記１８）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１７に記載の半導体記憶装置。
【００８６】
（付記１９）付記４、付記８、付記１２、付記１５および付記１８の制御信号は同一の信号であることを特徴とする半導体記憶装置。
【００８７】
【発明の効果】
本発明によれば、データの読み出し動作によって、そのデータ読み出し対象のメモリ領域のデータは破壊されるが、その破壊されたデータが読み出し動作後に書き戻されないので、当該メモリ領域のデータは破壊されたままとなる。したがって、アプリケーション等の作業時に用いられた不要なデータを容易に破壊することができる。また、本発明によれば、データを破壊する際に、データの上書きをおこなう必要がないので、ワード線の昇圧や、センスアンプの動作を停止することができる。したがって、データ破壊時の消費電力が抑えられる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の全体構成を示す概略図である。
【図２】本発明にかかる半導体記憶装置のプレート線制御回路の機能について説明するための図である。
【図３】本発明にかかる半導体記憶装置のプレート線制御回路の構成の一例を示す回路図である。
【図４】本発明にかかる半導体記憶装置のデータ破壊信号ラッチ回路の機能について説明するための図である。
【図５】本発明にかかる半導体記憶装置のデータ破壊信号ラッチ回路の構成の一例を示す回路図である。
【図６】本発明にかかる半導体記憶装置のビット線クランプ回路の構成の一例を示す回路図である。
【図７】本発明にかかる半導体記憶装置のセンスアンプの動作を制御する回路の機能について説明するための図である。
【図８】本発明にかかる半導体記憶装置のワード線の昇圧を制御する回路の構成の一例を示す回路図である。
【図９】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなわない場合の処理を示すフローチャートである。
【図１０】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムである。
【図１１】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない場合の処理を示すフローチャートである。
【図１２】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない処理のタイミング・ダイヤグラムである。
【図１３】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない処理のタイミング・ダイヤグラムである。
【図１４】本発明にかかる半導体記憶装置において、ワード線の昇圧をおこなわない処理のタイミング・ダイヤグラムである。
【図１５】本発明にかかる半導体記憶装置において、センスアンプを動作させない処理のタイミング・ダイヤグラムである。
【図１６】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図１７】本発明にかかる半導体記憶装置をプレート線共有タイプのＦｅＲＡＭに適用した場合のワード線選択を制御する回路の構成を示す回路図である。
【図１８】図１７に示す回路の動作を示すタイミング・ダイヤグラムである。
【図１９】本発明を、アクセス等の有効回数を制限する機能の実現に適用した例を示す模式図である。
【図２０】図１９に示す構成におけるプレート線駆動回路の詳細な構成を示す回路図である。
【図２１】図２０に示す回路において、アクセス制限データが書き込まれたブロックからの読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムである。
【図２２】図２０に示す回路において、アクセス制限データが書き込まれたブロックからの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図２３】図２０に示す回路において、通常のデータ領域として使用されるメモリ領域からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図２４】従来のＦｅＲＡＭにおけるデータ読み出し処理を示すフローチャートである。
【図２５】従来のＦｅＲＡＭにおけるデータ読み出し処理のタイミング・ダイヤグラムである。
【図２６】従来のＦｅＲＡＭにおけるワード線を昇圧させるための回路の構成を示す回路図である。
【図２７】図２６に示す回路の動作を示すタイミング・ダイヤグラムである。
【図２８】ワード線とプレート線とが１対１で対応するタイプのＦｅＲＡＭを示す模式図である。
【図２９】２本のワード線が１本のプレート線を共有するタイプのＦｅＲＡＭを示す模式図である。
【図３０】従来のプレート線共有タイプのＦｅＲＡＭにおけるワード線選択を制御する回路の構成を示す回路図である。
【図３１】図３０に示す回路の動作を示すタイミング・ダイヤグラムである。
【符号の説明】
ＤＥＬ 切り替え手段（データ破壊信号）
２０ 半導体記憶装置（メモリデバイス）
２１ メモリブロック
２２ メモリブロック周辺回路
３０ データ破壊手段（プレート線制御回路）
６６，６７ データ出力停止手段
７０ センシング停止手段（センスアンプ制御回路）
８１ 昇圧停止手段（ブースト制御回路）
９１，９２，９３，９４ 多重選択手段
【発明の属する技術分野】
本発明は、強誘電体メモリで構成された半導体記憶装置に関する。
【０００２】
強誘電体メモリは、キャパシタ膜に強誘電体を用い、その残留分極によってデータを記憶する不揮発性メモリである。データを保持するのに電源が不要であるため、ＩＣカードにデータを記憶保持させるための記憶装置としての適用が考えられる。将来的には、各種アプリケーションを一枚のＩＣカードに組み込んだ多目的ＩＣカードなども考えられる。このような多目的ＩＣカードでは、強誘電体メモリよりなる記憶装置（以下、単にＦｅＲＡＭとする）は、データの保存のためだけでなく、アプリケーションの作業領域としても使用されると考えられる。
【０００３】
【従来の技術】
従来のＦｅＲＡＭにおけるデータ読み出し処理は、図２４に示すように、メモリセルからビット線にデータを読み出し（ステップＳ２４１）、それをセンスアンプで増幅して（ステップＳ２４２）、外部へ出力した後（ステップＳ２４３）、データの読み出しにより破壊されたデータをメモリセルに書き戻し（ステップＳ２４４）、ビット線を接地電位にプリチャージして初期化する（ステップＳ２４５）という流れとなっている。ステップＳ２４４のデータの書き戻し作業は、リストアと呼ばれている。
【０００４】
図２５は、従来のＦｅＲＡＭにおけるデータ読み出し処理のタイミング・ダイヤグラムである。図２５に示すように、データ読み出し時には、プリチャージ信号（／ＰＲＣ）の電位が相対的に低い電位レベル（以下、Ｌレベルとする）となり、ワード線（ＷＬ）の電位、およびプレート線を駆動する信号（ＰＬＣＬＫ）がともに相対的に高い電位レベル（以下、Ｈレベルとする）となる。
【０００５】
その状態で、センスアンプを駆動する信号（ＳＡＣＬＫ）がＨレベルとなると、一対のビット線ＢＬ，／ＢＬの電位のセンシングがおこなわれ、ビット線ＢＬ，／ＢＬの電位が確定する。その後、ワード線（ＷＬ）がさらに高い電圧まで昇圧され、リストアがおこなわれる。その後、プリチャージ信号（／ＰＲＣ）の電位がＨレベルに復帰し、ビット線ＢＬ，／ＢＬがプリチャージされて初期化される。
【０００６】
図２６は、従来のＦｅＲＡＭにおけるワード線（ＷＬ）を昇圧させるための回路の構成を示す図であり、図２７はその動作のタイミング・ダイヤグラムである。図２６および図２７に示すように、ワード線（ＷＬ）を起動するための信号（ＷＬＢＯＯＴ）により第１のＭＯＳトランジスタ１がアクティブとなり、図示しないワード線駆動回路からＨレベルのワード線イネーブル信号（ＷＬＥ）が供給される。そして、第２のＭＯＳトランジスタ２がアクティブとなる。
【０００７】
それによって、ワード線（ＷＬ）に、図示しないワード線駆動回路から供給された信号（ＷＬＣＬＯＣＫ）がバッファ３を介して正の電源電位（以下、ＶＤＤとする）レベルのワード線駆動クロック信号（ＷＬＣＬＫ）として供給され、ワード線（ＷＬ）がほぼＶＤＤレベルまで充電される。ワード線（ＷＬ）には、カップリング容量となるコンデンサ４が接続されている。リストアの動作時には、このコンデンサ４の駆動信号（ＢＯＯＳＴＣＬＫ）がＨレベルとなり、カップリングによりワード線（ＷＬ）のレベルが昇圧される。
【０００８】
ところで、ＦｅＲＡＭの構成において、ワード線（ＷＬ）とプレート線との組み合わせに関し、つぎの二つのタイプがある。第１は、図２８に示すように、ＷＬ１のワード線にＰＬ１のプレート線が対応し、ＷＬ２のワード線にＰＬ２のプレート線が対応するという１対１対応のタイプである。第２は、図２９に示すように、ＷＬ１とＷＬ２のワード線がＰＬ１のプレート線を共有するというタイプである。図３０は、従来のプレート線共有タイプのＦｅＲＡＭにおけるワード線選択を制御する回路の構成を示す図であり、図３１はその動作のタイミング・ダイヤグラムである。
【０００９】
図３０および図３１に示すように、ブロック選択信号（ＢＬＯＣＫＳＥＬ）がＨレベルとなり、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）がＨレベルとなると、それらを入力とする第１のナンド・ゲート１０の出力信号はＬレベルとなり、第１のＮＭＯＳトランジスタ１１にＬレベルのゲート信号（ＷＬＰＣ１）として供給される。したがって、第１のＮＭＯＳトランジスタ１１はオフ状態となる。
【００１０】
また、第１のナンド・ゲート１０の出力信号は、第１のインバータ１２により反転され、ＨレベルのＷＬＢＯＯＴ信号の入力によって第２のＮＭＯＳトランジスタ１３がオンしたときに、第３のＮＭＯＳトランジスタ１４にＨレベルのゲート信号（ＷＬＳＥＬ１ＧＴ）として供給される。したがって、第３のＮＭＯＳトランジスタ１４はオン状態となる。このとき、第３のＮＭＯＳトランジスタ１４のドレインに、図示しないワード線駆動回路からＨレベルのＷＬＣＬＯＣＫ信号が供給されると、第３のＮＭＯＳトランジスタ１４のソースから、１本のプレート線を共有する一対のワード線のうちの第１のワード線に対して、ＶＤＤレベルのワード線駆動クロック信号（ＷＬＣＬＫ１Ｌ）が出力される。つまり、第１のワード線が選択される。
【００１１】
一方、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）がＨレベルであるため、それを反転したアドレス選択信号（／ＡＤＤＲ＿ＳＥＬ）はＬレベルとなる。このＬレベルのアドレス選択信号（／ＡＤＤＲ＿ＳＥＬ）とＨレベルのブロック選択信号（ＢＬＯＣＫＳＥＬ）を入力とする第２のナンド・ゲート１５の出力信号はＨレベルとなる。したがって、第４のＮＭＯＳトランジスタ１６のゲートには、第２のナンド・ゲート１５からＨレベルのゲート信号（ＷＬＰＣ２）が供給されることになり、第４のＮＭＯＳトランジスタ１６はオン状態となる。この第４のＮＭＯＳトランジスタ１６のオンにより、１本のプレート線を共有する一対のワード線のうちの第２のワード線に対するワード線駆動クロック信号（ＷＬＣＬＫ２Ｌ）が接地電位となるので、第２のワード線は非選択状態となる。
【００１２】
このとき、第２のナンド・ゲート１５の出力信号は、第２のインバータ１７により反転されてＬレベルとなる。このＬレベルの信号は、ＨレベルのＷＬＢＯＯＴ信号の入力によって第５のＮＭＯＳトランジスタ１８がオンしたときに、第６のＮＭＯＳトランジスタ１９にゲート信号（ＷＬＳＥＬ２ＧＴ）として供給される。したがって、第６のＮＭＯＳトランジスタ１９はオフ状態となり、図示しないワード線駆動回路から供給されたＨレベルのＷＬＣＬＯＣＫ信号が、第２のワード線に対するワード線駆動クロック信号（ＷＬＣＬＫ２Ｌ）として出力されるのを防いでいる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したように、将来、多目的ＩＣカード等において、ＦｅＲＡＭをアプリケーションの作業領域として使用した場合、アプリケーションの作業が終了し、作業中にＦｅＲＡＭに供給されていた電源が遮断されても、ＦｅＲＡＭには作業中のデータが残ってしまう。この作業領域からの意図しないデータの漏洩を防ぐには、アプリケーションの作業終了時に、不要なデータを消去したり、無意味なデータを上書きして、不要データの破壊をおこなう必要がある。そのため、煩雑な手続きが必要であったり、任意のビットのデータを反転させてリストアする際に、センスアンプのラッチを反転させるため、無駄な電力が消費されるなどの問題点がある。
【００１４】
また、従来、不当な手段によりデータにアクセスされるのを防ぐため、アクセス認証の失敗回数の上限値をあらかじめ決めておき、アクセス認証が失敗した回数を記録することにより、安全性を確保するシステムがあるが、この上限値を改鋳される危険性があり、必ずしも万能ではないという問題点がある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであって、ＦｅＲＡＭに保存されている不要なデータを効率よく、かつ少ない消費電力で破壊することが可能な半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＦｅＲＡＭにおいて、アドレスにより指定されたメモリ領域に対して読み出し動作をおこなった後、ビット線を接地電位にプリチャージしてからプレート線の電位を下げることによって、その読み出し動作によってデータが破壊された領域にデータが書き戻されるのを停止する構成であることを特徴とする。その際、ワード線の電位を、データの書き戻しのための電位まで昇圧せずに、ＶＤＤレベルに保つ構成としてもよい。また、ビット線を接地電位にクランプすることによって、読み出されたデータが外部へ出力されるのを停止する構成とし、センスアンプの動作を停止する構成としてもよい。
【００１７】
この発明によれば、データの読み出し動作によって、そのデータ読み出し対象のメモリ領域のデータは破壊されるが、その破壊されたデータが読み出し動作後に書き戻されないので、当該メモリ領域のデータは破壊されたままとなる。また、ワード線の昇圧や、センスアンプの動作が停止されることによって、消費電力が抑えられる。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体記憶装置の全体構成を示す概略図である。図１に示すように、このメモリデバイス（半導体記憶装置）２０は、強誘電体メモリからなる不揮発性のメモリブロック２１、そのメモリブロック２１に対するデータの書き込み動作、読み出し動作、または消去動作などを制御するための、たとえばＸデコーダ回路やＹデコーダ回路やセンスアンプなどからなるメモリブロック周辺回路２２、およびメモリブロック２１に対するデータの入出力のインタフェース（Ｉ／Ｏ Ｉｎｔｅｒｆａｃｅ）２３を有する。また、外部からアドレス信号、切り替え手段としての機能を有する制御信号であるデータ破壊信号（ＤＥＬ）、およびチップ選択信号（／ＣＳ）がそれぞれ入力される各種制御信号線２４，２５，２６、並びにデータバス２７が設けられている。
【００１９】
図２は、図１に示すメモリデバイス２０の図示しないプレート線を駆動するためのプレート線制御回路の機能について説明するための図である。図２に示すように、プレート線制御回路（ＰＬＣＴＬ）３０は、従来のＦｅＲＡＭにおいて用いられていたプレート線を駆動するための信号（ＰＬＣＬＫ）、ワード線駆動クロック信号（ＷＬＣＬＫ）およびプリチャージ信号（／ＰＲＣ）を用い、これらの信号とデータ破壊信号（ＤＥＬ）とに基づいて、プレート線を駆動するための新たな信号（ＰＬＤＲＶ）を生成する。この新たなプレート線駆動信号（ＰＬＤＲＶ）によりプレート線が駆動され、データの破壊がおこなわれる。したがって、プレート線制御回路（ＰＬＣＴＬ）３０は、データ破壊手段としての機能を有する。
【００２０】
新たなプレート線駆動信号（ＰＬＤＲＶ）は、従来のプレート線駆動信号（ＰＬＣＬＫ）よりも、立ち下がりのタイミングが遅くなり、ビット線が接地電位にプリチャージされた後に立ち下がる。新たなプレート線駆動信号（ＰＬＤＲＶ）の立ち下がりのタイミングが、図２において破線で示す従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになるか、それよりも遅いタイミングになるかは、データ破壊信号（ＤＥＬ）に基づいて制御される。
【００２１】
図３は、プレート線制御回路（ＰＬＣＴＬ）３０の構成の一例を示す回路図である。図３に示すように、プレート線制御回路（ＰＬＣＴＬ）３０は、たとえば１個のＰＭＯＳトランジスタ３１、４個のＮＭＯＳトランジスタ３２，３３，３４，３５、ナンド・ゲート３６および６個のインバータ３７，３８，３９，４０，４１，４２により構成されている。従来のプレート線駆動信号（ＰＬＣＬＫ）は、第１のインバータ３７により反転され、ＰＭＯＳトランジスタ３１および第１のＮＭＯＳトランジスタ３２により構成されるインバータ回路に入力される。このインバータ回路から新たなプレート線駆動信号（ＰＬＤＲＶ）が出力される。
【００２２】
第１のＮＭＯＳトランジスタ３２のソースは、第２のＮＭＯＳトランジスタ３３のドレインに接続されている。第２のＮＭＯＳトランジスタ３３のソース電位は、負の電源電位または接地電位（以下、ＶＳＳとする）レベルである。したがって、第２のＮＭＯＳトランジスタ３３がオン状態のときに、新たなプレート線駆動信号（ＰＬＤＲＶ）は、従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになる。つまり、新たなプレート線駆動信号（ＰＬＤＲＶ）の立ち下がりのタイミングは、図２において破線で示す従来のプレート線駆動信号（ＰＬＣＬＫ）と同じになる。
【００２３】
第２のＮＭＯＳトランジスタ３３のオン／オフの切り替えは、データ破壊信号（ＤＥＬ）に基づいて制御される。データ破壊信号（ＤＥＬ）は、第３のＮＭＯＳトランジスタ３４がオン状態のときに、プレート線制御回路（ＰＬＣＴＬ）３０内に取り込まれ、第２のインバータ３８と第３のインバータ３９によりラッチされる。第３のＮＭＯＳトランジスタ３４のオン／オフの切り替えは、ワード線駆動クロック信号（ＷＬＣＬＫ）に基づいて制御される。
【００２４】
ラッチされた信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）は、第４のインバータ４０により反転される。この反転された信号（ＤＥＬＣＴＬ２）と、プリチャージ信号（／ＰＲＣ）を第５のインバータ４１により反転した信号とが、ナンド・ゲート３６に入力される。このナンド・ゲート３６の出力信号は、第２のＮＭＯＳトランジスタ３３のゲートに入力され、第２のＮＭＯＳトランジスタ３３のオン／オフの切り替えを制御する。
【００２５】
また、第２のインバータ３８と第３のインバータ３９によりラッチされた信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）は、第４のＮＭＯＳトランジスタ３５がオン状態になることによって、ＶＳＳレベルにリセットされる。第４のＮＭＯＳトランジスタ３５のオン／オフの切り替えは、ワード線駆動クロック信号（ＷＬＣＬＫ）が第６のインバータ４２により反転された信号に基づいて制御される。
【００２６】
図４は、メモリデバイス２０から読み出されたデータを、メモリデバイス２０の外部へ出力するか否かを制御するために、データ破壊信号（ＤＥＬ）をラッチする回路の機能について説明するための図である。図４に示すように、データ破壊信号ラッチ回路５０は、チップ選択信号（／ＣＳ）に基づいて、データ破壊信号（ＤＥＬ）をラッチし、そのラッチした信号を、読み出し動作を制御する信号（ＤＥＬＣＴＬ）として出力する。
【００２７】
図５は、データ破壊信号ラッチ回路５０の構成の一例を示す回路図である。図５に示すように、データ破壊信号ラッチ回路５０は、たとえば２個のＰＭＯＳトランジスタ５１，５２、３個のＮＭＯＳトランジスタ５３，５４，５５、ナンド・ゲート５６、７個のインバータ５７，５８，５９，６０，６１，６２，６３および２個の遅延線６４，６５により構成されている。
【００２８】
データ破壊信号ラッチ回路５０に入力されたチップ選択信号（／ＣＳ）は、第７のインバータ５７により反転される。その反転された信号（ＣＳ０）は、チップ選択信号（／ＣＳ）を第１の遅延線６４により遅延させた信号（／ＤＥＬＡＹＥＤ＿ＣＳ）とともに、第２のナンド・ゲート５６に入力される。第２のナンド・ゲート５６の出力信号は、第８のインバータ５８により反転される。その反転された信号（ＣＳ＿ＥＤＧＥ０）は、第２の遅延線６５により遅延される。
【００２９】
第２の遅延線６５により遅延された信号（ＣＳ＿ＥＤＧＥ１）は、第９のインバータ５９により反転されて第２のＰＭＯＳトランジスタ５１のゲートに入力されるとともに、第５のＮＭＯＳトランジスタ５３のゲートに入力される。第２のＰＭＯＳトランジスタ５１と第５のＮＭＯＳトランジスタ５３とは、ドレインが共通接続されており、ここから出力された信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）は、第１０のインバータ６０と第１１のインバータ６１によりラッチされる。ラッチされた信号は、第１２のインバータ６２により反転され、読み出し動作を制御する信号（ＤＥＬＣＴＬ）として出力される。
【００３０】
第２のＰＭＯＳトランジスタ５１のソース電位は、第３のＰＭＯＳトランジスタ５２がオン状態のときに、ＶＤＤレベルとなる。一方、第５のＮＭＯＳトランジスタ５３のソース電位は、第６のＮＭＯＳトランジスタ５４がオン状態のときに、ＶＳＳレベルとなる。第３のＰＭＯＳトランジスタ５２および第６のＮＭＯＳトランジスタ５４のオン／オフの切り替えは、データ破壊信号（ＤＥＬ）が第１３のインバータ６３により反転された信号（／ＤＥＬ０）に基づいて制御される。
【００３１】
また、第１０のインバータ６０と第１１のインバータ６１によりラッチされた信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）は、第７のＮＭＯＳトランジスタ５５がオン状態になることによって、ＶＳＳレベルにリセットされる。第７のＮＭＯＳトランジスタ５５のオン／オフの切り替えは、チップ選択信号（／ＣＳ）に基づいて制御される。
【００３２】
図６は、メモリデバイス２０から読み出されたデータを、メモリデバイス２０の外部へ出力しないためにビット線の電位をクランプする回路の構成の一例を示す回路図である。図６に示すように、ビット線ＢＬ，／ＢＬには、プリチャージ用の第８のＮＭＯＳトランジスタ６６が接続されている。このＮＭＯＳトランジスタ６６のオン／オフの切り替えは、クランプ制御信号（ＣＬＡＭＰＣＴＬ）に基づいて制御される。
【００３３】
クランプ制御信号（ＣＬＡＭＰＣＴＬ）は、データ破壊信号ラッチ回路５０から出力された読み出し制御信号（ＤＥＬＣＴＬ）と、従来のＦｅＲＡＭにおいて用いられていたセンスアンプを駆動する信号（ＳＡＣＬＫ）とを入力とするアンド・ゲート６７から出力される。データの読み出し時にビット線ＢＬ，／ＢＬがクランプされると、読み出されたデータが外部に出力されなくなる。したがって、第８のＮＭＯＳトランジスタ６６およびアンド・ゲート６７は、データ出力停止手段としての機能を有する。なお、従来のＦｅＲＡＭにおいて用いられていたセンスアンプを駆動する信号（ＳＡＣＬＫ）の代わりに、ワード線やプレート線を制御する信号を用いてもよい。
【００３４】
図７は、センスアンプによるセンシング動作を制御する回路の機能について説明するための図である。図７に示すように、センスアンプ制御回路（Ｓ／Ａ Ｃｏｎｔｒｏｌｌｅｒ）７０は、たとえば読み出し動作を制御する信号（ＤＥＬＣＴＬ）の反転信号（／ＤＥＬＣＴＬ）と、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）との論理積をセンスアンプ・イネーブル信号（ＳＡＥ）として出力する回路である。センスアンプ・イネーブル信号（ＳＡＥ）は、図示しないセンスアンプ駆動回路に供給され、それによってセンスアンプが駆動される。したがって、センスアンプ制御回路７０はセンシング停止手段としての機能を有する。
【００３５】
図８は、ワード線（ＷＬ）の昇圧を制御する回路の構成の一例を示す図である。図８に示すように、本実施の形態におけるワード線昇圧制御回路８０は、従来の回路（図２６参照）の構成に、ブースト制御回路（ＢＯＯＳＴ Ｃｏｎｔｒｏｌｌｅｒ）８１を追加した構成となっている。なお、図８に示す構成において、図２６と同じ構成については同一の符号を付して説明を省略する。ブースト制御回路８１は、カップリング容量となるコンデンサ４を駆動するために従来のＦｅＲＡＭにおいて用いられていた信号（ＢＯＯＳＴＣＬＫ）と、データ破壊信号（ＤＥＬ）の反転信号（／ＤＥＬ）との論理積をとり、それをコンデンサ４の新たな駆動信号（ＢＯＯＳＴＣＴＬ）として出力する。したがって、ブースト制御回路８１は昇圧停止手段としての機能を有する。
【００３６】
つぎに、上述した構成のメモリデバイス２０の動作について説明する。まず、メモリデバイス２０から読み出されたデータを外部へ出力するとともに、データが読み出されたメモリ領域のデータを破壊する場合（ケース１とする）の動作について説明する。この場合の処理は、図９に示すように、メモリセルからビット線にデータを読み出し（ステップＳ９１）、それをセンスアンプで増幅して（ステップＳ９２）、外部へ出力した後（ステップＳ９３）、プレート線の電位を下げる前に、ビット線を接地電位（ＧＮＤ）にプリチャージして初期化する（ステップＳ９４）というシーケンスとなる。
【００３７】
つぎに、ケース１の動作タイミングについて説明する。ここで、本実施の形態では、特に限定しないが、たとえばデータ破壊信号（ＤＥＬ）がＬレベルのときに、通常動作、すなわちデータ読み出しにともなってリストアをおこなうように動作するものとする。
【００３８】
図１０は、ケース１のタイミング・ダイヤグラムである（各種信号については、図３および図５を参照）。図１０に示すように、まず、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わる。それによって、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。データ破壊信号（ＤＥＬ）、読み出し動作を制御する信号（ＤＥＬＣＴＬ）、ワード線駆動クロック信号（ＷＬＣＬＫ）、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルのままである。
【００３９】
ついで、データ破壊信号（ＤＥＬ）がＨレベルに切り替わる。そして、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わり、Ｈレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされる。また、従来のプレート線駆動信号（ＰＬＣＬＫ）がＨレベルに切り替わり、新たなプレート線駆動信号（ＰＬＤＲＶ）もＨレベルに切り替わる。そして、データの読み出しがおこなわれる。
【００４０】
データの読み出しが終了すると、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わる。しかし、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルの間は、プレート線制御回路（ＰＬＣＴＬ）３０にＨレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされているため、新たなプレート線駆動信号（ＰＬＤＲＶ）はＨレベルのままである。この間に、ビット線が接地電位にプリチャージされる。その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻る。それに伴って、新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルに戻る。つまり、プレート線の電位が下がる前にビット線が初期化されるので、リストアはおこなわれない。
【００４１】
その後、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わり、ラッチされていたＨレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）はＬレベルにリセットされる。そして、チップ選択信号（／ＣＳ）がＨレベルに復帰し、つづいてデータ破壊信号（ＤＥＬ）がＬレベルに復帰して、ケース１の動作が終了する。
【００４２】
つぎに、メモリデバイス２０から読み出されたデータを外部へ出力しないで、データが読み出されたメモリ領域のデータを破壊する場合（ケース２とする）の動作について説明する。この場合の処理は、図１１に示すように、メモリセルからビット線にデータを読み出し（ステップＳ１１１）、その直後にプレート線の電位を高くしたまま、ビット線を接地電位にプリチャージして初期化する（ステップＳ１１２）というシーケンスとなる。
【００４３】
つぎに、ケース２の動作タイミングについて説明する。図１２は、ケース２の制御系の信号のタイミング・ダイヤグラムであり、図１３は、ビット線に関する信号のタイミング・ダイヤグラムである（各種信号については、図３、図５および図６を参照）。図１２および図１３に示すように、まず、データ破壊信号（ＤＥＬ）がＬレベルからＨレベルに切り替わる。その後に、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わる。
【００４４】
それによって、データ破壊信号ラッチ回路５０にＨレベルの信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）がラッチされるので、読み出し動作を制御する信号（ＤＥＬＣＴＬ）は、ＬレベルからＨレベルに切り替わる。また、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。ワード線駆動クロック信号（ＷＬＣＬＫ）、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）はＬレベルのままである。
【００４５】
ついで、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わり、Ｈレベルのデータ破壊信号（ＬＡＴＣＨＥＤ＿ＤＥＬ２）がラッチされる。また、従来のプレート線駆動信号（ＰＬＣＬＫ）がＨレベルに切り替わり、新たなプレート線駆動信号（ＰＬＤＲＶ）もＨレベルに切り替わる。そして、ビット線ＢＬ，／ＢＬにデータが読み出される。
【００４６】
ついで、ここまで従来のセンスアンプ駆動信号（ＳＡＣＬＫ）とクランプ制御信号（ＣＬＡＭＰＣＴＬ）はＬレベルであったが、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）がＨレベルに切り替わる。それに伴って、クランプ制御信号（ＣＬＡＭＰＣＴＬ）もＨレベルに切り替わる。それによって、ビット線ＢＬ，／ＢＬが接地電位にクランプされる。
【００４７】
その後、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わり、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）とクランプ制御信号（ＣＬＡＭＰＣＴＬ）がＬレベルに戻る。その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻り、新たなプレート線駆動信号（ＰＬＤＲＶ）がＬレベルに戻る。この場合も、プレート線の電位が下がる前にビット線が初期化されているので、リストアはおこなわれない。
【００４８】
その後、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わる。さらに、チップ選択信号（／ＣＳ）がＨレベルに復帰する。それに伴って、データ破壊信号ラッチ回路５０にラッチされていたＨレベルの信号（／ＬＡＴＣＨＥＤ＿ＤＥＬ１）がＬレベルにリセットされるので、読み出し動作を制御する信号（ＤＥＬＣＴＬ）もＬレベルにリセットされる。そして、データ破壊信号（ＤＥＬ）がＬレベルに復帰して、ケース２の動作が終了する。
【００４９】
上述したケース１およびケース２においては、図１４に示すように、データ破壊信号（ＤＥＬ）がＨレベルになることによって、その反転信号（／ＤＥＬ）はＬレベルとなる。そのため、ビット線へのデータの読み出しが終わった後、従来のワード線（ＷＬ）を昇圧するための信号（ＢＯＯＳＴＣＬＫ）がＨレベルになっても、ワード線（ＷＬ）を昇圧するための新たな信号（ＢＯＯＳＴＣＴＬ）はＬレベルのままである（図８参照）。したがって、ワード線（ＷＬ）に接続されたコンデンサ４の電位が上がらないため、ワード線（ＷＬ）は昇圧されない。
【００５０】
また、上述したケース２において、図１５に示すように、読み出し動作を制御する信号（ＤＥＬＣＴＬ）がＨレベルになることによって、その反転信号（／ＤＥＬＣＴＬ）はＬレベルとなる。そのため、データの読み出し時に、従来のセンスアンプ駆動信号（ＳＡＣＬＫ）がＨレベルになっても、センスアンプ・イネーブル信号（ＳＡＥ）はＬレベルのままである（図７参照）。したがって、センスアンプは駆動しない。
【００５１】
つぎに、メモリデバイス２０から読み出されたデータを外部へ出力するとともに、データが読み出されたメモリ領域にデータを書き戻す動作、すなわち通常の動作について説明する。この場合の処理は、図２４に示す従来の処理と同じである。図１６は、通常動作のタイミング・ダイヤグラムである（各種信号については、図３および図５を参照）。図１６に示すように、まず、ローアクティブであるチップ選択信号（／ＣＳ）がＨレベルからＬレベルに切り替わり、プリチャージ信号（／ＰＲＣ）がＨレベルからＬレベルに切り替わる。
【００５２】
ついで、ワード線駆動クロック信号（ＷＬＣＬＫ）がＨレベルに切り替わる。それによって、従来のプレート線駆動信号（ＰＬＣＬＫ）および新たなプレート線駆動信号（ＰＬＤＲＶ）がＨレベルに切り替わり、データの読み出しがおこなわれる。データの読み出しが終了すると、従来のプレート線駆動信号（ＰＬＣＬＫ）がＬレベルに切り替わり、それに伴って、新たなプレート線駆動信号（ＰＬＤＲＶ）もＬレベルに戻る。そして、ワード線が昇圧されて、破壊されたデータが書き戻される。
【００５３】
その後、プリチャージ信号（／ＰＲＣ）がＨレベルに戻る。そして、ワード線駆動クロック信号（ＷＬＣＬＫ）がＬレベルに切り替わり、チップ選択信号（／ＣＳ）がＨレベルに復帰し、通常動作が終了する。この処理の間、データ破壊信号（ＤＥＬ）および読み出し動作を制御する信号（ＤＥＬＣＴＬ）はＬレベルのままである。
【００５４】
図１７は、本発明をプレート線共有タイプのＦｅＲＡＭに適用した装置のワード線選択を制御する回路の構成を示す図であり、図１８はその動作のタイミング・ダイヤグラムである。図１７に示すように、この回路は、従来の回路（図３０参照）の構成に、２個のノア・ゲート９１，９２と２個のインバータ９３，９４を追加した構成となっている。なお、図１７に示す構成において、図３０と同じ構成については同一の符号を付して説明を省略する。
【００５５】
一方のノア・ゲート９１には、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）とデータ破壊信号（ＤＥＬ）が入力され、その出力信号はインバータ９３により反転されて、ブロック選択信号（ＢＬＯＣＫＳＥＬ）とともに第１のナンド・ゲート１０に入力される。また、もう一方のノア・ゲート９２には、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）の反転信号（／ＡＤＤＲ＿ＳＥＬ）とデータ破壊信号（ＤＥＬ）が入力され、その出力信号はインバータ９４により反転されて、ブロック選択信号（ＢＬＯＣＫＳＥＬ）とともに第２のナンド・ゲート１５に入力される。
【００５６】
図１８に示すように、データ破壊信号（ＤＥＬ）がＨレベルとなり、ブロック選択信号（ＢＬＯＣＫＳＥＬ）がＨレベルとなると、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）によらず、第１のナンド・ゲート１０の出力信号、すなわち第１のＮＭＯＳトランジスタ１１のゲート入力信号（ＷＬＰＣ１）はＬレベルとなる。したがって、第１のＮＭＯＳトランジスタ１１はオフ状態となる。
【００５７】
また、第１のナンド・ゲート１０の出力信号は、第１のインバータ１２により反転され、第２のＮＭＯＳトランジスタ１３を介して、第３のＮＭＯＳトランジスタ１４のゲートに、Ｈレベルのゲート信号（ＷＬＳＥＬ１ＧＴ）として入力されるので、第３のＮＭＯＳトランジスタ１４はオン状態となる。したがって、第１のワード線を駆動する信号（ＷＬＣＬＫ１Ｌ）がＶＤＤレベルとなる。
【００５８】
一方、アドレス選択信号（ＡＤＤＲ＿ＳＥＬ）の反転信号（／ＡＤＤＲ＿ＳＥＬ）はＬレベルとなるが、その電位レベルによらず、第２のナンド・ゲート１５の出力信号もＬレベルとなる。第２のナンド・ゲート１５から、第２のワード線の駆動信号（ＷＬＣＬＫ２Ｌ）が出力されるまでの回路構成は、第１のナンド・ゲート１０から、第１のワード線の駆動信号（ＷＬＣＬＫ１Ｌ）が出力されるまでの回路構成と同じであるため、第２のワード線の駆動信号（ＷＬＣＬＫ２Ｌ）もＶＤＤレベルとなる。つまり、１本のプレート線を共有する一対のワード線が両方とも同時に選択されたことになる。したがって、ノア・ゲート９１，９２およびインバータ９３，９４は多重選択手段としての機能を有する。このようにワード線の多重選択をおこなうことによって、ワード線とプレート線が１対１で対応している構成に比べて、同一ブロックのデータを２倍の速さで破壊することができる。
【００５９】
図１９は、本発明を、アクセス等の有効回数を制限する機能の実現に適用した例を示す模式図である。この機能を実現するにあたっては、あらかじめメモリ領域全体１００のうちの所定のブロック１０１にデータが書き込まれた状態で出荷される。そして、エンドユーザ側で読み出しがおこなわれるたびに、このデータが書き込まれたブロック１０１内のデータが一つずつ読み出され、リストアされずに破壊される。アクセス制限データが書き込まれたブロック１０１に対するプレート線の駆動回路１０３は、上述したケース１と同様である。また、通常のデータ領域として使用されるメモリ領域（メモリバンク）１０２に対するプレート線の駆動回路（ＰＬ Ｄｒｉｖｅｒ）１０４は、従来同様である。なお、図１９において、符号１０５はワード線駆動回路（ＷＬ Ｄｒｉｖｅｒ）であり、符号１０６はセンスアンプ（Ｓ／Ａ）である。
【００６０】
図２０は、アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３と、通常のデータ領域として使用されるメモリ領域１０２に対するプレート線の駆動回路１０４の詳細な回路図である。アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３の個々のプレート線に対する駆動回路は、図３に示すプレート線制御回路（ＰＬＣＴＬ）３０と同じである。なお、図２０に示す構成において、図３と同じ構成については同一の符号を付して説明を省略する。
【００６１】
アクセス制限データが書き込まれたブロック１０１に対するプレート線駆動回路１０３において、従来のプレート線駆動信号（ＰＬＣＬＫ＿ＳＸ〜ＰＬＣＬＫ＿Ｓ１）は、ノア・ゲート１１１およびインバータ１１２からなる回路により生成される。そして、従来のプレート線駆動信号（ＰＬＣＬＫ＿ＳＸ〜ＰＬＣＬＫ＿Ｓ１）に基づいて、新たなプレート線駆動信号（ＰＬＤＲＶ＿ＳＸ〜ＰＬＤＲＶ＿Ｓ１）が生成される。
【００６２】
また、通常のデータ領域として使用されるメモリ領域１０２に対するプレート線の駆動回路１０４の個々のプレート線に対する駆動回路は、ノア・ゲート１１３およびインバータ１１４からなる回路により、従来のプレート線駆動信号（ＰＬＣＬＫ＿０１〜ＰＬＣＬＫ＿ＸＸ）を生成し、それを２個のインバータ１１５，１１６により２回反転して、新たなプレート線駆動信号（ＰＬＤＲＶ＿０１〜ＰＬＤＲＶ＿ＸＸ）を出力する構成となっている。
【００６３】
図２１に、アクセス制限データが書き込まれたブロック１０１からの読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムを、他のプレート線に関する信号との識別のために「Ｓ１」を付した信号について示す。図１０に示すダイヤグラムと同様に、ビット線ＢＬが接地電位にプリチャージされた後に、新たなプレート線駆動信号（ＰＬＤＲＶ＿Ｓ１）がＬレベルに戻るので、リストアがおこなわれない。したがって、アクセス等の有効回数が１回減ることになる。
【００６４】
図２２に、アクセス制限データが書き込まれたブロック１０１からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムを示す。これは、アクセス制限データが書き込まれたブロック１０１を、上述したようにアクセス制限データをあらかじめ記憶させておくために用いることのほかに、通常のリストアをおこなうメモリ領域と同じ形態で使用することができる構成となっており、通常のメモリ領域としての使用を選択したときのダイヤグラムである。図１６に示すダイヤグラムと同様に、新たなプレート線駆動信号（ＰＬＤＲＶ＿Ｓ１）がＬレベルに戻った後、ビット線ＢＬが接地電位にプリチャージされるまでの間に、リストアがおこなわれる。
【００６５】
図２３に、通常のデータ領域として使用されるメモリ領域１０２からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムを、他のプレート線に関する信号との識別のために「０１」を付した信号について示す。図１６に示すダイヤグラムと同様に、新たなプレート線駆動信号（ＰＬＤＲＶ＿０１）がＬレベルに戻った後、ビット線ＢＬが接地電位にプリチャージされるまでの間に、リストアがおこなわれる。
【００６６】
上述した実施の形態によれば、データの読み出し動作後にデータの書き戻しがおこなわれないため、データの読み出し動作によって破壊されたデータは読み出し終了後も破壊されたままとなるので、アプリケーション等の作業時に用いられた不要なデータを容易に破壊することができる。また、データの上書きをおこなわずにデータを破壊するため、ワード線の昇圧を停止することができ、さらには読み出しデータを外部に出力しない場合にはセンスアンプの動作を停止することができるので、データ破壊時の消費電力を抑えることができる。
【００６７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、メモリデバイス２０から読み出されたデータを外部へ出力しない場合、ビット線の電位を接地電位にクランプする代わりに、ビット線の電位をフローティングとしてもよい。
【００６８】
（付記１）強誘電体メモリよりなるメモリブロック、および前記メモリブロックに対するアクセスの制御をおこなう周辺回路を有する半導体記憶装置において、前記メモリブロックに対するデータ読み出し動作によって前記メモリブロックのデータが破壊された領域に、当該破壊されたデータを書き戻す動作を停止するデータ破壊手段を具備することを特徴とする半導体記憶装置。
【００６９】
（付記２）前記データ破壊手段は、ビット線が接地電位にプリチャージされた後にプレート線の電位を下げるプレート線制御回路を有することを特徴とする付記１に記載の半導体記憶装置。
【００７０】
（付記３）前記プレート線制御回路がプレート線の電位を下げるタイミングを、ビット線が接地電位にプリチャージされる前にするか、ビット線が接地電位にプリチャージされた後にするかを、外部から切り替える切り替え手段を備えていることを特徴とする付記２に記載の半導体記憶装置。
【００７１】
（付記４）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記３に記載の半導体記憶装置。
【００７２】
（付記５）ビット線が接地電位にプリチャージされた後に、前記プレート線制御回路がプレート線の電位を下げるまでの間、ワード線を書き込み電圧まで昇圧する動作を停止する昇圧停止手段を備えていることを特徴とする付記１〜４のいずれか一つに記載の半導体記憶装置。
【００７３】
（付記６）前記昇圧停止手段は、ワード線に接続されたカップリング容量の電位を制御するブースト制御回路であることを特徴とする付記５に記載の半導体記憶装置。
【００７４】
（付記７）前記ブースト制御回路がワード線の昇圧を停止するか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記５に記載の半導体記憶装置。
【００７５】
（付記８）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記７に記載の半導体記憶装置。
【００７６】
（付記９）前記メモリブロックから読み出されたデータを外部へ出力するのを停止するデータ出力停止手段を備えていることを特徴とする付記１〜８のいずれか一つに記載の半導体記憶装置。
【００７７】
（付記１０）前記データ出力停止手段は、ビット線を所定電位にクランプするクランプ回路であることを特徴とする付記９に記載の半導体記憶装置。
【００７８】
（付記１１）前記クランプ回路がビット線を所定電位にクランプするか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１０に記載の半導体記憶装置。
【００７９】
（付記１２）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１１に記載の半導体記憶装置。
【００８０】
（付記１３）センスアンプがビット線の電位を増幅するのを停止するセンシング停止手段を備えていることを特徴とする付記９〜１２のいずれか一つに記載の半導体記憶装置。
【００８１】
（付記１４）前記センシング停止手段がセンスアンプの動作を停止するか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１３に記載の半導体記憶装置。
【００８２】
（付記１５）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１４に記載の半導体記憶装置。
【００８３】
（付記１６）同一のプレート線と組み合わされている２本のワード線の電位を同時に上昇させる多重選択手段を備えていることを特徴とする付記１〜１５のいずれか一つに記載の半導体記憶装置。
【００８４】
（付記１７）前記多重選択手段が、同一のプレート線と組み合わされている２本のワード線の電位を同時に上昇させるか否かを外部から切り替える切り替え手段を備えていることを特徴とする付記１６に記載の半導体記憶装置。
【００８５】
（付記１８）前記切り替え手段は、外部から入力される制御信号であることを特徴とする付記１７に記載の半導体記憶装置。
【００８６】
（付記１９）付記４、付記８、付記１２、付記１５および付記１８の制御信号は同一の信号であることを特徴とする半導体記憶装置。
【００８７】
【発明の効果】
本発明によれば、データの読み出し動作によって、そのデータ読み出し対象のメモリ領域のデータは破壊されるが、その破壊されたデータが読み出し動作後に書き戻されないので、当該メモリ領域のデータは破壊されたままとなる。したがって、アプリケーション等の作業時に用いられた不要なデータを容易に破壊することができる。また、本発明によれば、データを破壊する際に、データの上書きをおこなう必要がないので、ワード線の昇圧や、センスアンプの動作を停止することができる。したがって、データ破壊時の消費電力が抑えられる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の全体構成を示す概略図である。
【図２】本発明にかかる半導体記憶装置のプレート線制御回路の機能について説明するための図である。
【図３】本発明にかかる半導体記憶装置のプレート線制御回路の構成の一例を示す回路図である。
【図４】本発明にかかる半導体記憶装置のデータ破壊信号ラッチ回路の機能について説明するための図である。
【図５】本発明にかかる半導体記憶装置のデータ破壊信号ラッチ回路の構成の一例を示す回路図である。
【図６】本発明にかかる半導体記憶装置のビット線クランプ回路の構成の一例を示す回路図である。
【図７】本発明にかかる半導体記憶装置のセンスアンプの動作を制御する回路の機能について説明するための図である。
【図８】本発明にかかる半導体記憶装置のワード線の昇圧を制御する回路の構成の一例を示す回路図である。
【図９】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなわない場合の処理を示すフローチャートである。
【図１０】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムである。
【図１１】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない場合の処理を示すフローチャートである。
【図１２】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない処理のタイミング・ダイヤグラムである。
【図１３】本発明にかかる半導体記憶装置において、読み出しデータの外部出力とデータのリストアをともにおこなわない処理のタイミング・ダイヤグラムである。
【図１４】本発明にかかる半導体記憶装置において、ワード線の昇圧をおこなわない処理のタイミング・ダイヤグラムである。
【図１５】本発明にかかる半導体記憶装置において、センスアンプを動作させない処理のタイミング・ダイヤグラムである。
【図１６】本発明にかかる半導体記憶装置において、読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図１７】本発明にかかる半導体記憶装置をプレート線共有タイプのＦｅＲＡＭに適用した場合のワード線選択を制御する回路の構成を示す回路図である。
【図１８】図１７に示す回路の動作を示すタイミング・ダイヤグラムである。
【図１９】本発明を、アクセス等の有効回数を制限する機能の実現に適用した例を示す模式図である。
【図２０】図１９に示す構成におけるプレート線駆動回路の詳細な構成を示す回路図である。
【図２１】図２０に示す回路において、アクセス制限データが書き込まれたブロックからの読み出しデータを外部へ出力するとともに、データのリストアをおこなわない処理のタイミング・ダイヤグラムである。
【図２２】図２０に示す回路において、アクセス制限データが書き込まれたブロックからの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図２３】図２０に示す回路において、通常のデータ領域として使用されるメモリ領域からの読み出しデータを外部へ出力するとともに、データのリストアをおこなう処理のタイミング・ダイヤグラムである。
【図２４】従来のＦｅＲＡＭにおけるデータ読み出し処理を示すフローチャートである。
【図２５】従来のＦｅＲＡＭにおけるデータ読み出し処理のタイミング・ダイヤグラムである。
【図２６】従来のＦｅＲＡＭにおけるワード線を昇圧させるための回路の構成を示す回路図である。
【図２７】図２６に示す回路の動作を示すタイミング・ダイヤグラムである。
【図２８】ワード線とプレート線とが１対１で対応するタイプのＦｅＲＡＭを示す模式図である。
【図２９】２本のワード線が１本のプレート線を共有するタイプのＦｅＲＡＭを示す模式図である。
【図３０】従来のプレート線共有タイプのＦｅＲＡＭにおけるワード線選択を制御する回路の構成を示す回路図である。
【図３１】図３０に示す回路の動作を示すタイミング・ダイヤグラムである。
【符号の説明】
ＤＥＬ 切り替え手段（データ破壊信号）
２０ 半導体記憶装置（メモリデバイス）
２１ メモリブロック
２２ メモリブロック周辺回路
３０ データ破壊手段（プレート線制御回路）
６６，６７ データ出力停止手段
７０ センシング停止手段（センスアンプ制御回路）
８１ 昇圧停止手段（ブースト制御回路）
９１，９２，９３，９４ 多重選択手段
Claims (10)
- 強誘電体メモリよりなるメモリブロック、および前記メモリブロックに対するアクセスの制御をおこなう周辺回路を有する半導体記憶装置において、
前記メモリブロックに対するデータ読み出し動作によって前記メモリブロックのデータが破壊された領域に、当該破壊されたデータを書き戻す動作を停止するデータ破壊手段を具備することを特徴とする半導体記憶装置。 - 前記データ破壊手段は、ビット線が接地電位にプリチャージされた後にプレート線の電位を下げるプレート線制御回路を有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記プレート線制御回路がプレート線の電位を下げるタイミングを、ビット線が接地電位にプリチャージされる前にするか、ビット線が接地電位にプリチャージされた後にするかを、外部から切り替える切り替え手段を備えていることを特徴とする請求項２に記載の半導体記憶装置。
- 前記切り替え手段は、外部から入力される制御信号であることを特徴とする請求項３に記載の半導体記憶装置。
- ビット線が接地電位にプリチャージされた後に、前記プレート線制御回路がプレート線の電位を下げるまでの間、ワード線を書き込み電圧まで昇圧する動作を停止する昇圧停止手段を備えていることを特徴とする請求項１〜４のいずれか一つに記載の半導体記憶装置。
- 前記昇圧停止手段は、ワード線に接続されたカップリング容量の電位を制御するブースト制御回路であることを特徴とする請求項５に記載の半導体記憶装置。
- 前記メモリブロックから読み出されたデータを外部へ出力するのを停止するデータ出力停止手段を備えていることを特徴とする請求項１〜６のいずれか一つに記載の半導体記憶装置。
- 前記データ出力停止手段は、ビット線を所定電位にクランプするクランプ回路であることを特徴とする請求項７に記載の半導体記憶装置。
- センスアンプがビット線の電位を増幅するのを停止するセンシング停止手段を備えていることを特徴とする請求項７または８に記載の半導体記憶装置。
- 同一のプレート線と組み合わされている２本のワード線の電位を同時に上昇させる多重選択手段を備えていることを特徴とする請求項１〜９のいずれか一つに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002241109A JP3785125B2 (ja) | 2002-08-21 | 2002-08-21 | 半導体記憶装置 |
| US10/644,040 US6950326B2 (en) | 2002-08-21 | 2003-08-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002241109A JP3785125B2 (ja) | 2002-08-21 | 2002-08-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079124A true JP2004079124A (ja) | 2004-03-11 |
| JP3785125B2 JP3785125B2 (ja) | 2006-06-14 |
Family
ID=31884539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002241109A Expired - Fee Related JP3785125B2 (ja) | 2002-08-21 | 2002-08-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6950326B2 (ja) |
| JP (1) | JP3785125B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020838A (ja) * | 2008-07-10 | 2010-01-28 | Seiko Epson Corp | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349237B2 (en) * | 2003-07-02 | 2008-03-25 | Texas Instruments Incorporated | Plateline driver with RAMP rate control |
| US7353034B2 (en) | 2005-04-04 | 2008-04-01 | X One, Inc. | Location sharing and tracking using mobile phones or other wireless devices |
| KR100702840B1 (ko) * | 2005-07-13 | 2007-04-03 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법 |
| JP4504397B2 (ja) * | 2007-05-29 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US8238168B2 (en) | 2010-04-30 | 2012-08-07 | International Business Machines Corporation | VDD pre-set of direct sense DRAM |
| US9286975B2 (en) * | 2014-03-11 | 2016-03-15 | Intel Corporation | Mitigating read disturb in a cross-point memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW527604B (en) * | 1998-10-05 | 2003-04-11 | Toshiba Corp | A memory systems |
-
2002
- 2002-08-21 JP JP2002241109A patent/JP3785125B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-20 US US10/644,040 patent/US6950326B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020838A (ja) * | 2008-07-10 | 2010-01-28 | Seiko Epson Corp | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| JP4626832B2 (ja) * | 2008-07-10 | 2011-02-09 | セイコーエプソン株式会社 | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3785125B2 (ja) | 2006-06-14 |
| US20040037132A1 (en) | 2004-02-26 |
| US6950326B2 (en) | 2005-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7436689B2 (en) | Non-volatile semiconductor memory | |
| US7280384B2 (en) | Semiconductor memory device | |
| US5396461A (en) | Non-volatile dynamic random access memory device | |
| JP2007004839A (ja) | 半導体記憶装置 | |
| JP2010044854A (ja) | 不揮発性強誘電体メモリ装置 | |
| US7221578B2 (en) | Ferroelectric random access memory device and method for driving the same | |
| JP2003308692A (ja) | 半導体集積回路装置 | |
| JP3785125B2 (ja) | 半導体記憶装置 | |
| TW508499B (en) | Memory device with minimized data write time and data writing method thereof | |
| JP2002367367A (ja) | 不揮発性強誘電体メモリ装置の昇圧発生回路及びその発生方法 | |
| US20090021995A1 (en) | Early Write Method and Apparatus | |
| KR100459228B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 구동방법 | |
| JP4083173B2 (ja) | 半導体メモリ | |
| JP4974521B2 (ja) | 強誘電体メモリ装置の駆動回路 | |
| JP4477629B2 (ja) | 強誘電体メモリ | |
| JP4110481B2 (ja) | 記憶装置及び半導体装置 | |
| JP2002343078A (ja) | 強誘電体メモリ装置 | |
| KR100482998B1 (ko) | 불휘발성 강유전체 메모리 제어 장치 | |
| KR100487919B1 (ko) | 불휘발성 강유전체 메모리 제어 장치 | |
| KR100483028B1 (ko) | 강유전체 메모리 셀 및 이를 이용한 메모리 장치 | |
| JPH03296986A (ja) | 半導体記憶装置 | |
| JP2004342170A (ja) | 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法 | |
| JP5733033B2 (ja) | 強誘電体メモリ | |
| JPH1050074A (ja) | 強誘電体シャドーｒａｍ及びデータ処理システム | |
| KR20090020427A (ko) | 강유전체 메모리 장치 및 강유전체 메모리 장치의 구동방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060316 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3785125 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |