DE19916599B4

DE19916599B4 - Ferroelektrischer SWL-Speicher und Schaltung zum Ansteuern desselben

Info

Publication number: DE19916599B4
Application number: DE19916599A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-04-22
Filing date: 1999-04-13
Publication date: 2006-06-29
Anticipated expiration: 2019-04-14
Also published as: DE19916599A1; KR100268908B1; DE19964457B4; JPH11306764A; KR19990080863A; JP3847975B2

Abstract

Ferroelektrischer SWL-Speicher mit:
– Speicherzellenarrays zum Speichern von Daten, die
– eine Vielzahl von Paaren unterteilter Wortleitungen (SWL1, SWL2), die in einer Richtung mit festem Intervall angeordnet sind,
– eine Vielzahl von Paaren von Bitleitungen (Bit_n; RBit_n; B_n, BB_n), die in einer Richtung rechtwinklig zu den unterteilten Wortleitungen (SWL1, SWL2) mit festen Intervallen angeordnet sind, und
– ferroelektrische Einheitsspeicherzellen aufweisen, die
– jeweils zwischen zwei benachbarten unterteilten Wortleitungen (SWL1, SWL2) eines Wortleitungspaares und zwischen zwei benachbarten Bitleitungen (Bit_n, Bit_n+1; RBit_n, RBit_n+1; B_n, BB_n) eines Bitleitungspaares angeordnet sind, und die
– einen ersten Transistor, dessen Gateelektrode mit einer ersten unterteilten Wortleitung (SWL1) und dessen Sourceelektrode mit einer ersten Bitleitung (Bit_n; RBit_n; B_n) verbunden ist,
– einen zweiten Transistor, dessen Gateelektrode mit einer zweiten unterteilten Wortleitung (SWL2) und dessen Sourceelektrode mit einer zweiten Bitleitung (Bit_n+1; RBit_n+1; BB_n) verbunden ist,
– einen ersten Kondensator, dessen...

Description

Priorität: 22. April 1998, Korea, Nr. 14402/1998(P)

Die Erfindung betrifft nichtflüchtige ferroelektrische Speicher, spezieller einen ferroelektrischen SWL(Split Word Line = unterteilte Wortleitung)-Speicher, und sie betrifft eine Schaltung zum Ansteuern desselben.

FRAMs (ferroelektrische RAMs) mit Datengeschwindigkeiten, die so hoch wie die von DRAMs sind, wie sie allgemein als Halbleiterspeicher verwendet werden, speichern Daten selbst im Zustand mit abgeschalteter Spannung, und sie ziehen Aufmerksamkeit als Speicher der nächsten Generation auf sich. Wie DRAMs nutzen auch FRAMs Kondensatoren als Speicherzellen, jedoch mit einer ferroelektrischen Substanz zum Ausnutzen der hohen Restpolarisation der ferroelektrischen Sub stanz, so dass Daten selbst nach dem Wegnehmen eines zuvor angelegten elektrischen Felds nicht gelöscht werden.

1 zeigt eine allgemeine Hystereseschleife einer ferroelektrischen Substanz, und 1b veranschaulicht den Aufbau eines Einheitskondensators bei einem bekannten ferroelektrischen Speicher.

Aus der in 1a dargestellten Hystereseschleife ist es erkennbar, dass die durch ein elektrisches Feld induzierte Polarisation selbst nach dem Wegnehmen eines elektrischen Felds nicht verschwindet, sondern auf einem bestimmten Wert verbleibt (Zustand d oder a), was auf spontaner Polarisation besteht. Diese Zustände d und a können den Werten 1 und 0 zugewiesen werden, um eine Speicherzelle zu realisieren. Anders gesagt, ist in 1b der Zustand, in dem eine positive Spannung an einen Knoten 1 angelegt wird, ein Zustand c in 1a, während der Zustand, in dem keine Spannung an den Knoten 1 angelegt ist, der Zustand d ist. Hierzu entgegengesetzt geht der Zustand von d auf f über, wenn eine negative Spannung an den Knoten 1 angelegt wird. Wenn keine Spannung an den Knoten 1 angelegt wird, geht der Zustand in den Zustand a über, und wenn erneut eine positive Spannung angelegt wird, geht der Zustand über b nach c über. Schließlich kann selbst dann, wenn keine Spannung an den beiden Enden des Kondensators anliegt, ein Datenwert in einem der zwei stabilen Zustände a oder b gespeichert werden. Auf der Hystereseschleife ist der Zustand c–d der Zustand logisch 1, und der a–f ist der Zustand logisch 0.

Beim Auslesen eines Datenwerts aus dem Kondensator wird der Zustand d gelöscht. Beim Stand der Technik wird ein Leseverstärker dazu verwendet, einen Datenwert unter Verwendung einer in einem Bezugsspannungsgenerator erzeugten Spannung und einer in einem Hauptzellenarray erzeugten Spannung zu lesen. In einer ferroelektrischen Bezugszelle werden zwei Modi mit der Polarität 1 und der Polarität 0 dazu verwendet, eine Bezugsspannung auf einer Bezugsbitlinie zu erzeugen. Demgemäß vergleicht der Leseverstärker eine Bitleitungsspannung einer Hauptzelle und eine Bezugsbitleitungsspannung einer Bezugszelle, um Information in der Hauptzelle zu lesen. Durch Neueinschreiben des gelesenen Datenwerts innerhalb desselben Zyklus kann der gelöschte Datenwert wiedergewonnen werden.

Nun wird unter Bezugnahme auf die beigefügten 2 bis 6 ein bekannter FRAM erläutert. Es existieren 1T/1C-FRAMs mit einem Transistor und einem Kondensator in einer Einheitszelle sowie 2T/2C-FRAMs mit zwei Transistoren und zwei Kondensatoren. 2 veranschaulicht ein bekanntes 1T/1C-FRAM-Zellenarray.

Gemäß 2 ist das bekannte 1T/1C-FRAM-Zellenarray mit einer Vielzahl von Wortleitungen W/L, die in einer Richtung mit festen Intervallen voneinander beabstandet angeordnet sind, einer Vielzahl von Plattenleitungen P/L, die zwischen Wortleitungen parallel zu diesen angeordnet sind, und einer Vielzahl von Bitleitungen B1, ..., Bn versehen, die mit festem Intervall in der Richtung rechtwinklig zu jeder der Wortleitungen W/L und der Plattenleitungen P/L angeordnet sind. Jeder der Transistoren in einer Einheitsspeicherzelle verfügt über eine mit den Wortleitungen W/L verbundene Gateelektrode, eine mit einer benachbarten Bitleitung B/L verbundene Sourceelektrode und eine mit einer ersten Elektrode des Kondensators verbundene Drainelektrode, wobei die zweite Elektrode des Kondensators mit einer benachbarten Plattenleitung P/L verbunden ist.

Nun werden eine Ansteuerungsschaltung und der Betrieb des oben angegebenen bekannten 1T/1C-FRAM erläutert. Die 3a und 3b veranschaulichen gemeinsam eine Schaltung zum Ansteuern des bekannten 1T/1C-FRAM, 4a veranschaulicht die zeitliche Lage von Signalen, um das Einschreiben in eine bekannte 1T/1C-FRAM-Zelle zu erläutern, und 4b veranschaulicht die zeitliche Lage von Signalen, um das Lesen aus einer bekannten 1T/1C-FRAM-Zelle zu erläutern.

Die bekannte Schaltung zum Ansteuern eines 1T/1C-FRAM ist mit Folgendem versehen: einem Bezugsspannungs-Erzeugungsteil 1 zum Erzeugen einer Bezugsspannung; einem Bezugsspannungs-Stabilisierteil 2 mit mehreren Transistoren Q1–Q4 und einem Kondensator C1 zum Stabilisieren einer Bezugsspannung auf zwei benachbarten Bitleitungen B1 und B2, da die Bezugsspannung vom Bezugsspannungs-Erzeugungsteil 1 nicht unmittelbar an einen. Leseverstärker geliefert werden kann; einen ersten Bezugsspannungs-Speicherteil 3 mit mehreren Transistoren Q6 und Q7 sowie Kondensatoren C2 und C3 zum Speichern des logischen Werts 1 und des logischen Werts 0 auf benachbarten Bitleitungen; einen ersten Ausgleichsteil 4 mit einem Transistor Q5 zum Ausgleichen zweier benachbarter Bitleitungen; einen ersten Hauptzellenarrayteil 5 mit mehreren Transistoren Q8, Q9, ... sowie ferroelektrischen Kondensatoren C5, C6, ..., die mit Wortleitungen W/L und Plattenleitungen P/L verbunden sind, um Daten zu speichern, einen ersten Leseverstärkerteil 6 mit mehreren Transistoren Q10–Q15 und P-Leseverstärkern PSA zum Erfassen des Datenwerts in einer durch eine Wortleitung aus der Vielzahl von Zellen im Hauptzellenarrayteil 5 ausgewählten Zelle; einen zweiten Hauptzellenarrayteil 7 mit mehreren Transistoren Q2G, Q27, ... und Kondensatoren C7, C8, ..., die mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden sind, um Daten zu speichern; einen zweiten Bezugsspannungs-Speicherteil 8 mit mehreren Transistoren Q28 und Q29 sowie Kondensatoren C9 und C10 zum Speichern des logischen Werts 1 und des logischen Werts 0 in benachbarten Bitleitungen; und einen zweiten Leseverstärkerteil 9 mit mehreren Transistoren Q16–Q25 und N-Leseverstärkern NSA zum Erfassen von Daten im zweiten Hauptzellenarrayteil 7.

Nun wird die Funktion dieses bekannten 1T/1C-FRAM erläutert. Dabei werden ein Schreib- und ein Lesemodus gesondert erläutert.

Gemäß 4a werden zum Starten des Schreibmodus nach dem Aktivieren eines Signals CSBpad ein Chipsignal extern von Hoch nach Niedrig überführt, und ein Schreibmodus-Freigabesignal WEBpad ebenfalls von Hoch nach Niedrig überführt. Außerdem wird die Adressendecodierung gestartet, wobei auf einer ausgewählten Wortleitung ein Übergang von Niedrig nach

Hoch ausgeführt wird, um eine Zelle auszuwählen. Während die Wortleitung auf Hoch gehalten wird, wird während eines Intervalls ein hohes Signal und während eines folgenden Intervalls ein niedriges Signal an eine entsprechende Plattenleitung P/L angelegt. Zum Schreiben von logisch 1 oder 0 in die ausgewählte Zelle wird ein hohes oder niedriges Signal an eine entsprechende Bitleitung synchron mit dem Schreibfreigabesignal angelegt. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird, um den logischen Wert 1 zu schreiben, derselbe innerhalb desjenigen Intervalls in den ferroelektrischen Kondensator eingeschrieben wird, in dem sich die Wortleitung auf Hoch befindet, während sich das Plattenleitungssignal auf Niedrig befindet, und um den logischen Wert 0 einzuschreiben, wenn ein niedriges Signal an die Bitleitung angelegt wird, während das Plattenleitungssignal hoch ist. So wird entweder logisch 1 oder logisch 0 geschrieben.

Ein Lesevorgang wird wie folgt ausgeführt.

Gemäß 4b werden, wenn ein Signal CSBpad, ein Chipfrei gabesignal, extern von Hoch nach Niedrig aktiviert wird, bevor eine entsprechende Wortleitung ausgewählt wird, alle Bitleitungen durch ein Ausgleichersignal auf Niedrig ausgeglichen. D. h., dass in 3 dann, wenn ein hohes Signal an den Ausgleichsteil 4 angelegt wird und ein hohes Signal an Transistoren Q19 und Q20 angelegt wird, um die Bitleitungen über diese Transistoren zu erden, die Bitleitungen auf Niedrig ausgeglichen werden. Die Transistoren Q5, Q19 und Q20 werden abgeschaltet, was die entsprechenden Bitleitungen deaktiviert, und es wird eine Adresse decodiert, um eine entsprechende Wortleitung von Niedrig auf Hoch zu bringen, um eine entsprechende Zelle auszuwählen. Dann wird ein hohes Signal an die Plattenleitung der ausgewählten Zelle angelegt, um einen in den FRAM eingespeicherten Datenwert, der logisch 1 entspricht, zu löschen. Wenn der FRAM den logischen Wert 0 speichert, wird der entsprechende Datenwert nicht gelöscht. Eine Zelle mit einem gelöschten Datenwert und eine Zelle ohne gelöschten Datenwert liefern entsprechend dem oben genannten Hystereseschleifenprinzip voneinander verschiedene Signale. Der über die Bitleitung gelieferte Datenwert wird durch den Leseverstärker als logischer Wert 1 oder 0 erfasst. D. h., dass gemäß 1, da der Fall eines gelöschten Datenwerts der Fall ist, in dem sich der Zustand von d auf f ändert, und der Fall eines nicht gelöschten Datenwerts der Fall ist, in dem sich der Zustand von a nach f ändert, dann, wenn der Leseverstärker nach einer bestimmten Zeit aktiviert wird, im Fall eines gelöschten Datenwerts derselbe verstärkt wird, um logisch 1 zu ergeben, während im Fall eines nicht gelöschten Datenwerts derselbe verstärkt wird, um logisch 0 zu liefern. Nachdem der Leseverstärker ein Signal verstärkt und geliefert hat, wird die Plattenleitung von Hoch auf Niedrig deaktiviert, da in der Zelle der ursprüngliche Datenwert wiederhergestellt werden sollte, während ein hohes Signal an eine entsprechende Leitung angelegt wird.

Jedoch wird im Fall eines bekannten 1T/1C-FRAM, bei dem eine Referenzzelle mehr arbeitet als eine Hauptspeicherzelle, die Referenzzelle schnell beeinträchtigt, was eine instabile Bezugsspannung liefert. Außerdem ist auch das Einregeln der Bezugsspannung unter Verwendung einer Spannungsregelungsschaltung nicht stabil, da Einflüsse durch externe Spannungseigenschaften und Störsignale bestehen. Diese Probleme bei einem 1T/1C-FRAM sollten bei einem 2T/2C-FRAM nicht bestehen, bei dem alle praktisch anwendbaren Lösungen (Entwicklungsstand hinsichtlich Elektrodenersatzmaterialien, Bauteile-Packungsdichte, Stabilität eines ferroelektrischen Dünnfilms, Betriebszuverlässigkeit usw.) berücksichtigt sind.

5 veranschaulicht eine Anordnung bekannter 2T/2C-FRAM-Zellen, 6a veranschaulicht den zeitlichen Verlauf verschiedener Signale für einen Schreibvorgang betreffend eine bekannte 2T/2C-FRAM-Zelle, und 6b veranschaulicht den zeitlichen Verlauf verschiedener Signale für einen Lesevorgang betreffend eine bekannte 2T/2C-FRAM-Zelle.

Gemäß 5 ist das Array der bekannten 2T/2C-FRAM-Zellen mit Folgendem versehen: einer Vielzahl von Wortleitungen W/L, die in einer Richtung voneinander beabstandet angeordnet sind; einer Vielzahl von Plattenleitungen P/L, die parallel zu den Wortleitungen zwischen diesen angeordnet sind; und eine Vielzahl von Bitleitungen und Bitschienenleitungen B1, BB1, B2, BB2, die aufeinanderfolgend in der Richtung rechtwinklig zu den Wortleitungen W/L und den Plattenleitungen P/L mit festem Intervall angeordnet sind. Außerdem sind Gateelektroden der zwei Transistoren in einer Einheitsspeicherzelle gemeinsam mit einer benachbarten Wortleitung W/L verbunden, die Sourceelektroden der Transistoren sind mit einer benachbarten Bitleitung B bzw. Bitschienenleitung BB verbunden, und die Drainelektroden der Transistoren sind jeweils mit ersten Elektroden an zwei Kondensatoren verbunden, während die zweiten Elektroden der Kondensatoren gemeinsam mit einer benachbarten Plattenleitung P/L verbunden sind.

Nun werden eine Ansteuerungsschaltung und der Betrieb des Arrays der bekannten 2T/2C-FRAM-Zellen erläutert.

Beim Array bekannter 2T/2C-FRAM-Zellen werden logische Werte 1 oder 0 auf andere Art als bei den bekannten 1T/1C-FRAM-Zellen geschrieben und gelesen. D. h., dass gemäß 6a in einem Schreibmodus, wenn ein Signal CSBpad, ein Chipfreigabesignal, extern von Hoch nach Niedrig gebracht wird, das Array aktiviert wird, während gleichzeitig ein Schreibmodus-Freigabesignal WEBpad ebenfalls einen Übergang von Hoch nach Niedrig ausführt, um Signale Hoch und Niedrig oder Niedrig und Hoch abhängig vom logischen Wert, der geschrieben werden soll, an die Bitleitung und die Bitschienenleitung zu legen. Dann wird eine Adressendecodierung gestartet, um an einer Wortleitung einer ausgewählten Zelle einen Übergang von Niedrig auf Hoch auszuführen, um die Zelle auszuwählen. Innerhalb eines Intervalls, in dem die Wortleitung auf Hoch gehalten wird, wird eine entsprechende Plattenleitung P/L für ein festes Intervall auf Hoch und anschließend für ein festes Intervall auf Niedrig gehalten. D. h., dass zum Schreiben von logisch 1 ein hohes Signal an eine Bitleitung B-n und ein niedriges Signal an eine Bitleitung BB-n angelegt wird, und um logisch 0 zu schreiben, ein niedriges Signal an eine Bitleitung B-n und ein hohes Signal an eine Bitschienenleitung BB-n angelegt wird. So wird entweder logisch 1 oder logisch 0 geschrieben.

Nun wird der Lesevorgang für einen Datenwert aus einer Zelle erläutert.

Gemäß 6b wird ein Lesemodus dadurch aktiviert, dass ein Signal CSBpad, ein Chipfreigabesignal, extern von Hoch nach Niedrig gebracht wird. D. h., dass ein Schreibmodus-Freigabesignal WEBpad von Niedrig nach Hoch gebracht wird, um den Schreibmodus zu beenden und einen Lesemodus zu aktivieren. Bevor eine erforderliche Wortleitung ausgewählt wird, werden alle Bitleitungen durch ein Ausgleichersignal auf Niedrig ausgeglichen, was mit dem in 3b veranschaulichten 1T/1C-FRAM-Betrieb identisch ist. Nach Abschluss des Ausgleichs auf Niedrig wird eine Adresse decodiert, um ein Signal auf der erforderlichen Wortleitung von Niedrig nach Hoch zu bringen, wodurch die gewünschte Zelle ausgewählt wird. Außerdem wird ein hohes Signal an eine Plattenleitung der ausgewählten Zelle angelegt, um einen Datenwert auf der Bitleitung oder der Bitschienenleitung zu löschen. D. h., dass dann, wenn logisch 0 eingeschrieben ist, der Datenwert im mit der Bitleitung verbundenen Kondensator gelöscht wird, während dann, wenn logisch 0 eingeschrieben ist, der Datenwert im mit der Bitschienenleitung verbundenen Kondensator gelöscht wird. So wird abhängig vom auf der Bitleitung oder der Bitschienenleitung gelöschten Datenwert entsprechend dem Hystereseschleifenprinzip ein anderer Wert geliefert. Wenn der über die Bitleitung oder die Bitschienenleitung gelieferte Datenwert durch den Leseverstärker erfasst wird, ist der Datenwert entweder logisch 1 oder logisch 0. Nachdem der Leseverstärker den Datenwert verstärkt und geliefert hat, wird die Plattenleitung von Hoch auf Niedrig deaktiviert, da in der Zelle der Datenwert wiederhergestellt werden sollte, während die erforderliche Wortleitung auf Hoch gelegt ist.

Bei den bekannten FRAMs und den Schaltungen zum Ansteuern derselben bestehen die folgenden Probleme.

Erstens besteht bei einem FRAM zwar der Vorteil, dass Daten selbst nach dem Abschalten der Spannung aufrechterhalten bleiben, jedoch bewirkt die Zellenplattenleitung ein kompliziertes Layout und einen komplizierten Herstellungsprozess, was für Massenherstellung von Nachteil ist.

Zweitens beeinträchtigt das Bereitstellen eines Steuerungssignals an die Plattenleitung zum Lesen und Schreiben von Daten den Wirkungsgrad des Speichers.

Drittens kann bei einem bekannten FRAM das Integrationsproblem nicht überwunden werden, wenn nicht neue Elektroden- und neue Sperrschichtmaterialien entwickelt werden.

Viertens existiert hinsichtlich der Integration ein weiteres Problem dahingehend, dass es nicht möglich ist, einen Kondensator unmittelbar auf einem Substrat aus Silizium oder Polysilizium herzustellen, was von bisher unangemessener Entwicklung der Technik zum Herstellen eines ferroelektrischen Films unmittelbar auf einer Siliziumoberfläche herrührt, was dazu führt, dass ein FRAM eine größere Fläche als ein DRAM mit demselben Speichervermögen aufweist.

Fünftens erfährt insbesondere bei einem bekannten 1T/1C-FRAM die Bezugszelle eine schnelle Beeinträchtigung ihrer ferroelektrischen Eigenschaften, was zu instabiler Bezugsspannung führt, da die Referenzzelle für einige hundert Hauptspeicher zur Verwendung bei Lesevorgängen vorhanden ist, so dass sie viel mehr betrieben wird, während die Funktion ihrer ferroelektrischen Substanz nicht vollständig gewährleistet ist.

Die EP 0 671 745 A2 betrifft eine Halbleiterspeichervorrichtung, deren Speicherzellen jeweils einen ferroelektrischen Kondensator umfassen, dessen eine Elektrode über einen Transistor mit einer Bitleitung und dessen andere Elektrode mit einer Plattenleitung verbunden ist. Hierbei werden die Wortleitungstreiber auf einer Seite eines Speicherzellenarrays angeordnet, während die Leseverstärker entlang einander gegenüberliegender Seiten des Speicherzellenarrays vorgesehen sind.

Die DE 693 13 785 T2 zeigt einen nichtflüchtigen ferroelektrischen Speicher mit Speicherzellen, die einen ersten Transistor und einen ersten ferroelektrischen Kondensator aufweisen, sowie wie mit Referenzzellen, die einen zweiten Transistor und einen zweiten ferroelektrischen Kondensator besitzen. Dieser Speicher benutzt sowohl unterteilte Wortleitungen, die die Gateelektroden zum Steuern der ersten bzw. der zweiten Transistoren bilden, als auch unterteilte Plattenleitungen.

Die DE 198 46 264 A1 beschreibt einen nichtflüchtigen ferroelektrischen Speicher, Wortleitungstreiber für denselben sowie ein Verfahren zu seiner Herstellung. Der Speicher benötigt keine gesonderte Zellenplattenleitung, wobei jede Zelleneinheit einen ersten Transistor mit einer Source, einem Drain und einem Gate, das mit einer Wortleitung verbunden ist, einen ersten ferroelektrischen Kondensator, dessen eine Elektrode mit der Source des ersten Transistors verbunden ist und dessen andere Elektrode mit einer anderen Wortleitung verbunden ist, einen zweiten Transistor mit einer Source, einem Drain und einem Gate, das mit der anderen Wortleitung verbunden ist, die in Verbindung mit dem ersten ferroelektrischen Kondensator steht, und einen zweiten ferroelektrischen Kondensator, dessen eine Elektrode mit der Source des zweiten Transistors verbunden ist und dessen andere Elektrode mit der anderen Wortleitung verbunden ist, die in Verbindung mit dem Gate des ersten Transistors steht, aufweist. Eine spezielle Anordnung der Speicherzellenarrays in Bezug auf die SWL-Treiber oder die Kerne wird nicht beschrieben.

Der Erfindung liegt die Aufgabe zugrunde, einen ferroelektrischen SWL-Speicher zu schaffen, der ein einfaches Layout sowie einen hohen Wirkungsgrad aufweist.

Diese Aufgabe ist hinsichtlich des Speichers durch die Lehre von Anspruch 1 gelöst.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung werden in den Unteransprüchen dargelegt.

Ein besonderer Vorteil der Erfindung kann darin gesehen werden, dass das Konzept der geteilten Wortleitungen und der Verzicht auf die Plattenleitungen erst erlaubt, die SWL-Treiber zentrisch zwischen den Speicherzellenarrays von FRAMs anzuordnen, um den aus DRAMs bekannten Geschwindigkeits- und Platzvorteil zu erhalten.

Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung näher erläutert. Es zeigen:
1a eine allgemeine Hystereseschleife einer ferroelektrischen Substanz;
1b den Aufbau eines Einheitskondensators bei einem bekannten ferroelektrischen Speicher;
2 ein bekanntes 1T/1C-FRAM-Zellenarray;
3a und 3b gemeinsam eine Schaltung zum Ansteuern des bekannten 1T/1C-FRAM;
4a zeitliche Verläufe von Signalen, um einen Schreibvorgang für eine bekannte 1T/1C-FRAM-Zelle zu erläutern;
4b zeitliche Verläufe von Signalen, um einen Lesevorgang für eine bekannte 1T/1C-FRAM-Zelle zu erläutern;
5 ein Array bekannter 2T/2C-FRAM-Zellen;
6a zeitliche Verläufe von Signalen, um einen Schreibvorgang für eine bekannte 2T/2C-FRAM-Zelle zu erläutern;
6b zeitliche Verläufe von Signalen, um einen Lesevorgang für eine bekannte 2T/2C-FRAM-Zelle zu erläutern;
7 ein Array ferroelektrischer SWL-Speicherzellen gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;
8 eine Schaltung eines Arrays von ferroelektrischen SWL-Speicherzellen gemäß einem ersten Ausführungsbeispiel der Erfindung;
9 eine Schaltung eines Arrays von ferroelektrischen SWL-Speicherzellen gemäß einem zweiten Ausführungsbeispiel der Erfindung;
10 eine Schaltung eines Arrays von ferroelektrischen SWL-Speicherzellen gemäß einem dritten Ausführungsbeispiel der Erfindung;
11 ein Blockdiagramm einer Schaltung zum Ansteuern eines erfindungsgemäßen SWL-Speichers;
12 ein Blockdiagramm eines Globalsteuerungsimpuls-Generators gemäß einer ersten Ausführungsform;
13 ein Blockdiagramm eines Globalsteuerungsimpuls-Generators gemäß einer zweiten Ausführungsform;
14 ein Blockdiagramm eines Empfangspuffers gemäß einer ersten Ausführungsform;
15 ein Blockdiagramm eines Empfangspuffers gemäß einer zweiten Ausführungsform;
16 ein Blockdiagramm eines Empfangspuffers gemäß einer dritten Ausführungsform;
17 ein Blockdiagramm eines Empfangspuffers gemäß einer vierten Ausführungsform;
18 ein Schaltbild eines Spannungseinschaltdetektors gemäß einer ersten Ausführungsform;
19 ein Schaltbild einer Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einer ersten Ausführungsform;
20 ein Schaltbild einer Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einer zweiten Ausführungsform;
21 ein Schaltbild einer Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einer dritten Ausführungsform;
22 ein Schaltbild einer Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einer vierten Ausführungsform;
23 ein Schaltbild einer ersten Steuerungseinheit gemäß einer ersten Ausführungsform;
24 ein Schaltbild einer zweiten Steuerungseinheit gemäß einer ersten Ausführungsform;
25 ein Schaltbild einer dritten Steuerungseinheit gemäß einer ersten Ausführungsform;
26 ein Schaltbild einer dritten Steuerungseinheit gemäß einer zweiten Ausführungsform;
27 ein Schaltbild einer dritten Steuerungseinheit gemäß einer dritten Ausführungsform;
28 ein Schaltbild einer vierten Steuerungseinheit gemäß einer ersten Ausführungsform;
29 ein Schaltbild einer vierten Steuerungseinheit gemäß einer zweiten Ausführungsform;
30 Funktionszeitpunkte des Spannungseinschaltdetektors;
31 Funktionszeitpunkte des Globalsteuerungsimpuls-Generators bei der ersten Ausführungsform;
32 Funktionszeitpunkte des Globalsteuerungsimpuls-Generators bei der zweiten Ausführungsform;
33 Funktionszeitpunkte des Globalsteuerungsimpuls-Generators bei der dritten Ausführungsform; und
34 Funktionszeitpunkte des Globalsteuerungsimpuls-Generators bei der vierten Ausführungsform.
Nun werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.
Gemäß 7 beinhaltet der ferroelektrische Speicherchip gemäß dem ersten Ausführungsbeispiel der Erfindung im Wesentlichen SWL-Treiber, jeweils zum Ansteuern unterteilter Wortleitungen, Zellenarrays zum Speichern von Daten sowie Kerne, die einen Leseverstärkerblock zum Erfassen von Daten und einen Bitleitungssteuerungsblock zum Steuern von Bitleitungen enthalten. Die Zellenarrays sind links und rechts von einem SWL-Treiber angeordnet, und die Kerne sind nach oben und unten zwischen Zellenarrays angeordnet.
Nun wird ein Zellenarray im Einzelnen erläutert. 8 zeigt eine Schaltung eines Unterblockarrays ferroelektrischer SWL-Speicherzellen gemäß einem ersten Ausführungsbeispiel der Erfindung.
Gemäß 8 enthält ein ferroelektrisches SWL-Speicherzel lenarray eine Vielzahl unterteilter Wortleitungen (nachfolgend als SWL bezeichnet) SWL1-n, SWL2-n, ... SWL2-n+3, die in einer Richtung mit festem Intervall angeordnet sind, und eine Vielzahl von Bitleitungen Bit-n, Bit-n+1, ... RBit-n, RBit-n+1, die in einer Richtung rechtwinklig zu den SWLs mit festem Intervall angeordnet sind. Für jedes Paar zweier benachbarter SWLs und zweier benachbarter Bitleitungen ist eine Einheitszelle ausgebildet. Eine Einheitszelle enthält einen ersten Transistor, dessen Gateelektrode mit einer ersten SWL des Paars SWLs verbunden ist, und eine Sourceelektrode, die mit einer ersten Bitleitung des Paars Bitleitungen verbunden ist, einen zweiten Transistor mit einer Gateelektrode, die mit der zweiten SWL des Paars SWLs verbunden ist, und eine Sourceelektrode, die mit der zweiten Bitleitung des Paars Bitleitungen verbunden ist, einen ersten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des ersten Transistors verbunden ist, und einer zweiten Elektrode, die mit der zweiten SWL verbunden ist, und einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist. Das Zellenarray enthält tatsächlich einen Hauptzellenbereich zum Schreiben von Daten sowie einen Bezugszellenbereich zum Speichern eines Bezugswerts zum Lesen von Daten. So bilden Hauptzellen und eine Vielzahl von Bitleitungen für die Hauptzellen einen Hauptzellenunterblock, und ein Paar Bezugszellenbitleitungen RBit-n und RBit-n+1 für jeden Hauptzellenunterblock bilden einen Bezugszellenunterblock, und eine Vielzahl von Hauptzellenblöcken und eine Vielzahl von Bezugszellenunterblöcken bilden ein Zellenarray.
9 veranschaulicht eine Schaltung eines Unterblockarrays ferroelektrischer SWL-Speicherzellen gemäß einem zweiten Ausführungsbeispiel. Das System des ferroelek trischen SWL-Speicherzellenarrays gemäß dem zweiten Ausführungsbeispiel der Erfindung ist dasselbe wie das gemäß dem ersten Ausführungsbeispiel, mit der Ausnahme, dass der Hauptzellenunterblock über acht Spalten verfügt, wobei der Bezugszellenunterblock über zwei Spalten verfügt. Darüber hinaus kann der Hauptzellenunterblock 2n Spalten (n ist eine ganze Zahl über 2) aufweisen, wobei der Bezugszellenblock zwei Spalten aufweist.
10 veranschaulicht eine Schaltung eines ferroelektrischen SWL-Speicherzellenarrays gemäß einem dritten Ausführungsbeispiel.
Gemäß 10 beinhaltet dieses ferroelektrische SWL-Speicherzellenarray. eine Vielzahl unterteilter Wortleitungen (nachfolgend als SWL bezeichnet) SWL1-n, SWL2-n, ..., SWL2-n+3, die in einer Richtung mit festem Intervall angeordnet sind, und eine Vielzahl von Bitleitungen B-n, B-n+1 und Bitschienenleitungen BB-n, BB-n+1, die abwechselnd in einer Richtung rechtwinklig zu den SWLs mit festem Intervall angeordnet sind. Für jedes Paar zweier benachbarter SWLs und ein Paar aus einer Bitleitung B und einer Bitschienenleitung BB, die einander benachbart sind, ist eine Einheitszelle ausgebildet. D. h., dass die Einheitszelle Folgendes aufweist: einen ersten Transistor, dessen Gateelektrode mit einer ersten SWL des Paars SWLs verbunden ist, und einer Sourceelektrode, die mit der Bitleitung B verbunden ist; einen zweiten Transistor, dessen Gateelektrode mit der zweiten SWL des Paars SWLs verbunden ist, und einer Sourceelektrode, die mit der Bitschienenleitung BB verbunden ist; einen ersten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des ersten Transistors verbunden ist, und einer zweiten Elektrode, die mit der zweiten SWL verbunden ist; und einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist. Das ferroelektrische SWL-Speicherzellenarray gemäß dem dritten Ausführungsbeispiel ist den ferroelektrischen SWL-Speicherzellenarrays gemäß dem ersten und zweiten Ausführungsbeispiel mit der Ausnahme ähnlich, dass die geradzahligen Bitleitungen B beim ersten und zweiten Ausführungsbeispiel durch die Bitschienenleitungen BB ersetzt sind und alle Bezugszellenunterblöcke beim ersten und zweiten Ausführungsbeispiel durch Hauptzellen ersetzt sind.
Nun wird eine Schaltung zum Ansteuern eines erfindungsgemäßen ferroelektrischen Speichers erläutert. 11 veranschaulicht ein Blockdiagramm einer Schaltung zum Ansteuern eines solchen Speichers. Die Schaltung ist so ausgebildet, dass sie den Speicher gemäß dem ersten, zweiten oder dritten Ausführungsbeispiel ansteuert.
Gemäß 11 beinhaltet diese Schaltung Folgendes: einen X-Puffer 11 zum Puffern einer Adresse X, Y und Z; einen X-Vordecodierer 12 zum Vordecodieren des Signals vom X-Puffer 11; einen Z-Puffer 13 zum Puffern einer Adresse Z unter den Adressen X, Y und Z; einen Z-Vordecodierer 14 zum Vordecodieren des Signals vom Z-Puffer 13; einen (X, Z-ATD)-Generator 15 zum Erfassen von Adressenübergangspunkten der Signale für die Adressen X und Z vom X-Puffer 11 bzw. vom Z-Puffer 13; einen Globalsteuerungsimpuls-Generator 16 zum Empfangen des Signals vom (X, Z-ATD)-Generator 15 und eines externen Signals CSBpad, um selbst ein Spannungseinschalt-Erfassungssignal zu erzeugen und um einen Grundimpuls zur Speichersteuerung entsprechend dem (X, Z-ATD)-Signal, dem Signal CSBpad und dem Spannungseinschalt-Erfassungssignal zu liefern; einen Y-Puffer 17 zum Puffern der Adresse Y unter den von außen empfangenen Adressen X, Y und Z; einen Y-Vordecodierer 18 zum Vordecodieren des Signals vom Y-Puffer 17; ei nen Y-ATD-Generator 19 zum Erfassen eines Adressenübergangspunkts im Signal der Adresse Y vom Y-Puffer 17; einen Lokalsteuerungsimpuls-Generator 20 zum Verbinden eines Signals vom Globalsteuerungsimpuls-Generator 16, des Z-Vordecodiersignals vom Z-Vordecodierer 14 und des Signals vom Y-ATD-Generator 19 zu einem in jedem Speicherblock erforderlichen Impuls; einen X-Nachdecodierer 21 zum Zusammensetzen des X-Vordecodiersignals und des Z-Vordecodiersignals vom X-Vordecodierer 12 bzw. vom Z-Vordecodierer 14 zum Auswählen eines Zellenblocks; einen SWL-Treiber 22 zum Zusammensetzen von Signalen vom X-Nachdecodierer 21 und vom Lokalsteuerungsimpuls-Generator 20 zum Ansteuern unterteilter Wortleitungen in jedem von SWL-Zellenblöcken 23; eine Spaltensteuerungseinheit 24 zum Zusammensetzen von Signalen vom Y-Vordecodierer 18 und vom Lokalsteuerungsimpuls-Generator 20 zum Auswählen einer Bitleitung (oder einer Bitschienenleitung); einen Leseverstärker mit I/O-Steuerungseinheit 25 zum Zusammensetzen eines Signals vom Lokalsteuerungsimpuls-Generator 20 und eines Signals von der Spaltensteuerungseinheit 24 zum Steuern des Betriebs des Leseverstärkers und der Eingabe/Ausgabe (I/O); und eine I/O-Bussteuerungseinheit 26 zur Schnittstellenbildung zwischen einem externen Datenbus und dem Leseverstärker mit I/O-Steuerungseinheit 25.
Nun wird der Globalsteuerungsimpuls-Generator detaillierter erläutert. 12 zeigt ein Blockdiagramm desselben gemäß der ersten Ausführungsform.
Gemäß 12 beinhaltet dieser Globalsteuerungsimpuls-Generator das Folgende: einen Empfangspuffer 31 zum Empfangen eines Signals, das zumindest das Signal CSBpad, das (X, Z-ATD)-Signal vom (X, Z-ATD)-Generator 15 und das Spannungseinhalt-Erfassungssignal enthält, um ein erstes und ein zweites Synchronisiersignal zu liefern; eine Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung 32 zum Liefern eines Niederspannungs-Erfassungssignals zum Anhalten des Betriebs bei niedriger Spannung, eines Störungslöschsignals zum Filtern eines Störsignals im ersten Synchronisiersignal, eines Voraktivierungsimpulses zum Vorabladen der Bitleitungen und dergleichen auf das erste Synchronisiersignal vom Empfangspuffer 31 hin sowie eines Rückkopplungssignals (viertes Steuerungssignal von einer zweiten Steuerungseinheit); eine erste Steuerungseinheit 33, die, wenn von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung 32 eine normale Versorgungsspannung geliefert wird, ein Signal empfängt, aus der die Störung beseitigt ist, und die ein erstes Steuerungssignal zum Steuern eines Aktivierungszeitpunkts für den Leseverstärker, ein zweites Steuerungssignal zum Steuern eines Spaltenauswählaktivierungszeitpunkts und eines Bitleitungshochziehzeitpunkts für eine Bezugszelle sowie ein drittes Steuerungssignal zum Erzeugen eines Signals für den SWL-Treiber sowie andere Steuerungssignale erzeugt; eine zweite Steuerungseinheit 34 zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit 33, um ein Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und ein Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 in einem Paar SWLs für den SWL-Treiber, ein viertes Steuerungssignal, das ein Grundimpulssignal zum Steuern von Freigabezeitperioden der Signale S1 und S2 ist, und ein Impulssignal P2 mit einem Ansteuerunsvermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, zu erzeugen, und um das vierte Steuerungssignal als Rückkopplungssignal an die Niederspannungsbetriebund Störsignalbeseitigungseinrichtung 32 zu liefern und das Impulssignal P2 an den Lokalsteuerungsimpuls-Generator 20 zu liefern; eine dritte Steuerungseinheit 35 zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer 31 sowie des vierten Steuerungssignals von der zweiten Steuerungseinheit 34 und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen eines deaktivierten Zustands des Signals CSBpad, wenn dieses in einem Zustand deaktiviert ist, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 sowie das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und um den aktivierten Zustand beizubehalten, bis die normalen Betriebsabläufe für das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 abgeschlossen sind und eine vierte Steuerungseinheit 36 zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungseinheit 35, des ersten, zweiten. und dritten Steuerungssignals von der ersten Steuerungseinheit 33 sowie des Voraktivierungsimpulses von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung 32 und zum Liefern eines Freigabesignals SAN für ein NMOS-Bauteil sowie eines Freigabesignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals Cl zum Anschließen einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C2 zum Verbinden einer Bitleitung an einem Bezugszellenblock und einem zweiten I/O-Knoten des Leseverstärkers miteinander, eines Steuerungssignals C3 zum Steuern von Niederspannungsvorabladevorgängen einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und einem Knoten am Leseverstärker, und eines Steuerungssignals C4 zum Steuern des Aktivierungszeitpunkts eines Spaltenauswählvorgangs und eines Bitleitungs-Hochziehvorgangs für eine Bezugszelle.
Indessen kann dann, wenn die von außen zugeführten Signale (das Signal CSBpad, das (A, Z-ATD)-Signal und das Spannungseinschalt-Erfassungssignal) für den Globalsteuerungsimpuls- Generator bei der ersten Ausführungsform konstant sind, die Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung weggelassen werden, was unter Bezugnahme auf eine zweite Ausführungsform erläutert wird. 13 veranschaulicht ein Blockdiagramm eines Globalsteuerungsimpuls-Generators gemäß einer zweiten Ausführungsform.
Gemäß 13 beinhaltet dieser Globalsteuerungsimpuls-Generator das Folgende: einen Empfangspuffer 31 zum Empfangen eines Signals, das zumindest das Signal CSBpad, das (X, Z-ATD)-Signal vom (X, Z-ATD)-Generator 15 und das Spannungseinschalt-Erfassungssignal enthält, und um ein erstes und ein zweites Synchronisiersignal zu liefern; eine erste Steuerungseinheit 33 zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer 31 und zum Liefern eines ersten Steuerungssignals zum Steuern des Aktivierungszeitpunkts des Leseverstärkers, eines zweiten Steuerungssignals zum Steuern eines Spaltenauswähl-Freigabezeitpunkts und eines Bitleitungs-Hochzieh-Zeitpunkts für eine Bezugszelle sowie eines dritten Steuerungssignals zum Liefern eines Signals für den SWL-Treiber sowie anderer Steuerungssignale; eine zweite Steuerungseinheit 34 zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit 33, zum Erzeugen eines Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und eines Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 in einem Paar SWLs für den SWL-Treiber, eines vierten Steuerungssignal, das ein Grundimpulssignal zum Steuern von Aktivierungszeitperioden für die Signale S1 und S2 ist, und eines Impulssignals P2 mit einem Ansteuerunsvermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, und zum Liefern des Impulssignals P2 an den Lokalsteuerungsimpuls-Generator 20; eine dritte Steuerungseinheit 35 zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer 31 und des vierten Steuerungssignals von der zweiten Steuerungseinheit 34 und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen des deaktivierten Zustands des Signals CSBpad, wenn dieses im Zustand deaktiviert ist, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und um den aktivierten Zustand beizubehalten, bis die normalen Betriebsabläufe des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 abgeschlossen sind; und eine vierte Steuerungseinheit 36 zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungseinheit 35, des ersten, zweiten und dritten Steuerungssignals von der ersten Steuerungseinheit 33 und des Synchronisiersignals vom Empfangspuffer 31 und zum Liefern eines Freigabesignals SAN für ein NMOS-Bauteil und eines Freigabesignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals Cl zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C2 zum Verbinden einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärkers miteinander, eines Steuerungssignals C3 zum Steuern eines Niederspannungsvorabladevorgangs einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und eines Knotens am Leseverstärker, sowie eines Steuerungssignals C4 zum Steuern des Freigabezeitpunkts eines Spaltenauswählvorgangs und eines Bitleitungs-Hochziehvorgangs einer Bezugszelle.
Indessen kann, was jedoch nicht dargestellt ist, die Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung im Globalsteuerungsimpuls-Generator des ersten Ausführungsbeispiels eine Niederspannungsbetrieb-Beseitigungseinrichtung sein, die Betrieb bei niedriger Spannung verhindert, oder eine Störsignal-Beseitigungseinrichtung, die die Funktion der Störsignalbeseitigung hat.
Nun werden verschiedene Teile des oben genannten Globalsteuerungsimpuls-Generators bei der Erfindung detaillierter erläutert. Die 14 bis 17 zeigen Schaltbilder von Empfangspuffern gemäß einer ersten bis vierten Ausführungsform.
Der in 14 dargestellte Empfangspuffer gemäß der ersten Ausführungsform, der so ausgebildet ist, dass er nur das von außen zugeführte Signal CSBpad verwendet, beinhaltet Folgendes: drei in Reihe geschaltete Inverter 41, 42 und 43 zum Invertieren des Signals CSBpad zum Liefern eines ersten Synchronisiersignals vom Inverter 43 und eines zweiten Synchronisiersignals vom Inverter 42. Wie es in 15 dargestellt ist, beinhaltet der Empfangspuffer gemäß der zweiten Ausführungsform, der so ausgebildet ist, dass er das von außen zugeführte Signal CSBpad und ein Spannungseinschalt-Erfassungssignal empfängt, einen Spannungseinschaltdetektor 44 zum Liefern eines hohen Signals, bis die Spannung stabilisiert ist, wenn ein niedriges Signal zum Stabilisieren des Schaltungsbetriebs geliefert wird, ein NOR-Gatter 45 zum Unterziehen des von außen zugeführten Signals CSBpad und des Signals vom Spannungseinschaltdetektor 44 einer ODER-Operation und einer Invertierung, einen Inverter 46 zum Invertieren des Signals vom NOR-Gatter zum Liefern eines zweiten Synchronisiersignals sowie einen Inverter 47 zum Invertieren des Signals vom Inverter 46 zum Liefern eines ersten Synchronisiersignals. Wie es in 16 dargestellt ist, beinhaltet der Empfangspuffer gemäß der dritten Ausführungsform, der so ausge bildet ist, dass er das von außen zugeführte Signal CSBpad und das (X, Z-ATD)-Signal vom in 11. dargestellten (X, Z-ATD)-Generator 15 empfängt, ein System, das mit dem in 15 dargestellten identisch ist, mit Ausnahme, dass das NOR-Gatter 45 an seinem einen Eingangsanschluss das (X, Z-ATD)-Signal erhält. Wie es in 17 dargestellt ist, beinhaltet der Empfangspuffer gemäß der vierten Ausführungsform, der so ausgebildet ist, dass er das von außen zugeführte Signal CSBpad, das (X, Z-ATD)-Signal vom in 11 dargestellten (X, Z-ATD)-Generator 15 und das Spannungseinschalt-Erfassungssignal empfängt, ein System, das identisch mit dem in 15 dargestellten ist, mit der Ausnahme, dass anstelle des NOR-Gatters 45 ein NOR-Gatter 48 mit drei Empfangsanschlüssen verwendet ist, das das (X, Z-ATD)-Signal, das Signal CSBpad und das Spannungseinschalt-Erfassungssignal einer ODER-Operation und einer Invertierung unterzieht.
Nun wird eine Detailschaltung des Spannungseinschaltdetektors erläutert. 18 zeigt ein Schaltbild eines solchen Detektors gemäß einer ersten Ausführungsform.
Gemäß 18 beinhaltet dieser Spannungsdetektor das Folgende: einen Versorgungsspannungsanstiegsdetektor 233 mit PMOS-Transistoren 211–214 und NMOS-Transistoren 215–218 zum Erfassen eines Anstiegs der Versorgungsspannung; einen Verstärker 234 mit PMOS-Transistoren 219 und 220 und NMOS-Transistoren 221–224, um das Signal vom Versorgungsspannungsanstiegsdetektor und die Versorgungsspannung einem Vergleich und einer Verstärkung zu unterziehen; einen Rückkopplungsteil 235 mit PMOS-Transistoren 225 und 229, einem NMOS-Transistor 230 sowie Invertern 226–228 zum Rückkoppeln eines Signals vom Verstärker 234 zum Liefern eines Signals, das Stabilität der Versorgungsspannung liefert; und eine Spannungseinschalt-Lieferungseinheit 236 mit Invertern 231 und 232 zum Verbessern des Steuerungsvermögens eines Signals vom Rückkopplungsteil 235 zur Verwendung im Globalsteuerungsimpuls-Generator.
Nun wird die Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung erläutert. 19 und 20 veranschaulichen Schaltbilder derselben gemäß einer ersten bzw. einer zweiten Ausführungsform.
Diese Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung verfügt über drei Funktionen:

– Erstens wird durch Erfassen einer niedrigen Spannung und durch Sperren eines Steuerungsimpulses bei niedriger Spannung ein Speicherzellen-Datenwert geschützt.
– Zweitens wird, durch Verzögern, die Impulsbreite eines Steuerungssignals C3 zur Verwendung beim Steuern eines Niederspannungs-Vorabladevorgangs eines Leseverstärkers gesteuert.
– Drittens werden Störsignale aus dem von außen zugeführten Signal (Signal CSBpad) beseitigt.

Demgemäß beinhaltet die Niederspannungsbetrieb- und Störsignal beseitigungseinrichtung gemäß der ersten Ausführungsform, wie es in 19 dargestellt ist, das Folgende: einen Niederspannungserfassungs- und Verzögerungsteil 68 zum Erfassen einer niedrigen Spannung zum Verzögern der Impulsbreite des Steuerungssignals C3 sowie einen Störsignal-Beseitigungsteil 69 zum Beseitigen von Störsignalen. Der Niederspannungserfassungs- und Verzögerungsteil 68 beinhaltet eine erste Verzögerungseinheit 61 mit Invertern 79 und 80 zum Verzögern des ersten Synchronisiersignals vom Empfangspuffer 31 für eine vorgegebene Zeit; eine zweite Verzögerungseinheit 62 mit Invertern 76 und 78 zum Senken der Stromtreiberfähigkeiten eines PMOS-Transistor sowie In verter 75 und 77 zum Verbessern des Treibervermögens von PMOS-Transistoren und NMOS-Transistoren zum Verzögern der ansteigenden Flanke des ersten Synchronisiersignals zum Verringern der Breite eines hohen Impulses des ersten Synchronisiersignals vom Empfangspuffer 31; Inverter 63 und 64 zum Invertieren der Signale von der ersten bzw. zweiten Verzögerungseinheit 61 und 62; einen NMOS-Transistor 65 mit einer Gateelektrode und einer Sourceelektrode, die gemeinsam mit einem Spannungsversorgungsanschluss Vcc verbunden sind, und einer Drainelektrode, die mit dem Ausgangsanschluss des Inverters 63 verbunden ist; einen NMOS-Transistor 67 mit einer Gateelektrode, die mit dem Ausgangsanschluss des Inverters 63 verbunden ist, einer Sourceelektrode, die mit dem Inverter 64 verbunden ist, und einer Drainelektrode, die so ausgebildet ist, dass sie ein Signal weiterleitet; und einem PMOS-Transistor 66 mit einer geerdeten Gateelektrode und einer Source- und einer Drainelektrode, die mit dem Spannungsversorgungsanschluss bzw. der Drainelektrode des NMOS-Transistors 67 verbunden sind. Der Störsignal-Beseitigungsteil 69 beinhaltet einen Inverter 70 zum Invertieren des von der zweiten Steuerungseinheit 34 rückgelieferten vierten Steuerungssignals; ein NAND-Gatter 71 zum Unterziehen des Signals vom Niederspannungserfassungs- und Verzögerungsteil 68 und des Signals vom Inverter 70 einer UND-Operation und einer Invertierung; einen Inverter 72 zum Invertieren des Ausgangssignals des NAND-Gatters 71, ein NAND-Gatter 74, um das erste Synchronisiersignal vom Empfangspuffer 31 und das Ausgangssignal vom Inverter 72 einer UND-Operation und einer Invertierung zu unterziehen, um einen Voraktivierungsimpuls zum Steuern eines Vorabladevorgangs für den Leseverstärker zu liefern; und einen Inverter 73 zum Invertieren des Ausgangssignals des Inverters 72 zum Liefern eines Spannungserfassungs- und Störungsbeseitigungssignals.
Andererseits beinhaltet, wie es in 20 dargestellt ist, die Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß der zweiten Ausführungsform einen Störsignal-Beseitigungsteil zwischen dem Inverter 64 und dem NMOS-Transistor 67 im in 19 dargestellten Niederspannungserfassungs- und Verzögerungsteil 68. D. h., dass der Störsignal-Beseitigungsteil 69 Folgendes beinhaltet: einen zwischen den Inverter 64 und den NMOS-Transistor 67 geschalteten NMOS-Transistor 85; einen Inverter 86 zum Invertieren des Rückkopplungssignals (des vierten Steuerungssignals) von der zweiten Steuerungseinheit 34, um es an den NMOS-Transistor 85 zu liefern; und einen NMOS-Transistor 87 zum Verbinden des Ausgangs des NMOS-Transistor 67 mit Masse auf das Rückkopplungssignal hin. Außerdem kann ein System einer Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung dadurch gebildet sein, dass Folgendes hinzugeführt wird: ein Inverter 81 zum Invertieren des Ausgangssignals des NMOS-Transistors 67; ein Inverter 82 zum Invertieren des Ausgangssignals des Inverters 81; ein NAND-Gatter 84, um das Ausgangssignal des Inverters 82 und das erste Synchronisiersignal vom Empfangspuffer 31 einer UND-Operation und Invertierung zu unterziehen, um einen Voraktivierungsimpuls zu liefern; und einen Inverter 83 zum Invertieren des Ausgangssignals des Inverters 82, um ein Niederspannungserfassungs- und Störungsbeseitigungssignal zu erzeugen. Außerdem können von der in den 19 oder 20 dargestellten Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung der Niederspannungserfassungs- und Verzögerungsteil 68 oder der Störsignal-Beseitigungsteil weggelassen werden. D. h., dass 21 einen Fall veranschaulicht, wenn nur ein Störsignal-Beseitigungsteil 69 vorhanden ist, ohne den Niederspannungserfassungs-Verzögerungsteil in 19, während 22 einen Fall veranschaulicht, in dem der Niederspannungserfassungs- und Verzögerungsteil 68 ohne den Störsignal-Beseitigungsteil in 20 vorhanden ist.
In 23 ist ein detailliertes Schaltbild der ersten Steuerungseinheit im in 12 oder 13 dargestellten Globalsteuerungsimpuls-Generator dargestellt.
Die erste Steuerungseinheit beinhaltet eine dritte Verzögerungseinheit 104 mit Invertern 91–100 zum Verzögern des Niederspannungserfassungs- und Störungsbeseitigungssignals von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung oder des ersten Synchronisiersignals vom Empfangspuffer 31 für eine bestimmte Zeitperiode zum Liefern eines ersten Steuerungssignals; einen Inverter 101 zum Invertieren des Signals von der dritten Verzögerungseinheit 104; ein NAND-Gatter 102, um das Niederspannungsbetrieb- und Störungsbeseitigungssignal von der Niederspannungsbetriebund Störsignalbeseitigungseinrichtung oder das erste Synchronisiersignal vom Empfangspuffer 31 und ein Signal vom Inverter 101 einer UND-Operation und Invertierung zu unterziehen, um ein zweites Steuerungssignal zu erzeugen; und einen Inverter 103 zum Invertieren des Ausgangssignals des NAND-Gatters 102 zum Liefern eines dritten Steuerungssignals.
Nun wird die zweite Steuerungseinheit erläutert. 24 veranschaulicht ein Schaltbild derselben gemäß einer ersten Ausführungsform.
Gemäß 24 beinhaltet diese zweite Steuerungseinheit eine dritte Verzögerungseinheit 148 mit mehreren Invertern 111, 113, 115, 117 und 119 zum Verringern der Stromtreiberfähigkeiten eines PMOS-Transistors und zum Verbessern der Stromtreiberfähigkeiten eines NMOS-Transistors im Leseverstärker sowie Inverter 112, 114, 116, 118 und 120 zum Verbessern der Stromtreiberfähigkeiten der PMOS-Transistoren und der NMOS-Transistoren zum Verzögern der fallenden Flanke des dritten Steuerungssignals von der ersten Steuerungseinheit 33 für eine vorbestimmte Zeitspanne; ein NOR-Gatter 121, um das Ausgangssignal der dritten Verzögerungseinheit 148 und das dritte Steuerungssignal einer ODER-Operation und Invertierung zu unterziehen; eine vierte Verzögerungseinheit 149 mit mehreren Invertern 123, 125, 127, 129 und 131 zum Verringern der Stromtreiberfähigkeiten des PMOS-Transistors und zum Verbessern der Stromtreiberfähigkeiten des NMOS-Transistors im Leseverstärker sowie Inverter 122, 124, 126, 128 und 130 zum Verbessern der Stromtreiberfähigkeiten der PMOS-Transistoren und der NMOS-Transistoren zum Verzögern der steigenden Flanke des Signals vom NOR-Gatter 121 für eine vorbestimmte Zeitspanne; einen Inverter 132 zum Invertieren des dritten Steuerungssignals; ein NAND-Gatter 133, um die Ausgangssignale des Inverters 132, des NOR-Gatters 121 und der vierten Verzögerungseinheit 149 einer UND-Operation und Invertierung zu unterziehen, um das vierte Steuerungssignal zu liefern; ein NAND-Gatter 134, um die Ausgangssignale des Inverters 132, der dritten Verzögerungseinheit 148 und des NAND-Gatters 133 einer UND-Operation und Invertierung zu unterziehen; eine fünfte Verzögerungseinheit 150 mit Invertern 135–138 zum Verzögern der ansteigenden Flanke des Ausgangssignals des NAND-Gatters 133 für eine vorbestimmte Zeitspanne; ein NAND-Gatter 141, um die Ausgangssignale des Inverters 113, des NAND-Gatters 134 und des NAND-Gatters 133 einer UND-Operation und Invertierung zu unterziehen; eine sechste Verzögerungseinheit 151 mit Invertern 142 und 143 zum Verzögern der ansteigenden Flanke des Ausgangssignals des NAND-Gatters 141 um eine vorbestimmte Zeitspanne; eine Weiterleiteinheit 237 für das Signal S1 mit einem NAND-Gatter 139 und einem Inverter 140, um die Ausgangssignale der fünften Verzögerungseinheit 150 und des NAND-Gatters 133 einer UND-Operation zu unterziehen, um das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 zu liefern; eine Weiterleiteinheit 238 für das Signal S2 mit einem NAND-Gatter 144 und einem Inverter 145, um die Ausgangssignale der sechsten Verzöge rungseinheit 151 und des NAND-Gatters 133 einer UND-Operation zu unterziehen, um das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 zu erzeugen; und eine Impulssignal-Weiterleiteinheit 152 mit Invertern 146 und 147 zum Verbessern des Signaltreibervermögens des NAND-Gatters 133 zum Liefern eines Impulssignals P2.
Nun wird die dritte Steuerungseinheit erläutert. 25, 26 und 27 zeigen Schaltbilder der dritten Steuerungseinheit gemäß einer ersten, zweiten bzw. dritten Ausführungsform.
Gemäß 25 beinhaltet die dritte Steuerungseinheit gemäß der ersten Ausführungsform eine Signalverlängerungseinheit 172 mit einem Inverter 161 und NAND-Gattern 162, 163 und 164 zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer 31 und des vierten Steuerungssignals von der zweiten Steuerungseinheit 34 zum Verlängern des hohen Impulses des Impulssignals P2 von der zweiten Steuerungseinheit 34 bis zum Zeitpunkt, zu dem das Signal CSBpad auf Niedrig aktiviert gehalten wird; eine siebte Verzögerungseinheit 173 mit Invertern 165–168 zum Verzögern der ansteigenden Flanke eines Signals von der Signalverlängerungseinheit 172 um eine vorbestimmte Zeitspanne; ein NAND-Gatter 171, um das invertierte vierte Steuerungssignal und das zweite Synchronisiersignal vom Empfangspuffer 31 einer UND-Operation und Invertierung zu unterziehen, um das sechste Steuerungssignal zu liefern; eine Steuerungssignal-Weiterleiteinheit 174 mit einem NAND-Gatter 169 und einem Inverter 170, um die Ausgangssignale der siebten Verzögerungseinheit 173 und des NAND-Gatters 171 einer UND-Operation zu unterziehen, um das fünfte Steuerungssignal zu liefern.
Gemäß 26 ist bei der dritten Steuerungseinheit gemäß der zweiten Ausführungsform die Signalverlängerungseinheit 172 aus dem System der in 25 dargestellten dritten Steuerungseinheit weggelassen, um das vierte Steuerungssignal unmittelbar an die siebte Verzögerungseinheit 173 zu liefern.
Gemäß 27 ist bei der dritten Steuerungseinheit gemäß der dritten Ausführungsform die achte Verzögerungseinheit 179 so ausgebildet, dass sie alle Teile (einschließlich der ansteigenden und der fallenden Flanke) des Signals von der Signalverlängerungseinheit 172 verzögert, während in 25 die siebte Verzögerungseinheit 173 so ausgebildet ist, dass sie nur die ansteigende Flanke des Signals von der Signalverlängerungseinheit 172 verzögert.
28 und 29 zeigen Schaltbilder einer ersten und einer zweiten Ausführungsform einer vierten Steuerungseinheit für den in 12 dargestellten Globalsteuerungsimpuls-Generator gemäß einer ersten Ausführungsform.
Gemäß 28 beinhaltet die vierte Steuerungseinheit gemäß der ersten Ausführungsform eine Leseverstärkersteuerungssignal-Weiterleiteinheit 199 mit Invertern 181, 183, 184 und 185 und einem NAND-Gatter 182, um das erste Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer UND-Operation und Invertierung zu unterziehen, um ein Freigabesignal SAN für den NMOS-Transistor im Leseverstärker und ein Freigabesignal SAP für den PMOS-Transistor im Leseverstärker zu liefern; eine Bitleitungsschaltsignal-Weiterleiteinheit 200 mit einem NAND-Gatter 186 und Invertern 187–191, um das dritte Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Steuerungssignal C1 zum Verbinden einer Bit leitung in einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker sowie ein Steuerungssignal C2 zum Verbinden einer Bitleitung in einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker zu erzeugen; eine Spaltensteuerungssignal-Weiterleiteinheit 201 mit einem NAND-Gatter 192 und Invertern 193, 194 und 195, um das zweite Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Steuerungssignal C4 zum Erzeugen eines Spaltensteuerungssignals zu liefern; und eine Vorabladesteuerungssignal-Weiterleiteinheit 202 mit einem NAND-Gatter 196 und Invertern 197 und 198, um den Voraktivierungsimpuls von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung 32 und das sechste Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Vorabladesteuerungssignal C3 zu erzeugen.
Gemäß 29 beinhaltet die vierte Steuerungseinheit gemäß der zweiten Ausführungsform eine Leseverstärkersteuerungssignal-Weiterleiteinheit 199 mit Invertern 181, 183, 184 und 185 und einem NAND-Gatter 182, um das erste Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer UND-Operation und einer Invertierung zu unterziehen, um ein Freigabesignal SAN für den NMOS-Transistor im Leseverstärker und ein Freigabesignal SAP für den PMOS-Transistor im Leseverstärker zu liefern; eine Bitleitungsumschaltsignal-Weiterleiteinheit 200 mit einem NAND-Gatter 186 und Invertern 187–191, um das dritte Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Steuerungssignal C1 zum Anschließen einer Bitleitung in einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker sowie ein Steue rungssignal C2 zum Anschließen einer Bitleitung im Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker zu erzeugen; eine Spaltensteuerungssignal-Weiterleiteinheit 201 mit einem NAND-Gatter 192 und Invertern 193, 194 und 195, um das zweite Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Steuerungssignal C4 zum Erzeugen eines Spaltensteuerungssignals zu liefern; und eine Vorabladesteuerungssignal-Weiterleiteinheit 202 mit Invertern 197, 198 und 203, um das erste Synchronisiersignal vom Empfangspuffer 31 oder das sechste Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zum Liefern eines Vorablade-Steuerungssignals C3 zu liefern.
Nun wird ein Verfahren zum Ansteuern des oben genannten ferroelektrischen SWL-Speichers erläutert. 31 veranschaulicht Signalverläufe in verschiedenen Teilen des Spannungseinschaltdetektors.
Für 31 ist angenommen, dass das Signal CSBpad, ein Chipfreigabesignal, auf der Massespannung fixiert ist, um den Chip in allen seinen Abschnitten beim Einschalten der Spannung in einen aktivierten Zustand zu überführen. Zu einem Zeitpunkt t1, wenn noch keine Spannung angelegt ist, befinden sich Knotensignale N1–N6 in geerdetem Zustand.
Intervall t1–t2
Die Spannung wird von der Massespannung auf Vcc angehoben. Das Signal am Knoten N1 steigt an, jedoch mit sanfter Steigung, da der PMOS-Transistor 219 hochgezogen wird. Das Signal an einem Knoten N2 steigt aufgrund einer Verzögerung langsam an. Das Signal am Knoten N4 wird verstärkt, um zur Massespannung zu werden. Das Signal am Knoten N5 steigt in potentialungebundenem Zustand an, da sich der NMOS-Transistor 230 im ausgeschalteten Zustand befindet, und das Signal am Knoten N6 steigt ebenfalls durch den Einfluss des Signals am Knoten N4 an.
Intervall t2–t3
Wenn der NMOS-Transistor 221 eingeschaltet wird, wenn die Signalspannung am Knoten N2 über eine Schwellenspannung Vtn ansteigt, wird der Verstärker in Funktion gebracht, so dass das Signal am Knoten N1 langsam fällt und das Signal am Knoten N4 auf eine Spannung ansteigt, die nicht dazu ausreicht, das Ausgangssignal des Inverters 226 zu invertieren, um die Signale an den Knoten N5 und N6 auf Vcc zu halten.
Intervall jenseits von t3
Das Signal am Knoten N4 steigt weiter auf eine Spannung über einer Schwellenspannung Vt für den Inverter 226 an, wenn die Signale an den Knoten N5 und N6 von Hoch auf Niedrig invertiert werden, um den NMOS-Transistor 224 auszuschalten, was den Verstärker 234 deaktiviert. Das Signal am Knoten N4 steigt durch den Strom vom PMOS-Transistor 225 auf Vcc an, und das Spannungseinschaltsignal wird in den niedrigen Zustand gebracht. Daher wird, obwohl das Signal CSBpad auf Niedrig fixiert ist, das Spannungseinschaltsignal, das eines der empfangenen Signale ist, im Empfangspuffer 31 von Hoch, dem deaktivierten Zustand, auf Niedrig, den aktivierten Zustand, geschaltet.
Nun werden Signalverläufe vom Globalsteuerungsimpuls-Generator bei der Erfindung unter Verwendung des Spannungseinschaltdetektors erläutert. Die 31 bis 34 veranschaulichen Funktionszeitpunkte bei der ersten bis vierten Ausführungsform eines Globalsteuerungsimpuls-Generators.
Die Funktionen von Globalsteuerungsimpuls-Generatoren differieren mehr oder weniger abhängig von Zellenarraysystemen, des Hin- und Herschaltens von Adressen X, Z oder des Hin- und Herschaltens von Adressen Y. 31 veranschaulicht die Funktion für den Fall, dass das Zellenarray dergestalt ist, wie es in 8 oder 9 dargestellt ist, und die Adresse Y hin- und hergeschaltet wird. Da der Chip aktiviert ist, wenn sich das von außen zugeführte Chipfreigabesignal CSBpad auf Niedrig befindet, wird der Chip in den aktivierten Zustand überführt, wenn das Signal CSBpad von Hoch auf Niedrig geschaltet wird. Daher ist ein deaktiviertes Intervall im hohen Zustand erforderlich, um einen neuen Lese- oder Schreibvorgang auszuführen. Wie es in 31 dargestellt ist, ist ein kompletter Betriebszyklus in Intervalle von t1 bis t15 unterteilt, um eine zweckdienliche Erläuterung des Signalverhaltens zu ermöglichen. Als Erstes ist angenommen, dass das Signal CSBpad ab dem Startpunkt des Intervalls t1 bis zum Endpunkt des Intervalls t14 auf Niedrig aktiviert ist, während es ab dem Startpunkt des Intervalls t15 auf Hoch deaktiviert ist. Außerdem ist angenommen, dass kein Übergang in den Adressen X und Z existiert, und ein Übergang der Adresse Y am Startpunkt des Intervalls t7 und am Startpunkt des Intervalls t11 existiert, während sich das Signal CSBpad im aktivierten Zustand befindet. Eine Y-ATD-Einheit erfasst eine Änderung der Adresse Y zum Erzeugen eines hohen Impulses von den Intervallen t7 auf t8 und von t11 auf t12. S1 und S2 sind Impulse zur Verwendung beim Erzeugen von Grundsignalverläufen für die Wortleitungen SWL1 und SWL2 für eine SWL-Zelle. Als Erstes erfährt das Signal CSBpad im Intervall t1 einen Übergang von Hoch auf Niedrig, um den Chip zu aktivieren, während die Adressen X, Y und Z in ihren Zuständen vor t1 gehalten werden. Das Signal Y-ATD erfährt von t7 auf 68 einen Übergang auf Hoch, wenn die Adresse Y zum Startzeitpunkt von t7 einen Übergang erfährt. Wenn die Adresse Y zu diesem Startzeitpunkt einen Übergang erfährt, erfährt das Signal Y-ATD in den Intervallen t11 bis t12 einen Übergang auf Hoch. Das Signal S1 wird bis zum Intervall t1 auf Niedrig gehalten, von den Intervallen t2 auf t3 auf Hoch, im Intervall t4 auf Niedrig, im Intervall t5 auf Hoch und von den Intervallen t6 bis t15 auf Niedrig. S2 wird von t3 auf t4 auf Hoch gehalten und ansonsten auf Niedrig gehalten. Das Signal C1, das das Grundsignal zum Steuern des Signalflusses zwischen einer Hauptzellenbitleitung und einem I/O-Anschluss am Leseverstärker ist, wird nur im Intervall t3 auf Niedrig gehalten und ansonsten auf Hoch gehalten, um den Signalfluss zwischen der Hauptzellenleitung und einem I/O-Anschluss am Leseverstärker nur im Intervall t3 zu unterbinden. Das Signal C2, das das Grundsignal zum Steuern des Signalflusses zwischen einer Bezugszellenbitleitung und dem anderen I/O-Anschluss am Leseverstärker ist, liefert einen Impuls, der von t3 bis t14 auf Niedrig gehalten wird, um den Signalfluss zwischen einer Bezugszellenbitleitung und dem anderen I/O-Anschluss am Leseverstärker von t3 bis t14 zu unterbinden. Das Signal C4, das den Signalübergang zwischen einer Hauptzellenbitleitung und einem externen Datenbus und das Hochziehen einer Bezugszellenbitleitung steuert, wird von t4 bis t14 auf Hoch gehalten, und es geht erneut zu einem Zeitpunkt auf Niedrig über, zu dem das Signal CSBpad deaktiviert wird (zum Endzeitpunkt des Intervalls t14), um eine Steuerung des Signalübergangs zwischen einer Hauptzellenbitleitung und dem externen Datenbus und dem Hochziehen einer Bezugszellenbitleitung nur von t4 bis t14 zuzulassen. Das Signal P2 wird von t2 bis t5 auf Hoch gehalten, in welchen Intervallen S1 und S2 auf Hoch gehalten sind, um diese Signale S1 und S2 vor einer Störung von außen zu schützen, und es geht erneut zum Startzeitpunkt von t6 auf Niedrig über. Das Signal C3, das eine niedrige Spannung vorab auf die Hauptzellenbitleitung und die Bezugszellenbit leitung lädt, bevor S1 und S2 aktiviert werden, erfährt, während es vor dem Intervall t1 bis zu diesem auf Hoch gehalten wird, zum Startzeitpunkt von t2 einen Übergang auf Niedrig, wo es bis zum Ende von t14 gehalten wird, um den Vorabladevorgang zu deaktivieren, und es erfährt erneut in anderen Intervallen als diesen (Zeitpunkt, zu dem das Signal CSBpad deaktiviert ist) einen Übergang auf Hoch. Das Signal SAN (Vorabsignal zum Erzeugen eines Signals SAN C, das ein Signal zum Steuern von Transistoren mit NMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit ist) wird wie zuvor auf Niedrig gehalten, und es geht zum Startpunkt von t3 auf Hoch und zu einem Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf Niedrig. Das Signal SAP (Vorabsignal eines Signals SAP-P, das Transistoren mit PMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit steuert) verhält sich entgegengesetzt zum Signal SAN; es wird bis zum Intervall t2, einem Vorabstadium, auf Hoch gehalten, geht zum Startpunkt von t3 auf Niedrig und geht zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf Hoch. So wird in einem Zustand, in dem das Signal CSBpad aktiviert ist, wenn die Adresse Y einen Übergang erfährt, so dass Y-ATD auftritt, dann, wenn der Schreibmodus vorliegt, der Wert logisch 0 in Intervallen, in denen sowohl S1 als auch S2 hoch sind, in eine relevante Zelle eingeschrieben, d. h. vom Intervall t2 zum Intervall t3, und der Wert logisch 1 wird in Intervallen in die Zelle eingeschrieben, in denen nur eines der Signale S1 oder S2 hoch ist, d. h. vom Intervall t4 bis zum Intervall t5.
Der Betrieb des Globalsteuerungsimpuls-Generators ist dergestalt, wie es in 32 dargestellt ist, wobei es sich um die zweite Ausführungsform für den Fall handelt, dass das Zellenarraysystem dergestalt ist, wie es in 8 oder 9 dargestellt ist und die Adresse X, Z hin- und hergeschal tet wird. Ein vollständiger Betriebszyklus ist in Intervalle t1 bis t21 unterteilt, und die beiden Adressen X, Z erfahren einen Übergang zu den Startpunkten der Intervalle t7 und t14. Da die Funktion des Globalsteuerungsimpuls-Generators im Fall eines Hin- und Herschaltens der Adressen X, Z dem Betrieb des Globalsteuerungsimpuls-Generators im Fall des Hin-und Herschaltens der Adresse Y ähnlich ist, werden nur solche Funktionsabschnitte beschrieben, die verschieden sind. Während das Signal Y-ATD zum Zeitpunkt einen Übergang auf Hoch erfährt, zu dem die Adresse Y in 31 übergeht, werden, da beim zweiten Ausführungsbeispiel angenommen ist, dass beide Adressen X, Z an den Startpunkten der Intervalle t7 und t14 einen Übergang erfahren, die (X, Z-ATD)-Signale in den Intervallen t7 und t14 auf Hoch gehalten, während sie in den restlichen Intervallen auf Niedrig gehalten werden. Wenn die Adressen X, Z einen Übergang erfahren, setzt der Globalsteuerungsimpuls-Generator (X, Z-ATD)-Signale mit dem Signal CSBpad zusammen, wenn er diese verwendet. Daher erfasst der Globalsteuerungsimpuls-Generator, wenn die (X, Z-ATD)-Signale auf Hoch (t7 und t14) vorhanden sind, dass das Signal CSBpad im Intervall erneut aktiviert ist. Demgemäß liefert der Globalsteuerungsimpuls-Generator alle Signale erneut, um normalen Zugriff auf die Adressen X, Z zu ermöglichen. Beide Signale S1 und S2 starten erneut nach einem bestimmten Intervall (t1) ab dem Übergang des Signals CSBpad auf Niedrig, und sie starten auch nach einem bestimmten Intervall (t8 und t15) ab dem Zeitpunkt von Übergängen der (X, Z-ATD)-Signale auf Niedrig. D. h., dass das Signal S1 in den Intervallen t2 und t3, t5, t9 und t10, t16 und t17 sowie t19 auf Hoch gehalten wird, während es in den restlichen Intervallen auf Niedrig gehalten wird. Außerdem wird das Signal S2 in den Intervallen t2–t4, t9–t11 und t16–t18 auf Hoch gehalten, während es in den restlichen Intervallen auf Niedrig gehalten wird. Das Signal C1 erfährt für ein Intervall (t3, t10 und t17) der Intervalle, in denen sowohl S1 als auch S2 auf Hoch stehen (t1–t3, t9 und t10 sowie t16 und t17) einen Übergang auf Niedrig, wo es gehalten wird, und es erfährt erneut einen Übergang auf Hoch. Das Signal C2 erfährt zum Zeitpunkt, zu dem das Signal Cl auf Niedrig übergeht, einen Übergang von Hoch auf Niedrig, und es erfährt zum Zeitpunkt, zu dem das (X, Z-ATD)-Signal einen Übergang auf Hoch erfährt, einen Übergang von Niedrig auf Hoch. Das Signal C4 erfährt zu einem Zeitpunkt, zu dem das Signal Cl auf Hoch übergeht, einen Übergang von Hoch auf Niedrig, und zu einem Zeitpunkt, zu dem das (X, Z-ATD)-Signal auf Hoch übergeht, erfährt es einen Übergang von Hoch auf Niedrig. Das Signal P2 erfährt zu einem Zeitpunkt, zu dem beide Signale S1 und S2 auf Hoch übergehen, einen Übergang von Niedrig auf Hoch, und es erfährt zu einem Zeitpunkt, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen, einen Übergang von Niedrig auf Hoch. Die Signale SAN und SAP erfahren zum Zeitpunkt, zu dem das Signal C2 einen Übergang erfährt, einen Übergang auf entgegengesetzte Zustände. Demgemäß wird der logische Wert 0 in Intervallen, in denen beide Signale S1 und S2 auf Hoch stehen, d. h. in den Intervallen t1–t3, t9 und t10 sowie t16 und t17 in eine relevante Zelle eingeschrieben, während der logische Wert 1 in solchen Intervallen, in denen nur eines der Signale S1 und S2 auf Hoch steht, d. h. in den Intervallen t4 und t5, t11 und t12 sowie t18 und t19 in eine relevante Zelle eingeschrieben wird.
Die Funktion des Globalsteuerungsimpuls-Generators im Fall, wenn das Zellenarray das in 10 dargestellte System einnimmt und die Adresse Y hin- und hergeschaltet wird, ist dergestalt, wie es in 33 dargestellt ist. Ein vollständiger Betriebszyklus ist in Intervalle t1 bis t15 unterteilt, um das Verhalten von Signalen zu erläutern. Das in 10 dargestellte Zellenarraysystem benötigt keine Signale C1 und C2, da es über Bitleitungen und Bitschienenleitun gen, jedoch ohne Bezugszellen, verfügt. Es ist angenommen, dass das Signal CSBpad vom Startzeitpunkt des Intervalls t1 bis zum Endzeitpunkt des Intervalls t14 auf Niedrig deaktiviert ist und ab dem Startzeitpunkt des Intervalls t15 auf Hoch deaktiviert wird, und dass, während dieses Signals CSBpad aktiviert ist, zwar die Adressen X, Z keinen Übergang erfahren, jedoch die Adresse Y zu den Startzeitpunkten der Intervalle t7 und t11 einen Übergang erfährt. Dann erfährt das Signal Y-ATD beim Erfassen eines Übergangs der Adresse Y, vom Intervall t7 bis zum Intervall t8 sowie vom Intervall t11 bis zum Intervall t12 einen Übergang auf Hoch, wo es gehalten wird. Signale S1 und S2, die dazu verwendet werden, Grundsignalverläufe für die unterteilten Wortleitungen SWL1 und SWL2 der SWL-Speicherzelle zu erzeugen, werden als Impulse geliefert, und zwar S1 als Impulse, die in den Intervallen t2 und t3 sowie t5 hoch sind, sowie S2 als Impulse, die in den Intervallen t2–t4 hoch sind. Das Signal C4, das ein Signal zum Steuern des Signalübergangs zwischen einer Hauptzellenleitung und einem externen Datenbus und zum Steuern des Hochziehens der Hauptzellenbitleitung und -bitschienenleitung ist, erfährt zum Startzeitpunkt des Intervalls t4 einen Übergang von Niedrig auf Hoch, und erneut einen Übergang auf Niedrig zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird (vor dem Start von t15), was einen Signalübergang zwischen einer Hauptzellenbitleitung und einer Datenleitung ermöglicht. Da das Signal P2 so ausgebildet ist, dass es in den Intervallen P2–P5 auf Hoch gehalten wird, in denen beide Signale S1 und S2 normale Impulse (auf Hoch) aufweisen, synchronisiert es die Signale S1 und S2, um zu verhindern, dass sie durch andere Signale gestört werden. D. h., dass das Signal P2 dadurch, dass es in den Intervallen zwischen t2 bis t5, in denen die Signale S1 und S2 normal sind, diese normalen Signale S1 und S2 in diesen Intervallen vor Störungen durch andere Signale schützt. Zum Deaktivieren des Vorabladevorgangs in den Intervallen t2–t4 und zum Ermöglichen eines Vorabladevorgangs in den restlichen Intervallen wird das Signal C3 bis zum Intervall t1 auf Hoch gehalten, es erfährt zum Startzeitpunkt von t2 einen Übergang auf Niedrig, und es geht erneut zum Zeitpunkt auf Hoch über, zu dem das Signal CSBpad deaktiviert wird. Das Signal SAN, das ein Vorabsignal zum Erzeugen eines Signals SAN C ist, das ein Signal zum Steuern von NMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit ist, wird auf Niedrig gehalten, und es erfährt zum Startzeitpunkt einen Übergang auf Hoch und zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, einen Übergang auf Niedrig. Das Signal SAP, ein Vorabsignal eines Signals SAP P, das PMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit steuert, verhält sich entgegengesetzt zum Signal SAN; es wird bis zum Intervall t2 auf Hoch gehalten, es erfährt zum Startzeitpunkt von t3 einen Übergang auf Niedrig, und es geht erneut zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf Hoch über. Demgemäß wird in Intervallen, in denen beide Signale S1 und S2 hoch sind, der logische Wert 0 in eine relevante Zelle eingeschrieben, d. h. in den Intervallen t2 und 3. Der logische Wert 1 wird in Intervallen, in denen nur eines der Signale S1 und S2 hoch ist, d. h. in den Intervallen t4 und t5, in eine relevante Zelle eingeschrieben.
Der Betrieb des Globalsteuerungsimpuls-Generators im Fall, wenn das Zellenarray das in 10 dargestellte System aufweist und die Adressen X, Z hin- und hergeschaltet werden, ist in 34 dargestellt, die eine zweite Ausführungsform zeigt. Da der Betrieb des Globalsteuerungsimpuls-Generators beim Hin- und Herschalten der Adressen X, Z ähnlich dem Betrieb beim Hin- und Herschalten der Adresse Y ist, werden hier nur verschieden arbeitende Teile erläutert.
Während das Signal Y-ATD zum Zeitpunkt auf Hoch geht, zu dem die Adresse Y in 33 einen Übergang aufweist, gehen die (X, Z-ATD)-Signale dann auf Hoch, wenn die (X, Z-ATD)-Adressen in 34 einen Übergang erfahren. Der Globalsteuerungsimpuls-Generator setzt die (X, Z-ATD)-Signale mit: dem Signal CSBpad zusammen, wenn er sie bei einem Übergang der Adressen X, Z verwendet. Daher erfasst der Globalsteuerungsimpuls-Generator, wenn die (X, Z-ATD)-Signale auf Hoch stehen (t7 und t14), dass das Signal CSBpad im Intervall erneut aktiviert ist. Demgemäß erzeugt der Globalsteuerungsimpuls-Generator alle Signale erneut, um normale Zugriffe auf die Adressen X, Z zu ermöglichen. Die Signale S1 und S2 werden beide nach einem bestimmten Intervall (t1) ab dem Übergang des Signals CSBpad auf Niedrig gestartet, und sie werden auch nach einem bestimmten Intervall (t8 und t15) ab dem Zeitpunkt von Übergängen der (X, Z-ATD)-Signale auf Niedrig gestartet. Das Signal C4 geht zum Zeitpunkt von Hoch auf Niedrig über, zu dem das Signal S1 auf Niedrig übergeht und das Signal S2 auf Hoch gehalten wird, und es geht zum Zeitpunkt von Hoch auf Niedrig über, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen. Das Signal P2 geht zum Zeitpunkt, zu dem die beiden Signale S1 und S2 auf Hoch übergehen, von Niedrig auf Hoch über, und es geht zum Zeitpunkt, zu dem die Signale S1 und S2 auf Niedrig übergehen, von Hoch auf Niedrig über. Das Signal C3 geht zum Zeitpunkt, zu dem beide Signale S1 und S2 auf Hoch übergehen, von Hoch über Niedrig über, und es geht zum Zeitpunkt, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen, von Niedrig auf Hoch über. Die Signale SAN und SAP werden nach einer vorbestimmten Verzögerung ab dem Zeitpunkt, zu dem beide Signale S1 und S2 hoch sind, einem Übergang unterzogen, und sie gehen zum Zeitpunkt, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen, in die entgegengesetzten Zustände über. Demgemäß wird in den Intervallen, in denen beide Signale S1 und S2 hoch sind, der logische Wert 0 in eine relevante Zelle eingeschrieben, d. h. in den Intervallen t2 und t3, t9 und t10 sowie t16 und t17. Außerdem wird der logische Wert 1 in denjenigen Intervallen in eine relevante Zelle eingeschrieben, in denen nur eines der Signale S1 und S2 hoch ist, d. h. in den Intervallen t4 und t5, t11 und t12 sowie t18 und t19.
Der erfindungsgemäße ferroelektrische SWL-Speicher und die Schaltung zum Ansteuern desselben zeigen die folgenden Vorteile.
Erstens erleichtert das Anbringen unterteilter Wortleitungen, die die Funktion von Plattenleitungen übernehmen, so dass solche fehlen, Verbesserungen bei der Packungsdichte und den Wirkungsgrad als Speicher, da beim Lesen und Schreiben kein gesondertes Plattenleitungs-Steuerungssignal mehr erforderlich ist.
Zweitens kann eine Beeinträchtigung der Bezugszellen verhindert werden, da das Verhältnis von Bezugszellen zu zugehörigen Hauptzellen bei der Erfindung deutlich geringer als im Stand der Technik ist. Zu dieser Beeinträchtigung kommt es im Stand der Technik, da hinsichtlich der ferroelektrischen Substanz Schwierigkeiten bestehen und eine Bezugszelle bei Lesevorgängen für einige hundert Hauptzellen verwendet wird, so dass jede Bezugszelle stark beansprucht wird, was zu einer schnellen Beeinträchtigung der ferroelektrischen Eigenschaften der in ihr vorhandenen ferroelektrischen Substanz führt.
Drittens erleichtert die Verwendung von Signalen X, Y, Z-ATD zusätzlich zum Signal CSBpad, das allgemein zum Aktivieren eines ferroelektrischen Speichers verwendet wird, die Chipfunktion im Modus mit schnellem Spaltenzugriff, was eine Verbesserung der Chipzugriffsgeschwindigkeit ermöglicht, einhergehend mit wirkungsvoller Verwaltung des Speicherbe triebs. D. h., dass der Chip in Fällen betrieben werden kann, in denen im Wesentlichen nur die Adressen X, Z einen Übergang erfahren oder nur die Adresse Y einen Übergang erfährt, wobei der Chip im Betrieb hinsichtlich Wechselwirkungen zwischen Adressen X, Y und Z geschützt ist, wenn der Chip durch das Signal CSBpad aktiviert ist. Außerdem kann, wenn nur die Adressen X, Z einen Übergang erfahren, derselbe Betrieb wie bei Aktivierung des Chips durch das Signal CSBpad unter Verwendung eines (X, Z-ATD)-Signals realisiert werden, da noch keine gültigen Daten im Leseverstärker eingespeichert sind, und wenn nur die Adresse Y einen Übergang erfährt, kann ein bereits im Leseverstärker eingespeicherter Datenwert gelesen werden, da die unterteilten Wortleitungen SWL1 und SWL2 für die Zeilenadresse keinen Übergang erfahren, und in einem Schreibmodus kann unter Verwendung des Signals Y-ATD ein normaler Schreibvorgang erfolgen.

Claims

Ferroelektrischer SWL-Speicher mit: – Speicherzellenarrays zum Speichern von Daten, die – eine Vielzahl von Paaren unterteilter Wortleitungen (SWL1, SWL2), die in einer Richtung mit festem Intervall angeordnet sind, – eine Vielzahl von Paaren von Bitleitungen (Bit_n; RBit_n; B_n, BB_n), die in einer Richtung rechtwinklig zu den unterteilten Wortleitungen (SWL1, SWL2) mit festen Intervallen angeordnet sind, und – ferroelektrische Einheitsspeicherzellen aufweisen, die – jeweils zwischen zwei benachbarten unterteilten Wortleitungen (SWL1, SWL2) eines Wortleitungspaares und zwischen zwei benachbarten Bitleitungen (Bit_n, Bit_n+1; RBit_n, RBit_n+1; B_n, BB_n) eines Bitleitungspaares angeordnet sind, und die – einen ersten Transistor, dessen Gateelektrode mit einer ersten unterteilten Wortleitung (SWL1) und dessen Sourceelektrode mit einer ersten Bitleitung (Bit_n; RBit_n; B_n) verbunden ist, – einen zweiten Transistor, dessen Gateelektrode mit einer zweiten unterteilten Wortleitung (SWL2) und dessen Sourceelektrode mit einer zweiten Bitleitung (Bit_n+1; RBit_n+1; BB_n) verbunden ist, – einen ersten Kondensator, dessen erste Elektrode mit der Drainelektrode des ersten Transistors und dessen zweite Elektrode mit der zweiten unterteilten Wortleitung (SWL2) verbunden ist, sowie – einen zweiten Kondensator aufweisen, dessen erste Elektrode mit der Drainelektrode des zweiten Transistors und dessen zweite Elektrode mit der ersten unterteilten Wortleitung (SWL1) verbunden ist, wobei jedes Speicherzellenarray einen ersten und zweiten Zellenblock aufweist, – jeweils zentrisch zwischen einem ersten und zweiten Zellenblock eines Speicherzellenarrays angeordneten SWL-Treibern zum Ansteuern der unterteilten Wortleitungen (SWL1, SWL2), wobei die SWL-Treiber so ausgebildet sind, dass im Lese/Schreibbetrieb jeweils eine unterteilte Wortleitung (SWL1 bzw. SWL2) eines Wortleitungspaares als Wortleitung und die andere unterteilte Wortleitung (SWL2 bzw. SWL1) desselben Wortleitungspaares als Plattenleitung angesteuert wird; und – Kernen mit jeweils einem Leseverstärkerblock zum Lesen von Datenwerten und einem Bitleitungs-Steuerungsblock zum Steuern der Bitleitung, die jeweils oberhalb und unterhalb eines jeweiligen Zellenblocks zwischen denselben angeordnet sind.
Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das Zellenarray Hauptzellenblöcke zum Schreiben von Daten und Bezugszellenblöcke aufweist, die Bezugswerte zum Lesen von Daten speichern.
Speicher nach Anspruch 1, dadurch gekennzeichnet, dass ein Zellenarray eine Vielzahl von Hauptzellenunterblöcken und eine Vielzahl von Bezugszellenunterblöcken aufweist, wobei jeder der Hauptzellenunterblöcke eine Vielzahl geradzahliger Spalteneinheiten aufweist und jeder der Bezugszellenunterblöcke zwei Spalteneinheiten aufweist.
Speicher nach Anspruch 3, dadurch gekennzeichnet, dass jeder der Hauptzellenunterblöcke vier Spalteneinheiten aufweist.
Speicher nach Anspruch 3, dadurch gekennzeichnet, dass jeder der Hauptzellenunterblöcke acht Spalteneinheiten aufweist.
Speicher nach Anspruch 1, dadurch gekennzeichnet, dass jedes der Zellenarrays Folgendes beinhaltet: – eine Vielzahl unterteilter Wortleitungen (SWLs), die in einer Richtung mit festem Intervall angeordnet sind; – eine Vielzahl von Bitleitungen und eine Vielzahl von Bitschienenleitungen, die beide abwechselnd rechtwinklig zu den SWLs mit festem Intervall angeordnet sind; und – eine ferroelektrische Einheitsspeicherzelle, die in jedem Paar benachbarter Paare SWLs und in einem Paar aus einer Bitleitung und einer Bitschienenleitung, die benachbart sind, angeordnet ist.