JP3954733B2 - 不揮発性強誘電体メモリ素子及びその駆動制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置中の不揮発性強誘電体メモリに関し、特にプレートラインを使用せずに、その代わりに一つのアドレスでアクセスすることができる2本のワードラインを使用した、いわゆるスプリットワードライン(SWL)構造を有する強誘電体メモリ装置に関する。
【0002】
【従来の技術】
一般に、半導体記憶装置として用いられるDRAM程度のデータ処理速度を有する共に電源のオフ時にもデータを保存する強誘電体メモリ(FRAM)が、次代の記憶装置として注目されている。FRAMは、DRAMと略同じ構造を有する記憶装置であり、キャパシタの材料として強誘電体を用いて(つまり、強誘電体特性である高い残留分極を利用して)電界を除去してもデータを消失しないようにした記憶装置である。すなわち、図1のヒステリシスループに示すように、電界によって誘起された分極が、電界を除去しても自発分極の存在に因って消滅されずに一定量(d、a状態)だけ維持される。このd、a状態をそれぞれ1、0に対応させて記憶装置として応用したものである。
【0003】
以下、添付図面を参照して従来の強誘電体メモリを説明する。
図2は従来の強誘電体メモリのセルアレイ構成図である。
従来の1T/1CのFRAMの単位セル構造は、DRAMと同様に、一つのトランジスタと一つのキャパシタとから構成される1T/1Cである。すなわち、一定の間隙で一方向に複数のワードラインW/Lが形成され、各ワードラインW/L間にワードラインW/Lに平行に複数のプレートラインP/Lが形成されている。各ワードラインW/LとプレートラインP/Lに垂直な方向には一定の間隙で複数のビットラインB/L(B_n、B_n+1、B_n+2・・・)が形成されている。単位メモリセルを構成する一つのトランジスタは、ゲート電極がワードラインW/Lに、ソース電極がビットラインB/Lに、ドレイン電極がキャパシタの第1電極にそれぞれ連結されている。キャパシタの第2電極はプレートラインP/Lに連結されている。
【0004】
次に、かかる従来の技術の1T/1C構造の強誘電体メモリ装置の駆動回路及び動作について説明する。
図3、図4は従来の技術の強誘電体メモリ装置の駆動回路の構成図である。
従来の1T/1C構造の強誘電体メモリ装置の駆動回路は、参照電圧を発生する参照電圧発生部1と、複数のトランジスタQ1〜Q4、キャパシタC1等からなり、参照電圧発生部1から出力される参照電圧を直接センスアンプに供給することができないために隣接する二つのビットラインの参照電圧を安定化させるための参照電圧安定化部2と、複数のトランジスタQ6〜Q7、キャパシタC2〜C3等からなり、ビットラインに供給するそれぞれロジック値「1」とロジック値「0」の参照電圧を蓄積している第1参照電圧蓄積部3と、トランジスタQ5からなり、隣接する二つのビットラインを等電位にするための第1等化器部4と、互いに異なるワードライン及びプレートラインに連結されてデータを格納する第1メインセルアレイ部5と、複数のトランジスタQ10〜Q15、P−センスアンプPSA等からなり、メインセルアレイ部5の複数のセルのワードラインによって選択されたセルのデータをセンシングする第1センスアンプ部6と、互いに異なるワードライン及びプレートラインに連結されてデータを格納する第2メインセルアレイ部7と、複数のトランジスタQ28〜Q29、キャパシタC9〜C10等からなり、隣接するビットラインに供給するそれぞれロジック値「1」とロジック値「0」の参照電圧を蓄積している第2参照電圧蓄積部8と、複数のトランジスタQ16〜Q25、N−センスアンプNSA等からなり、第2メインセルアレイ部7のデータをセンシングして出力する第2センスアンプ部9とを備える。
【0005】
このように構成された従来の1T/1C構造の強誘電体メモリセルのデータ入出力動作は以下の通りである。
図5は従来の技術の強誘電体メモリの書込モードの動作を示すタイミング図であり、図6は従来の技術の強誘電体メモリの読取りモードの動作を示すタイミング図である。書込モードと読取りモードとを分けて以下に説明する。
まず、書込モード時には、外部からのチップイネーブル信号CSBpadを「ハイ」から「ロー」にイネーブルするとともに、書込イネーブル信号(WEBpad)を「ハイ」から「ロー」にすることにより書込モードが開始される。次いで、書込モードでのアドレスがデコードされると、デコードされて選択されたワードラインW/Lの電位が「ロー」から「ハイ」に遷移する。ワードラインが「ハイ」に維持されている間にプレートラインP/Lには順に一定幅の「ハイ」信号と一定の幅の「ロー」信号が印加される。一方、選択されたセルにロジック値「1」又は「0」を書き込むために該当ビットラインに書込イネーブル信号に同期する「ハイ」又は「ロー」信号が印加される。すなわち、ビットラインに「ハイ」信号が印加されているときに、ワードラインにパルス「ハイ」印加され、プレートラインに「ロー」が印加されると、強誘電体キャパシタにロジック値「1」が書き込まれる。そして、ビットラインに「ロー」信号が印加され、プレートラインに印加される信号が「ハイ」である場合には強誘電体キャパシタにはロジック値「0」が書き込まれる。
【0006】
かかる書込モードの動作によりセルに格納されたデータを読み出すための動作について以下に説明する。
まず、外部からのチップイネーブル信号CSBpadを「ハイ」から「ロー」にイネーブルさせ、該当ワードラインが選択される前に全てのビットラインは等化信号によりローに同じ電位にされる。すなわち、図3、図4において、等化器部4に「ハイ」信号を印加し、かつトランジスタQ18、Q19に「ハイ」信号を印加すると、ビットラインはトランジスタQ18、Q19を通じて接地されるため、低電圧に等しくされる。そして、トランジスタQ5、Q18、Q19をオフさせて各ビットラインを不活性化した後、アドレスをデコードする。デコードされたアドレスにより選択されるワードラインが「ロー」から「ハイ」に遷移し、選択される。そして、選択されたセルのプレートラインに「ハイ」信号を印加して強誘電体メモリに格納されたロジック値「1」に相当するデータを破壊させる。もし、強誘電体メモリにロジック値「0」が格納されている場合にはそれに相当するデータは破壊されない。
【0007】
このように、破壊されたデータ、破壊されないデータは、上記したようなヒステリシスループの原理により互いに異なる値を出力するようになり、センスアンプではロジック値「1」又は「0」をセンシングする。すなわち、データが破壊された場合は図1のヒステリシスループにおいてdからfへ変更される場合であり、データが破壊されない場合はaからfへ変更される場合である。よって、一定の時間の後、センスアンプがイネーブルされると、データが破壊された場合は増幅してロジック値「1」を出力し、データが破壊されない場合には増幅してロジック値「0」を出力する。このように、センスアンプで増幅してデータを出力した後には、本来のデータに復元しなければならないため、該当ワードラインに「ハイ」を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【0008】
このような1T/1C構造を有する従来の技術の強誘電体メモリにおいては、データを呼び出す度に参照セルのデータをも読み出し、その参照セルのデータを比較するので、データ入出力の動作時に参照セルがメインメモリセルよりも多く動作しなければならない。そのため、参照セルが急激に劣化するという問題がある。
【0009】
【発明が解決しようとする課題】
かかる従来の強誘電体メモリ装置及び駆動回路においては以下のような問題点があった。
▲1▼ 電源のオフ時にもデータが保存される利点があるが、従来のFRAMではワードラインの他にセルプレートラインを別に構成しなければならないため、レイアウトが複雑である。
▲2▼ 別途のプレートラインを利用してデータ入出力動作を行うため、データの読取りや書込動作時にプレートラインに信号を供給しなければならないため、記憶装置としての動作効率が落ちる。
▲3▼ 参照セルとメインメモリの数は後者が約数百倍以上多く、その数百倍以上のメインメモリから読取るときに1参照セルが使用されるように構成されているため、参照セルがメインメモリセルよりも数百倍多く動作しなければならない。このため、参照セルの特性の劣化が甚だしく参照電圧が不安定である。
▲4▼ また、電圧調整回路による参照電圧発生方法は、外部電源特性によって参照電圧が影響を受けるため、不安定であり、外部ノイズによる特性劣化の問題がある。
▲5▼ 強誘電体メモリを活性化させる方法にチップイネーブル信号CSBpadを利用するため、高速アクセスを行え得ない。
【0010】
本発明は上記した従来の技術のFRAMの諸問題点を解決するためになされたものである。その最も目的とするのはセルプレートラインを必要としない不揮発性強誘電体メモリ装置を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、ワードラインとビットラインとに接続されている個々のセルが偶数の列として配列されているメインセルアレイと、個々のセルが2列に配列されている参照セルアレイと、前記偶数列からなるメインセルアレイと2列からなる参照セルアレイとからなるグループが複数配列されているセルアレイブロックと、前記セルアレイブロックのワードラインを駆動するように各セルアレイブロック毎に配列されるスプリットワードライン(SWL)ドライバと、一つのセルアレイブロックとそれにビットライン方向に隣り合っている他のセルアレイブロックの列を制御するようにセルブロックの両側に連結されるコアブロックとを備えることを特徴とする。
【0012】
又、本発明の目的を達成するための本発明の強誘電体メモリ装置は、センスアンプを制御するための予備信号(SAP,SAN)、プリデコードされたZアドレス信号(Z_Add3,Z_Add4)を含む制御信号を入力として、センスアンプ制御信号(SAP_C,SAN_C)と等電位制御信号(C3N_C,C3P_C)を出力する第1論理演算部と、プリデコーディングされたZアドレス信号(Z_Add1,Z_Add2)を入力としてビットラインの連結及びレベル調整を制御するためのC1P_T、C1N_T、C2P_T、C2N_T、C3N_T信号を出力する第2論理演算部とから構成される第1制御パルス発生部と;書込イネーブル信号(WEBpad)を含む信号を受けて列選択に関する制御信号(C4P_T,C4N_T)を作り出す第2制御パルス発生部と;Yアドレス遷移検出(Y_ATD)信号を受けて予備SWL駆動信号(PS1_T,PS2_T)を出力する第3制御パルス発生部と;を含んでローカル制御パルス発生部を構成することを特徴とする。
【0013】
【発明の実施の形態】
以下、かかる本発明の不揮発性強誘電体メモリ装置のセルアレイ構造、そしてその駆動制御装置及び方法について添付図面に基づき詳細に説明する。
図7は本発明実施形態のSWL強誘電体メモリの駆動制御及びデータ入出力回路の構成ブロック図である。
図7は駆動制御及びデータ入出力回路の基本構成を示す図であり、外部から入力されるX、Y、ZアドレスのうちXアドレス信号をバッファリングするXアドレスバッファ11と、Xアドレスバッファ11から出力される信号を予備デコーディングするXプリデコーダ12と、外部から入力されるX、Y、ZアドレスのうちZアドレスをバッファリングするZアドレスバッファ13と、Zアドレスバッファ13から出力される信号を予備デコードするZプリデコーダ14と、これらのXアドレスバッファ11とZアドレスバッファ13から出力されるXアドレス及びZアドレス信号のアドレス遷移点を検出して出力するX、Z_ATD発生部15と、X、Z_ATD発生部15の出力信号と外部から入力されるチップイネーブルCSBpad信号を入力し、自体でパワーアップ感知信号を生成して、X、Z_ATD信号、CSBpad信号及びパワーアップ感知信号に基づいてメモり制御に関する基本パルスを出力するグローバル制御パルス発生部16と、外部から入力されるX、Y、ZアドレスのうちYアドレスをバッファリングするYアドレスバッファ17と、Yアドレスバッファ17から出力される信号を予備デコードするYプリデコーダ18と、Yアドレスバッファ17から出力されるYアドレス信号のアドレス遷移点を検出して出力するY_ATD発生部19とグローバル制御パルス発生部16から出力される信号とZプリデコーダ14から出力されるZプリデコード信号とY_ATD19の出力信号とを合成して、各メモリブロックに必要なパルスを発生するローカル制御パルス発生部20と、Xプリデコーダ12から出力されるXプリデコード信号とZプリデコーダ14から出力されるZプリデコーディング信号とを合成してメモリセルブロックを選択するXポストデコーダ21と、Xポストデコーダ21とローカル制御パルス発生部20から出力される信号を合成して各SWLセルブロック23の各スプリットワードラインを駆動するSWLドライバ22と、Yプリデコーダ18とローカル制御パルス発生部20の出力信号を合成してビットラインを選択する列制御部24と、ローカル制御パルス発生部20の出力信号と列制御部24の出力信号とを合成してセンスアンプの動作及び入出力を制御するセンスアンプ/入出力制御部25と、外部のデータバスとセンスアンプ/入出力制御部25をインタフェースさせるための入出力バス制御部26とを備える。なお、Zアドレスはセルアレイブロックを選択するためのアドレスである。上記のように本実施形態はXポストデコーダ21からの信号でSWLを選択する。
【0014】
次に、かかる駆動制御及びデータ入出力構造を有する本実施形態のSWL強誘電体メモリのセルアレイの構成について説明する。
図8は本実施形態のSWL強誘電体メモリのセルアレイのブロック図であり、図9はそのセルアレイの詳細ブロック図である。図10は本実施形態のSWL強誘電体メモリの単位セルの構成図である。なお、本明細書でいう単位セルとは記憶単位ではなく、製造上基板に繰り返し配置される基本単位という意味であり、図示のように第1、第2スプリットワードラインSWL1、2と第1、第2ビットラインBit_n、Bit_n+1とが交差する間に配置された二つのトランジスタT1、T2と二つのキャパシタC1、C2とによって構成される。
図8は単位メモリブロックのアレイの基本構成を示す図であり、各単位メモリブロックは大きく3つのブロック、すなわちSWLドライバブロック70、セルアレイブロック71、コアブロック72で構成されている。
セルアレイブロック71は、メインメモリセルアレイブロック73と参照アレイブロック74とを含み、各単位メモリブロックに一つある。また、SWLドライバブロック70も各単位メモリブロックに一つ配置される。一方、コアブロック72は列制御回路ブロックとセンスアンプアレイブロックとを含み、各単位メモリブロックの対して一つのブロックではなく二つのブロックとして配置され、かつ隣の単位メモリブロックと共用している。
【0015】
このような本実施形態のSWL強誘電体メモリアレイの詳細構成は図9に示す通りである。
本実施形態のセルアレイブロック71のワードラインは、2本、すなわち第1、第2スプリットワードラインSWL1、SWL2が対となって並び、その対となったものが順に並ぶように構成されている。すなわち、ラインSWL1、SWL2を一対として、SWL1_nとSWL2_n、SWL1_n+1とSWL2_n+1、SWL1_n+2とSWL2_n+2、SWL1_n+3とSWL2_n+3、・・・の順に配置されている。この対とされた2本のスプリットワードラインは一つのアドレスでアクセスされる。駆動信号はそれぞれ別に与えられる。
また、本実施形態のセルアレイブロック71は、ビットライン方向に関しては、メインメモリセルアレイブロック73と参照セルアレイブロック74とに分割配列され、4列からなるメインメモリセルアレイブロック73と2列からなる参照セルアレイブロック74とにより一グループが構成される。すなわち、B_n、B_n+1、B_n+2、B_n+3の4列のメインメモリセルアレイブロック73とRB_n、RB_n+1の2列の参照セルアレイブロック74とが一グループとして配列される。そして、さらにB_n+4、B_n+5、B_n+6、B_n+7の4列のメインメモリセルアレイブロックとRB_n+2、RB_n+3の2列の参照セルアレイブロックとが一グループとして配列され、これらが反復して全体が構成されている。
メインメモリセルアレイブロック73は4列で構成したが、6、8、10・・・のように列数を拡張して構成してもよい。その際、列数は偶数とする。SWLドライバブロック70は、上記した対として並んでいるスプリットワードラインを駆動するように、すなわち、ラインSWL1、SWL2を一対として、SWL1_nとSWL2_n、SWL1_n+1とSWL2_n+1、SWL1_n+2とSWL2_n+2、SWL1_n+3とSWL2_n+3、・・・としてそれぞれを駆動するように構成されている。
【0016】
コアブロック72は、それぞれの列を制御するビットライン制御回路ブロック75と参照ビットライン制御回路ブロック76とを含んでいる。図示のように、このコアブロック72は、各セルアレイブロック71に対して二つの領域にそれぞれ分割されて配置され、隣り合う二つのセルアレイブロック71と互いに共有する構造に構成される。これらは図示のようにセルアレイブロック71の図面上上下に対称的に配置されている。また、コアブロック72からみれば一つのコアブロックがその上下のセルアレイブロック71の間に配置されている。
ビットライン制御回路ブロック75は、メインメモリセルにデータを書き込んだり、読みだしたりする動作を行うセンスアンプと書込制御回路とを含んでいる。
【0017】
セルアレイブロック71は、一定の間隔の2本のラインが一対となったスプリットワードライン(SWL1_n,SWL2_n)、(SWL1_n+1,SWL2_n+1)、・・・が一方向に配列されるとともに、各々のスプリットワードラインに対応してそれに垂直な方向に複数本のビットライン(Bit_n,Bit_n+1,Bit_n+2・・・)が配列されている。
【0018】
ビットライン制御回路ブロック75は、メインアレイの一つの列と参照アレイの一つの列とに接続されている。すなわち、図の下側の最も左側のブロック75はビットラインB_nとRB_nとに接続され、その隣のブロック75はビットラインB_n+2とRB_nとに接続され、最も右側のブロック75はビットラインB_n+6とRB_n+2とに接続され、その隣のブロック75はビットラインB_n+4とRB_n+2とに接続されている。上側の各部ロック75も同様にして図示のように接続されている。すなわち、メインメモリセルアレイは図面上左側から奇数番目のビットラインが下側に配置されたビットライン制御回路75に接続され、偶数番目のビットラインが上側に配置されたビットライン制御回路75に接続されている。また、参照ビットライン制御回路ブロック76は下側のものが一つの参照セルアレイブロック74の左側の参照ビットラインに接続され、上側のものが右側の参照ビットラインに接続されている。
【0019】
各スプリットワードラインとビットラインとが交差する部分には単位セルが構成されるが、これらの詳細構成は図10に示されている。
図10は2つの単位セルからなる基本構成を示す図であり、第1スプリットワードライン(SWL1)90にゲートが連結されるNMOSの第1トランジスタ(T1)92と、第2スプリットワードライン(SWL2)91にゲートが連結されるNMOSの第2トランジスタ(T2)93と、第1トランジスタ92のソースに一方の電極が連結され、他方の電極が第2スプリットワードライン91に連結される第1強誘電体キャパシタC1 94と、一方の電極が第1スプリットワードライン90に連結され、他方の電極は第2トランジスタ93のソースに連結される第2強誘電体キャパシタC2 95とから構成される。すなわち、このSWL構造はプレートラインを使用せずに2本のワードラインを使用しているので、各トランジスタのゲートを構成するワードラインだけで構成させることができるので、ゲートラインとは独立にプレートラインを形成させなければならない従来の構造に比べて全体構造が簡単となる。
第1トランジスタ92のドレインはビットライン(Bit_n)に連結され、第2トランジスタ93のドレインはビットライン(Bit_n+1)に連結されている。
この基本構成にはそれぞれのセルに二つのデータを格納することができ、第1、第2スプリットワードライン(SWL1,SWL2)の一対が一つの行アドレスでアクセスでき、ビットライン(Bit_n,Bit_n+1)の一対は二つの別の列を構成する。
【0020】
このようなアレイ構造を有するSWL強誘電体メモリの各構成ブロックの詳細構成について以下に説明する。
まず、参照セルを用いた参照レベル発生方法における参照セルの劣化及び参照電圧の不安定等の問題を解決するために提示した本実施形態の単位駆動制御及びデータ入出力回路は次の通りである。
図11は本実施形態によるSWL強誘電体メモリの単位構成に対する単位駆動制御及びデータ入出力回路の構成図であり、図12はビットラインレベルと参照レベルとの関係を示す動作タイミング図である。
図11は本実施形態のSWL強誘電体メモリセルの二つを示す図であり、単位駆動制御回路及びデータ入出力回路の概要をも示している。すなわち、N番目のビットライン(BIT_n)に一方の電極が連結される第1トランジスタ(T1)と、N+1番目のビットライン(BIT_n+1)に一方の電極が連結される第2トランジスタ(T2)と、これらトランジスタ(T1,T2)のゲートに連結される一対のワードライン、つまり第1、第2スプリットワードライン(SWL1,SWL2)から構成される単位構成に対する駆動制御及びデータ入出力回路は、第1、第2スプリットワードライン(SWL1,SWL2)に連結されてSWL駆動信号を印加するSWLドライバ100と、N番目のビットライン(BIT n)、N+1番目のビットライン(BIT n+1)にそれぞれ連結されたセンスアンプ102a、102bで使用される参照レベルを発生する参照レベル発生部101と、センスアンプ102a、102bから出力されるデータをYアドレス信号(Y_n,Y_n+1)に基づいてデータバスラインへ伝達する列デコーダ103a、103bとから構成される。
【0021】
ここで、一対のワードラインで動作するN番目のセルとN+1番目のセルは行アドレスは同一であり、動作するパルス波形のみが異なる。そのため、セルは列デコーダ103a、103bに入力される列アドレス信号(Y_n,Y_n+1)により区別される。参照レベル発生部101から発生されるデータのセンシングに必要な参照レベルは参照ライン(REF)を介してセンスアンプ102a、102bに共通に入力される。
【0022】
このような駆動制御及びデータ入出力回路の構成を有する本実施形態のSWL強誘電体メモリにおいて、読取りモードの動作でメインセル(読取りモードで選択されたメモリセル)選択前・後のビットラインレベルと参照レベルとの信号関係は図12に示す通りである。
プリチャージ期間、セルデータ伝送期間、そしてセンシング増幅期間に大別される。プリチャージ期間は、ワードラインがイネーブルされるのに先立ってビットラインレベル及び参照レベルをローレベルにプリチャージする期間である。セルデータ伝送期間は、メインメモリのセルデータがビットラインに乗せられ、参照レベル発生部101のデータが参照ラインREFに乗せられる期間である。そして、センシング増幅期間は、列デコーダ103a、103bにより動作するセンスアンプ102a、102bがビットラインのデータレベルと参照ラインREFのデータレベルとの信号差を増幅してビットラインへフィードバックさせる期間である。
【0023】
かかる本実施形態のSWL強誘電体メモリの単位メモリブロックにおけるメインメモリセルアレイブロック73の詳細構成は図13に示しており、参照セルアレイブロック74の詳細構成は図14に示している。
図から明らかなように、全てのスプリットワードライン(SWL1_n,SWL2_n)、(SWL1_n+1,SWL2_n+1)・・・と全てのビットライン(B_n、B_n+1、B_n+2・・・)との全ての交点にメモりセルがあるわけではない。例えば、ビットラインB_nは、第2スプリットワードライン(SWL2_n、SWL2_n+1・・・)との交点にはセルが接続されていない。すなわち、特定のスプリットワードラインから見るとき、各々のビットラインの1本おきにメモりセルが配列されている。すなわち、折り返しビットラインを構成している。
【0024】
以下、このようなメモリセルアレイ及び参照セルアレイを構成する本実施形態のSWL強誘電体メモリにおけるビットライン制御回路及びセンスアンプアレイの構成を説明する。
図15は本SWL強誘電体メモリのビットライン制御回路の構成図であり、図16は図15に示す回路における各ノードのキャパシタンス成分を示す構成図である。
図15は本実施形態のSWL強誘電体メモリのビットライン制御回路75の基本構成を示す図で、第1制御信号C1によってオンされ、メインメモリセル領域の複数本のビットライン(B_n,B_n+1,B_n+2・・・)を入出力ノード(B1,B2,B3,B4・・・)に連結させるトランジスタ(T21,T22,T23,T24)と、第2制御信号C2によってオンされ、参照ビットラインRB0を入出力ノード(R1,R2,R3,R4・・・)に電気的に連結させるトランジスタ(T25,T26,T27,T28)と、第3制御信号C3によってレベル調整されるビットラインレベル調整部140と、第4制御信号C4により参照ビットライン(RB10)にプルアップされたVCCを印加するプルアップトランジスタ(PU0)とから構成される。すなわち、第1制御信号C1はビットライン接続信号であり、第2制御信号C2は参照ビットライン接続信号であり、第3制御信号C3はビットラインをプルダウンさせるレベル調整信号すなわちプルダウン信号であるとともにビットラインを等化させる等化信号であり、第4制御信号C4はプルアップ信号である。この第4制御信号C4は後述のように列選択制御にも使用する列選択予備信号でもある。
【0025】
次に、このような基本構造を有するビットライン制御回路において、各ノードにおけるキャパシタンスについて説明する。
まず、メインメモリセル領域における各ビットラインのキャパシタンス成分をCB_n、CB_n+1、CB_n+2、CB_n+3・・・とし、参照セル領域の参照ビットラインのキャパシタンスをCrboと定義し、各ビットラインのメインメモリセル領域以外の部分、すなわち入出力ノードまでのキャパシタンス成分をCb1、Cb2、Cb3、Cb4・・・と、かつ参照ビットラインの参照セル領域以外の部分のキャパシタンス成分をCr1、Cr2、Cr3、Cr4・・・と定義する。
メインメモリセル及び参照セルの配列を、各々のビットラインに連結されたメモリセルの数と参照セルの数とを同じく構成することにより、CB_n=Crboになるようにし、Cb1=Cr1、Cb2=Cr2、Cb3=Cr3、Cb4=Cr4になるようにする。メインセルアレイのビットライン数(n)はCrbo=n*Cr1の条件により決定される。よって、メインメモリセルのビットラインの全体キャパシタンスをCbit,totalとするとき、Cbit,total=CB_n+Cb1であるが、CB_n≫Cb1である場合にはCbit,total =CB_nと表示できる。更に、参照セルに関連するビットラインの全体のキャパシタンスをCrbit,totalとすると、Crbit,total=Crb0+n*Cr1と表示できる。
参照セルに関連する全体のビットラインキャパシタンスがメインメモリセルに関連する全体ビットラインキャパシタンスに比べて約2倍となるようにする。
【0026】
以下、この基本構成を有する本実施形態のデータ入出力回路の動作を説明する。
図17は本実施形態SWL強誘電体メモリの動作タイミング図であり、図18はビットライン誘導電圧、センスアンプによる増幅時の入出力ノードの電圧変化図である。
まず、第1制御信号C1がハイにイネーブルされると、NMOSトランジスタ(T21,T22,T23,T24)がオンされ、メインメモリセル領域のビットライン(B_n,B_n+1,B_n+2,B_n+3)が入出力ノード(B1,B2,B3,B4・・)に電気的に連結される。第2制御信号C2がハイにイネーブルされると、NMOSトランジスタ(T25,T26,T27,T28)がオンされ、参照メモリセル領域のビットライン(RB0)が入出力ノード(R1,R2,R3,R4・・)に電気的に連結される。このように、第1、第2制御信号(C1,C2)がハイにイネーブルされた状態で、第3制御信号C3がハイにイネーブルされると、ビットラインレベル調整部140のトランジスタ(T29,T30,・・・,T40)が活性化され、メインメモリセルのビットラインと参照セルのビットラインがともに接地レベルにプルダウンされる。すなわちビットラインが等化される。第1、第2制御信号をハイ状態にしてプルダウンを完了した時点で第3制御信号C3をロー状態にディスエーブルさせる。第3制御信号をディスエーブルさせた後、一対のワードライン(SWL1,SWL2)をハイ状態に活性化させることにより、メインメモリセルに格納されたデータはB_n、B_n+1、B_n+2、B_n+3を経てB1、B2、B3、B4へ伝達され、参照セルに格納されたデータはRB0を経てR1、R2、R3、R4へそれぞれ伝達される。
【0027】
次いで、各々のセルに格納されたデータがメイン及び参照ビットラインへ充分に伝達されたとき、第1、第2制御信号をロー状態にディスエーブルさせてトランジスタ(T21,T22,・・・,T28)をオフさせる。この状態で、センスアンプ(図15、図16に図示してない)の活性化のためにセンスアンプを制御する信号、すなわちセンスアンプイネーブル信号であるSAP信号をロー、SAN信号をハイにして、R1、R2、R3、R4、B1、B2、B3、B4に伝達された微少な電圧を増幅する。増幅が完了すると、第1制御信号を再度ハイにイネーブルさせて、センスアンプで増幅されたB1、B2、B3、B4のデータがメインメモリセルのビットライン(B_n,B_n+1,B_n+2,B_n+3)へ伝達されるようにする。又、参照メモリセルに破壊されたロジック1データを再格納するために、第4制御信号をハイに活性化させてNMOSトランジスタ(PU0)をオンさせて参照ビットラインがハイレベルとなるようにする。この状態で、ワードライン(SWL1,SWL2)に交互にハイ又はロー電圧を印加することにより、破壊された参照及びメインメモリセルのデータを復元する。この再格納動作が終わると、ワードライン(SWL1,SWL2)、第1、第4制御信号をローにしてディスエーブルさせ、SANをローに、SAPをハイにしてセンスアンプをディスエーブル状態とする。
【0028】
かかる本実施形態のデータ入出力回路の基本構成によれば、メインメモリセルと参照セルとのアクセス数が同じになって、全てのセルの強誘電体の劣化特性が同じようになる。したがって、参照セルによるビットライン誘導電圧とメインメモリセルによるビットライン誘導電圧との関係を一定に維持させることができるので、センスアンプの動作が安定し、かつチップの寿命を延長させることができる。
【0029】
参照及びメインセルに同じ格納容量でロジック1が格納されるとき、参照及びメインメモリセルにより誘導されるビットライン電圧変動幅を比較してみると、図18に示すように、メインメモリセルのビットラインの方が参照セルのビットラインの方よりも高く表れる。そして、参照セルにロジック1が格納され、メインセルにはロジック0が格納されているとき、参照及びメインメモリセルにより誘導されるビットライン電圧変動幅を比較してみると、参照セルの方がメインメモリセルのビットラインの方よりも高く表れる。すなわち、メインメモリセルに格納されたロジック1、ロジック0の各々の状態がビットラインに誘導される電圧の約中間レベルで、参照セルによるビットライン電圧が形成されるようになる。よって、参照セルにロジック1を格納すると、図16と同様な条件で回路を構成する場合、メインメモリセルに格納されたロジック1、ロジック0を正確に区分して読み出すことができるのが理解できるであろう。
【0030】
以下、かかるデータ入出力回路の基本構成を有する本実施形態のSWL不揮発性強誘電体メモリの駆動制御回路について詳細に説明する。
本実施形態のSWL強誘電体メモリの駆動制御回路は、駆動制御回路の全体構成を示す図7において、SWLセルアレイ23、SWLドライバ22、ローカルコントロールパルス発生部20、Yアドレスバッファ17、Y_ATD発生部19、Xポストデコーダ21、Yプリデコーダ18、列制御部24、センスアンプ/入出力制御部25が中心部材である。すなわち、本実施形態のSWL強誘電体メモリはローカル制御パルス発生部20を中心としてデータの入出力を制御するようになっている。
【0031】
まず、様々な制御信号の流れを正確にするために、ローカル制御パルス発生部20に様々な動作パルスを供給するグローバル制御パルス発生部16について簡略に説明する。
図19は本実施形態によるグローバル制御パルス発生部16の構成ブロック図であり、図20、図21はグローバル制御パルス発生部16の動作パルス発生タイミング図である。
グローバル制御パルス発生部16の構成は、外部から入力されるCSBpad信号、X、Z_ATD発生部15のX、Z_ATD信号、又はパワーアップ検出信号のうち少なくともCSBpad信号を含む信号を入力されて第1、第2同期信号を発生する入力バッファ部31と、入力バッファ部31の第1同期信号とフィードバック信号を受けて、低電圧時には動作しないようにする低電圧検出信号、前記第1同期信号のノイズをフィルタリングするノイズ除去信号、そしてビットライン等のプリチャージのためのプリ活性化パルスをそれぞれ出力する低電圧動作及びノイズ防止部32とを備えている。さらに、様々な制御信号を出力する第1〜第4コントローラ33〜36が用意されている。
第1コントローラ33は低電圧動作及びノイズ防止部32から正常電源電圧が供給された時にノイズ除去された信号を入力され、センスアンプのイネーブル時点を調節する際の信号を生成するのに使用される第1内部信号と、列選択イネーブル時点を調節し参照セルのビットラインのプルアップを調整する際の信号を生成するのに使用される第2内部信号と、SWL駆動部の入力信号及びその他の制御信号を生成する際の信号を生成するのに使用される第3内部信号とをそれぞれ出力する。
第2コントローラは、第1コントローラ33の第3内部信号が入力されて、SWL駆動信号を生成するSWL1の駆動信号を生成するためのS1と、SWL2の駆動信号を生成するための信号S2、その信号(S1、S2)の正常動作が妨げられないように補償して駆動能力を向上させるインタロック信号としてのパルス信号P2をローカル制御パルス発生部20に出力するとともに、上記信号(S1,S2)の活性化期間を調節する基本パルス信号である第4内部信号を第3コントローラ35へ出力するとともに、低電圧動作及びノイズ防止部32のフィードバック信号として出力する。
第3コントローラ35は、入力バッファ部31の第1、第2同期信号と第2コントローラ34の第4内部信号を入力されて、CSBpad信号がディスエーブルされるとき、SWL1用の信号S1とSWL2用の信号S2とを除いた全信号をディスエーブルする第5内部信号と、信号S1と信号S2がイネーブルされた状態でもしもCSBpad信号がディスエーブルされると、ディスエーブルを遮断してSWL1の基本波形発生信号S1とSWL2の基本波形発生信号S2が正常的に動作完了するまでイネーブル状態を延長させる第6内部信号とを出力する。
第4コントローラ36は、第3コントローラ35の第9、第10コントロール信号、第1コントローラ33の第1、第2、第3内部信号、低電圧動作及びノイズ防止部32のプリ活性化パルスが入力されて、センスアンプのnMOS素子のイネーブル信号SAN、pMOS素子のイネーブル信号SAP、メインセルブロックのビットラインとセンスアンプの第1入出力ノードとを互いに連結するための第1制御信号C1、参照セルブロックのビットラインとセンスアンプの第2入出力ノードとを互いに連結する第2制御信号C2、メインセルのビットライン及び参照セルのビットライン及びセンスアンプのノードの低電圧プリチャージを調整するための第3制御信号C3、そして列選択イネーブル時点及び参照セルのビットラインのプルアップを調節する第4制御信号C4を出力する。
【0032】
かかるグローバル制御パルス発生部16の制御パルス発生動作は次の通りである。
図20はYアドレスが変化した時のグローバル制御パルス発生部の動作波形であり、図21はX、Zアドレスが変化した時のグローバル制御パルス発生部の動作波形である。
チップイネーブル信号CSBpadはチップイネーブルピンを介して外部から印加されるものである。このチップイネーブル信号は、ロー状態がイネーブル状態である。新たな読取り動作又は書込動作を行うためには必ずハイ状態への不活性化期間が要求される。
【0033】
次に、図20をt1〜t15期間に分割して各期間別に信号変化状態を説明する。
CSBpad信号は、t1期間の開始点からt14期間の終了点までローに活性化され、t15期間の開始点からハイになって不活性化される。CSBpad信号が活性化されている間に、X、Zアドレスは変わらないが、Yアドレスはt7期間の開始点及びt11の開始点でそれぞれ遷移される。Y_ATDは、Yアドレスの変化を感知してt7〜t8期間、t11〜t12期間の間でハイパルスを発生する。ここで、S1、S2はSWLセルのワードライン(SWL1,SWL2)を駆動する基礎信号を形成するのに使用するパルスである。
t1期間でCSBpad信号がハイからローになる。その時、X、Y、Zアドレスはt1の以前状態を維持している。t7の開始時点でYアドレスが遷移されると、Y_ATD信号はt7からt8までハイ状態となる。そして、Yアドレスがt11の開始時点で再び遷移されるとき、Y_ATD信号はt11からt12までハイ状態となる。t1が経過してt2期間が始まると、S1、S2信号はハイ状態となる。S1信号はt3期間までハイ状態に維持され、t4期間ではロー状態となる。S2信号はt4期間までハイ状態に維持される。
【0034】
メインセルビットラインとセンスアンプの一方の入出力端との信号の流れを調整する第1制御信号であるC1信号はt3期間のみでロー状態となる。ゆえに、t3期間のみでメインセルビットラインとセンスアンプの一方の入出力端との信号の流れが遮断される。そして、参照セルビットラインとセンスアンプの他方の入出力端との信号の流れを調整する第2制御信号であるC2信号はt3期間〜t14期間の間でロー状態となるパルスを発生する。したがって、t3期間〜t14期間の間で参照ビットラインとセンスアンプの他方の入出力端との信号の流れが遮断される。
【0035】
そして、メインセルのビットライン及び外部データバスの信号伝達を調整し、参照ビットラインのプルアップを調整する第4制御信号であるC4信号は、t4の開始時点でロー状態からハイ状態に遷移され、CSBpad信号がディスエーブルされる時点(t14期間の終点)で再びロー状態に遷移される。ゆえに、t4期間〜t14期間の間のみでメインセルのビットビットライン及び外部データバスの信号伝達を調整可能であり、参照ビットラインのプルアップを調整可能である。
第1、第2ワードラインSWL1、SWL2への駆動信号を形成するための基礎信号S1、S2が正常パルスを発生する期間において他のパルスによる妨害を防止するインターロック信号であるP2信号は、S1、S2信号がハイ状態となるt2期間の開始時点でハイ状態に遷移され、t6の開始時点で再びロー状態に遷移される。
そして、S1、S2信号が活性化される前にメインセル及び参照セルビットラインのロー電圧をプリチャージさせる第3制御信号であるC3信号は、t1期間まではハイ状態に維持され、t2期間の開始時点でロー状態になる。そして、CSBpad信号がディスエーブルされる時点で再びハイ状態になる。
【0036】
そして、SAN信号(センスアンプ/入出力制御部25のセンスアンプを動作させるためにNMOSで構成されるトランジスタを制御する信号であるSAN_C信号を作るための予備信号、すなわちSAN_C予備信号)は、t2期間まではロー状態に維持され、t3の開始時点でハイ状態に遷移され、CSBpad信号がディスエーブルされる時点でロー状態に遷移される。SAP信号(センスアンプ/入出力制御部25のセンスアンプを動作させるためにPMOSから構成されるトランジスタを制御する信号であるSAP_C信号の予備信号、SAP_C予備信号)はSAN信号とは逆に変化する。すなわち、t2期間まではハイ状態に維持され、t3の開始時点でロー状態に遷移され、CSBpad信号がディスエーブルされる時点でハイ状態に遷移される。
【0037】
X、Zアドレス変化時のグローバル制御信号発生部の入出力動作波形は図20のYアドレス変化時の入出力動作波形と類似する。
互いに異なるのは、図20はYアドレスが変化するときにY_ATD信号がハイ状態となるのに対して、X、Zアドレスが変化する場合にX、Z_ATD信号がハイ状態となることである。グローバル制御パルス発生部16では、X、Zアドレスが変化すると、X、Z_ATD信号とCSBpad信号とを合成して使用する。ゆえに、X、Z_ATD信号がハイ状態になると(t7,t14)、グローバル制御パルス発生部16は、その期間でCSBpad信号がハイ状態になったと認識する。よって、グローバル制御パルス発生部16から全ての出力信号がもう一度発生するようになり、該当X、Zアドレスが正常にアクセスされる。これにより、第1制御信号C1はS1、S2信号共がハイ状態である期間でのみロー遷移される。すなわちC1信号は、t3、t10、t17期間でローに遷移される。そして、第2制御信号C2は、C1信号がローに遷移される時点でハイ状態からローに遷移される。第4制御信号C4は、C2信号がハイに遷移する時点でローに遷移された後、C1信号が再びハイに遷移される時点でハイに遷移される。そして、インターロック信号P2は、基礎信号S1、S2が同時にハイに遷移される時点でハイに遷移され、2度のハイパルス期間を有するS1信号の2回目のハイ期間の終了時点でローに遷移される。そして、第3制御信号C3は、S1、S2信号が同時にハイに遷移される時点でローに遷移され、X、Z−ATD信号がハイに遷移される時点でハイに遷移される。SAN信号、SAP信号はC2信号が変化する時点でそれぞれ反対状態に遷移される。
このように発生されるグローバル制御パルス発生部16のパルス信号を受けて、ローカル制御パルス発生部20は本実施形態のSWL強誘電体メモリを制御駆動する。
【0038】
次いで、本実施形態のローカル制御パルス発生部20について図22に基づいて詳細に説明する。
ローカル制御パルス発生部20に入力されるS1、S2、P2、C1、C2、C3、C4、SAN、SAP信号は先に説明したグローバル制御パルス発生部16の出力信号である。Y_ATD信号はYアドレスが遷移される際に発生するアドレス遷移検出信号で、検出することでハイとなる。そして、WEBpad信号は書込イネーブルパッドの信号であり、書込モード時にロー状態となり、そのロー状態を活性化状態と定義する。Z_Add1、Z_Add2、Z_Add3、Z_Add4はZアドレスプリデコーダ14から出力される信号である。
【0039】
図22に示す本実施形態のローカル制御パルス発生部20は、図9における上側ブロックを制御する信号を出力するものを例にとって説明する。下側ブロックの駆動制御パルスの発生はこれと同一である。
ローカル制御パルス発生部20は、センスアンプ/入出力制御部25へ入力される信号を作り出す第1制御パルス発生部200と、列制御部24へ入力される信号を作り出す第2制御パルス発生部201と、SWLドライバ22へ入力される信号を作り出す第3制御パルス発生部202とから構成される。
【0040】
第1制御パルス発生部200は、SAP、SAN、Z_Add3、Z_Add4、第3制御信号C3を入力として上側ブロックと下側ブロックを制御するための制御パルスSAP_C、SAN_C、C3N_C、C3P_C信号を出力する第1論理演算部203と、第1、第2制御信号(C1,C2)、Z_Add1、Z_Add2信号を入力として上側ブロックを制御するための制御パルスC1P_T、C1N_T、C2P_T、C2N_T、C3N_T信号を出力する第2論理演算部204とから構成される。なお、本明細書の各信号においてNはNMOSを駆動するためのものであることを示し、Tは上側のブロック、Bは下側のブロックの制御のものであること意味している(図22は上側のみである)。また、最後のCは上下共通に使用される信号であることを意味している。
【0041】
このように構成されたローカル制御パルス発生部20の構成について更に詳細に以下に説明する。
第1制御パルス発生部200の第1論理演算部203は、Z_Add3、Z_Add4信号を論理演算して、下側ブロックに印加される制御信号の発生に関係する信号を出力する第1NANDゲート203−1と、第1NANDゲート203−1の出力信号とNAND演算されたZ_Add1、Z_Add2信号とを論理演算して出力する第2NANDゲート203−2と、入力されるSAP信号と第2NANDゲート203−2の出力信号とを演算して出力する第3NANDゲート203−3と、第3NANDゲート203−3の出力信号を反転してSAP_C信号を出力する第1インバーター203−4と、SAN信号と第2NANDゲート203−2の出力信号とを論理演算して出力する第4NANDゲート203−5と、第4NANDゲート203−5の出力信号を反転してSAN_C信号を出力する第2インバーター203−6と、第3インバーター203−7により反転された第3制御信号C3と第2NANDゲート203−2の出力信号とを論理演算して出力する第5NANDゲート203−8と、第5NANDゲート203−8の出力信号を反転してC3P_C信号を出力する第4インバーター203−9と、第4インバーター203−9の出力信号を反転してC3N_C信号を出力する第5インバーター203−10とから構成される。
【0042】
そして、第1制御パルス発生部200の第2論理演算部204は、Z_Add1、Z_Add2信号を論理演算して、上側ブロックに印加される制御信号の発生に関係する信号を出力する第6NANDゲート204−1と、第6NANDゲート204−1の出力信号を反転する第6インバーター204−2と、第6インバーター204−2の出力信号と第1制御信号C1とをNAND演算して出力する第7NANDゲート204−3と、第7NANDゲート204−3の出力信号からC1P_T信号を出力する第7、第8インバーター204−4、204−5と、第7NANDゲート204−3の出力信号を反転してC1N_T信号を出力する第9インバーター204−6と、第6インバーター204−2の出力信号と第2制御信号C2とを論理演算して出力する第8NANDゲート204−7と、第8NANDゲート204−7の出力信号からC2P_T信号を出力する第10、第11インバーター204−8、204−9と、第8NANDゲート204−7の出力信号を反転してC2N_T信号を出力する第12インバーター204−10と、第6インバーター204−2の出力信号と反転された第3制御信号C3とを論理演算して出力する第9NANDゲート204−11と、第9NANDゲート204−11の出力信号からC3N_T信号を出力する第13、第14インバーター204−12、204−13とから構成される。
【0043】
そして、第2制御パルス発生部201は、WEBpad信号を反転する第15インバーター201−1と、第15インバーター201−1の出力信号を反転する第16インバーター201−2と、第4制御信号C4を反転する第17インバーター201−3と、第16、第17インバーター201−2、201−3の出力信号を演算して出力する第10NANDゲート201−4と、第10NANDゲート201−4の出力信号を反転して出力する第18インバーター201−5と、第3制御信号C3、第18インバーター201−5の出力信号、そして第1制御パルス発生部200の第2論理演算部204の第6NANDゲート204−1の出力信号をNOR演算して出力する第1NOR演算部201−6と、そのNOR演算部201−6の出力信号を反転してC4P_T信号を出力する第19インバーター201−7と、第19インバーター201−7の出力信号を反転してC4N_T信号を出力する第20インバーター201−8とから構成される。
【0044】
そして、第3制御パルス発生部202は、P2信号を反転する第21インバーター202−1と、Y_ATD信号、第21インバーター202−1の出力信号、第4制御信号C4、そして反転されたWEBpad信号を論理演算して出力する第11NANDゲート202−2と、第11NANDゲート202−2の出力信号を反転する第22インバーター202−3と、第22インバーター202−3の出力信号を遅延させる第23、第24、第25、第26インバーター202−4、202−5、202−6、202−7と、S1信号と第22インバーター202−3の出力信号とを演算して出力する第2NORゲート202−8と、第2NORゲート202−8の出力信号と第2論理演算部204の第6NANDゲート204−1の出力信号とをNOR演算して出力する第3NORゲート202−9と、第3NORゲート202−9の出力信号を反転してPS1_T信号を出力する第27インバーター202−10と、第2制御信号S2と第26インバーター202−7の出力信号とを演算して出力する第4NORゲート202−11と、第4NORゲート202−11の出力信号と第2論理演算部204の第6NANDゲート204−1の出力信号とをNOR演算して出力する第5NORゲート202−12と、第5NORゲート202−12の出力信号を反転してPS2_T信号を出力する第27インバーター202−13とから構成される。
【0045】
かかる本実施形態のローカル制御パルス発生部20においては、第1制御パルス発生部200の第1論理演算部203が上側ブロック及び下側ブロックに共通使用される制御パルスを発生するブロックであり、第1制御パルス発生部200の第2論理演算部204、第2、第3制御パルス発生部201、202が上側ブロックを制御するパルスを発生するブロックである。
【0046】
以下、このような本実施形態のローカル制御パルス発生部20の制御パルス発生動作について説明する。
まず、書込モードの動作時にはWEBpad信号がロー状態となるため、第2制御パルス発生部201の第15インバーター201−1、第16インバーター201−2を経た出力信号はロー状態となる。ゆえに、第10NANDゲート201−4は不活性化状態となってハイレベルの信号を出力し、第1NOR演算部201−6を活性化状態とする。第1NOR演算部201−6が活性化されることにより、第3制御信号C3は第19インバーター201−7を通過してC4P_T信号を出力し、再び第20インバーター201−8を通過してC4N_T信号を出力する。第3制御信号C3は、スプリットワードライン(SWL1,SWL2)が活性化される前の状態、つまりメモりセルビットライン及び参照セルビットラインのプリチャージ期間に列選択信号を全部不活性化状態とする。不活性化された列選択信号によってデータバスとビットラインとの間の信号の流れは遮断される。従って、書込モードにおけるビットラインプリチャージ時にビットラインに乗せたデータと入出力データバスに乗せたデータとが衝突することを回避することができる。又、書込モードでは、WEBpad信号がロー状態で、第2制御パルス発生部201の第15インバーター201−1の出力信号がハイ状態となるため、第3制御パルス発生部202の第11NANDゲート202−2を活性化させる。よって、第3制御パルス発生部202の第11NANDゲート202−2はY_ATD信号、P2、C4信号の支配を受ける。
【0047】
すなわち、P2信号がハイ状態で、S1、S2信号が活性化状態で正常動作している間には、第3制御パルス発生部202の第11NANDゲート202−2を不活性化させてS1、S2信号の正常動作を保障する。S1、S2信号の正常動作が完了すると、P2信号はロー状態となるため、第3制御パルス発生部202の第21インバーター202−1の出力はハイ状態となり、結果的に第3制御パルス発生部202の第11NANDゲート202−2が活性化される。この状態では、Y_ATD信号又はC4信号の状態に基づいて第3制御パルス発生部202の第11NANDゲート202−2の動作が決定される。
【0048】
ここで、第2制御パルス発生部201の第15インバーター202−1の出力がハイ状態なので、C4信号がハイ状態となると、第3制御パルス発生部202の第11NANDゲート202−2が活性化されてY_ATD信号がSWLドライバブロック70に伝達される。
【0049】
さらに説明すると、Yアドレスが遷移される期間で、S1信号とS2信号が第3制御パルス発生部202の第2、第4NORゲート202−8、202−11を活性化させることにより、Y_ATD信号は第3制御パルス発生部202の第11NANDゲート202−2、第22インバーター202−3を経て第3制御パルス発生部202の第2NORゲート202−8に伝達されるとともに、第3制御パルス発生部202の第22インバーター202−3の出力信号を遅延させる第23、第24、第25、第26インバーター202−4、202−5、202−6、202−7により遅延された信号は第4NORゲート202−11に伝達される。
【0050】
第3制御パルス発生部202の第2、第3NORゲート202−8、202−9、第27インバーター202−10を通過したY_ATD信号は反転されたロー状態のPS1_T信号となる。第3制御パルス発生部202の第4、第5NORゲート202−11、202−12、第28インバーター202−13を通過したY_ATD信号は反転されたロー状態のPS2_T信号となる。これにより、PS1_T信号、PS2_T信号はY_ATD信号に対して反転された位相を有する。
ここで、第3制御パルス発生部202の第22インバーター202−3の出力信号を遅延させる第23、第24、第25、第26インバーター202−4、202−5、202−6、202−7のサイズを調節することにより、PS1_T信号及びPS2_T信号のロー信号が重なる時間を調節することができる。
【0051】
読取りモードでは、第2制御パルス発生部201の第10NANDゲート201−4が活性化状態となり、C4信号が第2制御パルス発生部201の第17インバーター201−3、第10NANDゲート201−4、第18インバーター201−5、第1NOR演算部201−6、そして第19インバーター201−7を経てC4P_T信号として出力される。第19インバーター201−7の出力信号は第20インバーター201−8を経てC4N_T信号として出力される。C4P_T、C4N_T信号は、センスアンプにより増幅された信号をデータバスへ伝達する役割を果たす。
【0052】
かかる読取りモードでは、第2制御パルス発生部201の第15インバーター201−1の出力信号がロー状態となり、第3制御パルス発生部202の第11NANDゲート202−2を不活性化させることにより、Y_ATD信号、P2、C4信号の伝達が遮断される。そして、第3制御パルス発生部202の第22インバーター202−3の出力信号がロー状態となり、第3制御パルス発生部202の第2NORゲート202−8を活性化させる。
このような制御パルス発生動作によりSWLドライバブロック70の入力信号として用いられるPS1_T信号、PS2_T信号はS1及びS2信号に対してそれぞれ反対の位相を有する波形となる。
【0053】
次ぎに、本実施形態によるセンスアンプ及び入出力制御回路25について詳細に説明する。
図23は本発明の第1実施形態によるセンスアンプ及び入出力制御回路の構成図であり、図24は第2実施形態によるセンスアンプ及び入出力制御回路の構成図である。
まず、図23のセンスアンプ及び入出力制御回路の構成は次の通りである。
図8に示すように、本実施形態のSWL強誘電体メモリにおいては、コアブロック72を上側のセルアレイブロック71と下側のセルアレイブロック72とが共有するため、センスアンプブロック210を中心として上側メインメモリセルに連結されるビットライン(BIT_T)、上側参照セルに連結されるビットライン(RBIT_T)、下側メインメモリセルに連結されるビットライン(BIT_B)、下側参照セルに連結されるビットライン(RBIT_B)が連結される。
【0054】
その構成は、まず、ビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)に連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号(SAP_C,SAN_C)により該当ラインのデータをセンシング及び増幅するセンスアンプ210と、等化信号(C3N_C,C3P_C)によりビットライン(BIT_T,RBIT_T)又は(BIT_B,RBIT_B)の電位を等電位化する等化器部211と、ローカル制御パルス発生部から出力される上側ビットライン接続信号(C1P_T,C1N_T)、上側参照ビットライン接続信号(C2P_T,C2N_T)によりそれぞれスイッチングされて、上側のメインメモリセル及び参照セルに連結されたビットライン(BIT_T,RBIT_T)をセンスアンプ210の入出力ラインに選択的に連結する第1、第2伝送ゲート212、213と、下側ビットライン接続信号(C1P_B,C1N_B)、下側参照ビットライン接続信号(C2P_B,C2N_B)によりそれぞれスイッチングされて、下側のメインメモリセル及び参照セルに連結されたビットライン(BIT_B,RBIT_B)をセンスアンプ210の入出力ラインに選択的に連結する第3、第4伝送ゲート214、215と、第1伝送ゲート212と上側メモリセルとの間のビットライン(BIT_T)に連結され、列選択信号(Y_n_T,YB_n_T)によりデータバス(D_BUS)との連結を制御する第5伝送ゲート216と、第3伝送ゲート214と下側メモリセルとの間のビットライン(BIT_B)に連結され、列選択信号(Y_n_B,YB_n_B)によりデータバス(D_BUS)との連結を制御する第6伝送ゲート217と、第1伝送ゲート212と第5伝送ゲート216との間のビットライン(BIT_T)に一方の電極が連結され、他方の電極は電源電圧端子に連結され、ゲートに印加されるプルダウン制御信号(C3N_T)によりビットライン(BIT_T)のレベルを調整する第1ビットラインレベル調整部218と、第3伝送ゲート214と下側メモリセルアレイブロックとの間のビットライン(BIT_B)に一方の電極が連結され、他方の電極は電源電圧端子に連結され、ゲートに印加されるプルダウン制御信号(C3N_B)によりビットライン(BIT_B)のレベルを調整する第2ビットラインレベル調整部219とを備える。
上記データバス(D_BUS)は、読取りモード及び書込モードで共通使用される。すなわち、読取りモードの動作時にはセンスアンプの出力伝送路として用いられ、書込モードではメモリセルに書込するためのデータの伝送路として用いられる。
【0055】
センスアンプ及びデータ入出力制御回路に入力される各々の制御信号、そして各構成ブロックの動作について説明する。
SAN_Cは、一方の電極がセンスアンプに連結され他方の電極が接地VSS端子に連結されるNMOSトランジスタのゲートに印加され、ハイでセンスアンプ210を活性化させ、ローでセンスアンプ210を不活性化させる。SAP_Cは、一方の電極がセンスアンプに連結され他方の電極が電源電圧VCC端子に連結されるPMOSトランジスタのゲートに印加され、ローでセンスアンプ210を活性化させ、ハイでセンスアンプ210を不活性化させる。等化器部211に入力される等化信号(C3N_C,C3P_C)は、スプリットワードライン(SWL1,SWL2)が活性化される前にメイン及び参照セルのビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)及びセンスアンプ210の電位を等電位化する。プルダウン制御信号(C3N_T)は、上側のメインセル列及び参照セル列の選択時に、第1ビットラインレベル調整部218をターンオンさせてプルダウン動作を行って上側のメインメモリセル及び参照セルに連結されたビットライン(BIT_T,RBIT_T)をローレベルとする。そして、プルダウン制御信号(C3N_B)は、下側のメインセル列及び参照セル列の選択時に、第2ビットラインレベル調整部219をターンオンさせてプルダウン動作を行って下側のメインメモリセル及び参照セルに連結されたビットライン(BIT_B,RBIT_B)をローレベルにする。
【0056】
図24に示すセンスアンプ及び入出力制御回路は本実施形態の第2実施形態であり、NMOSトランジスタにより各々の制御パルスによるスイッチングブロックを構成したものである。
まず、その構成は、ビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)に連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号(SAP_C,SAN_C)により該当ラインのデータをセンシング及び増幅するセンスアンプ220と、等化信号(C3N_C,C3P_C)によりビットライン、参照ビットライン(BIT_T,RBIT_T)又は(BIT_B,RBIT_B)の電位を等電位化する等化器部221と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号(C1N_T,C2N_T)によりスイッチングされて、上側のメインメモリセル及び参照セルに連結されたビットライン(BIT_T,RBIT_T)をセンスアンプ220の入出力ラインに選択的に連結する第1、第2NMOSトランジスタ222、223と、下側セルアレイ連結信号(BIT_B,RBIT_B)によりスイッチングされて、下側のメインメモリセル及び参照セルに連結されたビットライン(BIT_B,RBIT_B)をセンスアンプ220の入出力ラインに選択的に連結する第3、第4NMOSトランジスタ224、225と、第1NMOSトランジスタ222と上側メモリセルとの間のビットライン(BIT_T)に連結され、列選択信号(Y_n_T)によりデータバス(D_BUS)との連結を制御する第5NMOSトランジスタ226と、第3NMOSトランジスタ224と下側メモリセルとの間のビットライン(BIT_B)に連結され、列選択信号(Y_nB)によりデータバス(D_BUS)との連結を制御する第6NMOSトランジスタ227と、前記第1NMOSトランジスタ222と第5NMOSトランジスタ226との間のビットライン(BIT_T)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_T)によりビットライン(BIT_T)のレベルを調整する第1ビットラインレベル調整部228と、第3NMOSトランジスタ224と下側メモリセルアレイブロックとの間のビットライン(BIT_B)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_B)によりビットライン(BIT_B)のレベルを調整する第2ビットラインレベル調整部229とを備える。これらの動作は先の例と格別異なるところはない。
【0057】
かかる本実施形態のSWL強誘電体メモリ装置の列制御部の構成について以下に説明する。
図25は本実施形態による列制御部24の回路構成図である。
図は上側メモリセルアレイを制御するブロックを例にとって示している。列制御部は、Yプリデコーダ、ローカル制御パルス発生部からアドレス及び制御信号を受けて、データ入出力時に任意のセルを選択するための列選択信号を出力するブロックである。その構成は次の通りである。
まず、Yプリデコーダ18からプリデコードされて出力されるアドレス(Ypre_n,Ypre_n+1,Ypre_n+2,Ypre_n+3・・・)中の各々のアドレスとローカル制御パルス発生部から出力されるC4N_T信号とを論理演算して出力する複数のNANDゲート230、231、232、233と、各NANDゲート230、231、232、233の出力端に連結されるインバーター234、235、236、237とを含んでいる。
【0058】
ここで、各NANDゲート230、231、232、233の出力は、各々のインバーター234、235、236、237を通過するとYアドレス(Y_n_T,Y_n+1_T,Y_n+2_T,Y_n+3_T,・・・)となり、インバーター234、235、236、237を通過しない信号は参照Yアドレス(YB_n_T,YB_n+1_T,YB_n+2_T,YB_n+3_T・・)となる。活性化時に、Yアドレス(Y_n_T,Y_n+1_T,Y_n+2_T,Y_n+3_T,・・・)の何れか一つのみハイに活性され、参照Yアドレス(YB_n_T,YB_n+1_T,YB_n+2_T,YB_n+3_T・・)のうち何れか一つのみローとなる。これら活性化された信号は、上記のセンスアンプ及び入出力制御回路においてデータバスに連結されているトランジスタ又は伝送ゲートから構成されるスイッチングブロックの活性化、不活性化を調整する。
【0059】
次に、本実施形態の参照ビットラインレベル調整回路76について説明する。
図26は第1実施形態による参照ビットラインレベル調整回路の構成図で、図27は第2実施形態による参照ビットラインレベル調整回路の構成図である。
図26の参照ビットラインレベル調整回路76は参照セル列にプルアップを行うためのものである。図の上側にあるのが上側参照ビットラインレベル調整回路で下側にあるのが下側参照ビットラインレベル調整回路である。
上側参照セルに連結された参照ビットライン(RBIT_T)のレベルを調整するためのプルアップ或いはプルダウン信号を出力する上側参照ビットラインレベル調整回路は、ゲートにローカル制御パルス発生部から出力される参照ビットラインレベル調整信号(C4P_T)が入力され、一方の電極(ソース)にVCCが印加され、ドレイン電極には参照ビットライン(RBIT_T)が連結される第1PMOSトランジスタ240と、ドレインには参照ビットライン(RBIT_T)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3N_T)がゲートに入力される第1NMOSトランジスタ241とで構成されている。
【0060】
また、下側参照セルに連結された参照ビットライン(RBIT_B)のレベルを調整するためのプルアップ又はプルダウン信号を出力する下側参照ビットラインレベル調整回路は、ゲートにローカル制御パルス発生部から出力される参照ビットラインレベル調整信号(C4PB)が入力され、一方の電極(ソース)にVCCが印加され、他方の電極(ドレイン)には参照ビットライン(RBIT_B)が連結される第2PMOSトランジスタ242と、ドレインには参照ビットライン(RBIT_B)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3NB)がゲートに印加される第2NMOSトランジスタ243とから構成されている。
【0061】
かかる参照ビットラインレベル調整回路は、C4P_T信号により第1PMOSトランジスタ240が活性化されることにより、参照ビットライン(RBIT_T)がハイ電圧にプルアップされる。このように、参照ビットラインがハイ電圧にプルアップされることにより、上側参照セルにはハイデータが格納される。そして、C4P_B信号により第2PMOSトランジスタ242が活性化されることにより、参照ビットライン(RBIT_B)がハイ電圧にプルアップされ、下側参照セルにはハイデータが格納される。更に、ハイ状態に印加されるC3N_T信号により第1NMOSトランジスタ241が活性化されることにより参照ビットライン(RBIT_T)がロー電圧にプルダウンされる。そして、ハイ状態に印加されるC3N_B信号により第2NMOSトランジスタ243が活性化されることにより参照ビットライン(RBIT_T)がロー電圧にプルダウンされる。
【0062】
図27は参照ビットラインレベル調整回路の第2実施形態を示す図である。
まず、上側参照セルに連結された参照ビットライン(RBIT_B)のレベルを調整するためのプルアップ又はプルダウン信号を出力する上側参照ビットラインレベル調整回路は、ゲートにローカル制御パルス発生部から出力される参照ビットラインレベル調整信号(C4N_T)が入力され、一方の電極(ソース)にVCCが印加され、他方の電極(ドレイン)には参照ビットライン(RBIT_B)が連結される第1NMOSトランジスタ270と、ドレインには参照ビットライン(RBIT_B)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3N_T)がゲートに入力される第2NMOSトランジスタ271とから構成される。
【0063】
また、下側参照セルに連結された参照ビットライン(RBIT_B)のレベルを調整するためのプルアップ又はプルダウン信号を出力する下側参照ビットラインレベル調整回路は、ゲートにローカル制御パルス発生部から出力される参照ビットラインレベル調整信号(C4NB)が入力され、一方の電極(ソース)にVCCが印加され、他方の電極(ドレイン)には参照ビットライン(RBIT_B)が連結される第3NMOSトランジスタ272と、ドレインには参照ビットライン(RBIT_B)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3NB)がゲートに入力される第4NMOSトランジスタ273とから構成される。
【0064】
次に、本発明の第3、第4実施形態によるセンスアンプ及び入出力制御回路の構成について説明する。
図28は、第3実施形態によるセンスアンプ及び入出力制御回路の構成図であり、図29は、第4実施形態によるセンスアンプ及び入出力制御回路の構成図である。
第3実施形態によるセンスアンプ及び入出力制御回路の構成を説明する。
ビットライン、参照ビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)に連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号(SAP_C,SAN_C)により該当ラインのデータをセンシング及び増幅するセンスアンプ260と、等化信号(C3N_C,C3P_C)によりビットライン、参照ビットライン(BIT_T,RBIT_T)又は(BIT_B,RBIT_B)の電位を等電位化する等化器部261と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号(C1P_T,C1N_T,C2P_T,C2N_T)によりスイッチングされて、上側のメインメモリセル及び参照セルに連結されたビットライン、参照ビットライン(BIT_T,RBIT_T)をセンスアンプ260の入出力ラインに選択的に連結する第1、第2伝送ゲート262、263と、下側のセルアレイ連結信号(C1P_B,C1N_B,C2P_B,C2N_B)によりスイッチングされて、下側のメインメモリセル及び参照セルに連結されたビットライン、参照ビットライン(BIT_B,RBIT_B)をセンスアンプ260の入出力ラインに選択的に連結する第3、第4伝送ゲート264、265と、センスアンプ260の入出力端に連結され、列選択信号(Y_n,YB_n)によりデータバスDとの連結を制御する第5伝送ゲート266と、センスアンプ260の入出力端に連結され、列選択信号(Y_n,YB_n)によりデータバスDBとの連結を制御する第6伝送ゲート267と、第1伝送ゲート262と上側メモリセルとの間のビットライン(BIT_T)に連結され、ゲートに印加されるプルダウン制御信号(C3N_T)によりビットライン(BIT_T)のレベルを調整する第1ビットラインレベル調整部268と、第3伝送ゲート264と下側メモリセルアレイブロックとの間のビットライン(BIT_B)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_B)によりビットライン(BIT_B)のレベルを調整する第2ビットラインレベル調整部269とを備える。
【0065】
SAN_Cは、一方の電極がセンスアンプに連結され他方の電極が接地VSS端子に連結されるNMOSトランジスタのゲートに印加され、ハイでセンスアンプ260を活性化させ、ローでセンスアンプ260を不活性化させる。SAP_Cは、一方の電極がセンスアンプに連結され他方の電極が電源電圧(VCC)端子に連結されるPMOSトランジスタのゲートに印加され、ローでセンスアンプ260を活性化させ、ハイでセンスアンプ260を不活性化させる。等化器部261に入力される等化信号(C3N_C,C3P_C)は、スプリットワードライン(SWL1,SWL2)が活性化される前にメイン及び参照セルのビットライン、参照ビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)及びセンスアンプ260の電位を等電位化する。プルダウン制御信号(C3N_T)は、上側のメインセル列及び参照セル列の選択時に、第1ビットラインレベル調整部268をターンオンさせてプルダウン動作を行って上側のメインメモリセル及び参照セルに連結されたビットライン、参照ビットライン(BIT_T,RBIT_T)をローレベルにする。そして、プルダウン制御信号(C3NB)は、下側のメインセル列及び参照セル列の選択時に、第2ビットラインレベル調整部269をターンオンさせてプルダウン動作を行って下側のメインメモリセル及び参照セルに連結されたビットライン、参照ビットライン(BIT_B,RBIT_B)をローレベルにする。
【0066】
次に図29により第4実施形態によるセンスアンプ及び入出力制御回路を説明する。
まず、その構成は、ビットライン、参照ビットライン(BIT_T,RBIT_T,BIT_B,RBIT_B)に連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号(SAP_C,SAN_C)により該当ラインのデータをセンシング及び増幅するセンスアンプ270と、等化信号(C3N_C,C3P_C)によりビットライン、参照ビットライン(BIT_T,RBIT_T)又は(BIT_B,RBIT_B)の電位を等電位化するNMOSトランジスタから構成される等化器部271と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号(C1N_T,C2N_T)によりスイッチングされて、上側のメインメモリセル及び参照セルに連結されたビットライン(BIT_T,RBIT_T)をセンスアンプ270の入出力ラインに選択的に連結する第1、第2NMOSトランジスタ272、273と、下側セルアレイ連結信号(C1N_B,C2N_B)によりスイッチングされて、下側のメインメモリセル及び参照セルに連結されたビットライン、参照ビットライン(BIT_B,RBIT_B)をセンスアンプ270の入出力ラインに選択的に連結する第3、第4NMOSトランジスタ274、275と、センスアンプ270の入出力端に連結され、列選択信号(Y_n)によりデータバスDとの連結を制御する第5NMOSトランジスタ276と、センスアンプ270の入出力端に連結され、列選択信号(Y_n)によりデータバスDBとの連結を制御する第6NMOSトランジスタ277と、第1NMOSトランジスタ272とメモリセルブロックとの間のビットライン(BIT_T)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_T)によりビットライン(BIT_T)のレベルを調整するNMOSトランジスタからなる第1ビットラインレベル調整部278と、第3NMOSトランジスタ274と下側メモリセルアレイブロックとの間のビットライン(BIT_B)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_B)によりビットライン(BIT_B)のレベルを調整するNMOSトランジスタからなる第2ビットラインレベル調整部279とを備えている。
【0067】
次に、以上のような駆動制御回路を有する本実施形態のSWL強誘電体メモリ装置のデータ入出力動作について説明する。
図30はYアドレス変化時の書込モードにおけるローカル制御パルス発生部の動作波形図である。
本実施形態のSWL強誘電体メモリにおいては、センスアンプ及びデータ入出力制御回路を含むコアブロックを、隣り合う上下のメモリセルブロックが互いに共有している。ここでは、上側メモリセルブロックの駆動制御を主として説明する。
まず、図30の動作波形図に示すように、チップイネーブル信号CSBpad信号がロー状態にイネーブルされた後再度ハイ状態にディスエーブルされる期間をt1〜t15に分割して、各期間別に説明する。
t1期間では、CSBpad信号をロー状態にイネーブルさせ、WEBpad信号をロー状態にイネーブルさせる。この際、X、Y、Zアドレスは以前の状態を維持し、ローカル制御パルス発生部から出力されるPS1_T、PS2_T、C1N_T、C2N_T、C4N_T、C3N_C、SAP_C、SAN_C信号もt1の以前の状態を維持している。
【0068】
PS1_T信号は、t1期間ではハイ、t2〜t3期間ではロー状態、t4期間ではハイ状態、t5期間ではロー状態、t6期間ではハイ状態、t7〜t8期間ではロー状態、t9〜t10期間ではハイ状態、再びt11〜t13期間ではロー状態となる。t13の開始時点からはハイ状態を維持し続ける。
PS2_T信号は、t1期間ではハイ、t2〜t4期間ではロー状態、t5〜t7期間ではハイ状態、t8〜t9期間ではロー状態、t10〜t11期間ではハイ状態、t12〜t13期間では再びロー状態となる。t14の開始時点からはハイ状態を維持し続ける。
【0069】
又、SWLドライバブロック70から出力されるSWL1、SWL2信号も、t1期間までは以前の状態のロー状態を維持し、t2時点でハイ状態に遷移される。ここで、SWL1信号はPS1_T信号と反対の位相を有し、同じ遷移時点を有する。SWL2信号はPS2_T信号と反対の位相を有し、同じ遷移時点を有する。
【0070】
そして、センスアンプの入出力ラインとメモリセルブロックのビットライン及び参照セルブロックのビットラインとを電気的に連結する制御信号であるC1N_T、C2N_T信号の波形変化は次の通りである。
C1N_T信号は、Y−Add信号が送られる前にSWL1、SWL2共がハイ状態に維持される期間のうちt3期間のみでローに遷移され、その他の期間ではハイに遷移されて維持される。C2N_T信号は、C1N_T信号がローに遷移される時点t3でローに遷移され、CSBpad信号がハイに遷移される時点でハイ状態に遷移される。C4N_T信号は、SWL1、SWL2が同時にハイに遷移される時点t2でハイ状態に遷移され、CSBpad信号がディスエーブルされる時点で再びロー状態に遷移される。P2信号は、SWL1、SWL2共がハイに遷移される時点(t2)からt5までハイが維持され、その以外の期間ではロー状態に維持される。C3N_C信号は、t1期間までは以前のハイ状態が維持され、SWL1、SWL2が同時にハイに遷移される時点t2でロー状態に遷移され、CSBpad信号がディスエーブルされる時点で再びハイ状態に遷移される。すなわち、C4N_T信号と反対の位相の波形を有する。そして、SAN_C信号は、C1N_T、C2N_T信号が同時に遷移される時点t3でハイ状態に遷移され、この状態はCSBpad信号がディスエーブルされるまで維持される。SAP_C信号はSAN_C信号と反対の位相を有し、遷移時点は同一である。
【0071】
かかる動作波形を有する本実施形態のSWL強誘電体メモリ装置は、Yアドレスの変化によりY_ATD信号が発生されると、書込モードの場合に、ローカル制御パルス発生部から出力されるPS1_T、PS2_TがSWLドライバブロック70に入力されてSWL1信号、SWL2信号を作り出す。このようにして発生されたSWL1、SWL2信号が共にハイである期間、つまりt2〜t3、t8、t12期間でSWLメモリセルにロジック「0」を書き込む。そして、SWL1、SWL2のうち一つのみハイである期間、つまりt4〜t5、t7、t9、t11、t13期間でSWLメモリセルにビットラインのデータに応じてロジック「1」又は「0」を書き込む。
【0072】
以下、読取りモード時における本実施形態の不揮発性強誘電体メモリ装置による動作について説明する。
図31はYアドレス変化時の読取りモードにおけるローカル制御パルス発生部の動作波形図である。
読取りモードの場合、WEDpad信号は、ハイ状態にディスエーブルされた状態を維持する。そして、書込モード時と同様に、Yアドレスの変化時にのみY_ATD信号がハイ状態となる。すなわち、Yアドレスがt7の開始時点で遷移されると、Y_ATD信号は、t7からt8までハイ状態に維持され、再びYアドレスがt11の開始時点で遷移される際にt11からt13期間までハイ状態に維持される。この以外の期間では全てロー状態に維持される。
【0073】
PS1_T信号は、t2〜t3期間、そしてt5期間の間のみでロー状態を維持し、その以外ではハイ状態を維持する。PS2_T信号は、t2〜t4期間のみでロー状態を維持し、その以外ではハイ状態を維持する。SWL1信号はPS1_T信号と反対の位相を有し、同じ遷移時点を有する。SWL2信号はPS2_T信号と反対の位相を有し、同じ遷移時点を有する。
【0074】
センスアンプの入出力ラインと、メモリセルブロックのビットライン、参照セルブロックのビットラインとを電気的に連結する制御信号であるC1N_T、C2N_T信号の波形変化は以下の通りである。
C1N_T信号は、Y_Add信号が変化する前にSWL1、SWL2信号共がハイ状態に維持される期間のうちt3期間のみでローに遷移され、その以外の期間では再びハイに遷移されて維持される。C2N_T信号は、C1N_T信号がローに遷移される時点でローに遷移され、WEBpad信号がハイに遷移される時点でハイ状態に遷移される。C4N_T信号は、C1N_T信号がハイに遷移される時点t4でハイ状態に遷移され、CSBpad信号がディスエーブルされる時点で再びロー状態に遷移される。P2信号は、SWL1、SWL2が同時にハイに遷移される時点t2でハイ状態に遷移され、Y_Add信号が変化するすぐ前のSWL1信号遷移時点でロー状態に遷移される。C3N_C信号は、t1期間までは以前のハイ状態に維持され、SWL1、SWL2が同時にハイに遷移される時点t2でロー状態に遷移され、CSBpad信号がディスエーブルされる時点で再びハイ状態に遷移される。そして、SAN_C信号は、C1N_T、C2N_T信号が同時に遷移される時点t3でハイ状態に遷移され、この状態がCSBpad信号がディスエーブルされるまで維持される。SAP_C信号はSAN_C信号と反対の位相を有し、遷移時点は同一である。
【0075】
以上説明したように、CSBpad信号をロー状態に活性化させた状態でYアドレスのみを変化させると、グローバル制御パルス発生部の入力には変化がないため、その出力も変わらない。Yアドレスの変化によりY_ATD信号がハイ状態になっても、読取りモードでローカル制御パルス発生部のPS1_T信号、PS2_T信号は変わらないようにしてSWL1信号、SWL2信号が不活性化状態を維持する。よって、変更されたYアドレスに該当する列デコーダを活性化させて、センスアンプにラッチされているデータをデータバスに伝達する。Yアドレスが変化する第1時点t7では、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。そして、Yアドレスが変化する第2時点t11でも、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。これは、Yアドレスの変化時に、列ゲート選択の変化だけでもセンスアンプにラッチされているデータを出力することができることを意味する。
【0076】
以上ではYアドレス変化時の書込モード及び読取りモードにおけるSWL強誘電体メモリ装置のデータ入出力動作を説明した。以下、X、Zアドレスの変化時の書込モード及び読取りモードによる動作波形を図32を参照して説明する。
まず、X、Zアドレス変化時の書込モードにおけるSWL強誘電体メモリ装置の動作波形をt1からt21まで設定して、各期間別に説明する。
図は本実施形態のSWL強誘電体メモリの書込モード時のX、Zアドレス変化に関する動作波形図である。
まず、t1の開始時点でCSBpad信号がハイ状態からローに遷移されることにより活性化状態となり、t21の開始時点で再び不活性化状態に遷移する。これとともに、書込イネーブル信号WEBpadもロー状態に遷移されて活性化状態となり、CSBpad信号が不活性化されると同時に不活性化される。このCSBpad信号、WEBpad信号は全て外部から印加される。X、Zアドレスが遷移される時点が、t7期間の開始点、t14期間の開始点である場合には、X、Z_ATDはt7期間及びt14期間でハイ状態となる。
【0077】
t1期間では、CSBpad信号、WEBpad信号のみがイネーブルされ、その以外の信号は以前の状態をそのまま維持する。t2期間では、CSBpad信号及びWEBpad信号はそのままイネーブル状態を維持し、PS1_T信号、PS2_T信号、C3N_C信号は以前状態のハイ状態からロー状態に遷移される。そして、SWL1、SWL2、C4N_T、P2信号は以前の状態のロー状態からハイ状態に遷移される。前記C4N_T信号がロー状態からハイ状態に遷移されて活性化状態となることにより、外部から伝達されたデータがメモりセルのビットライン及び参照セルのビットラインに乗せる。
【0078】
次いで、t3期間では、CSBpad、WEDpad、PS1_T、PS2_T、SWL1、SWL2、C3N_C、C4N_T、P2はt2期間の信号をそのまま維持し、SAN_C信号は以前状態のロー状態からハイ状態に遷移し、SAP_C信号はハイ状態からロー状態に遷移する。
PS1_T、PS2_Tはその動作波形から分かるようにハイ、ローの状態が繰り返される。PS1_T信号は、t1、t4、t6、t7、t8、t11、t13、t14、t15、t18、t20の期間でハイ状態を維持し、その以外の期間ではロー状態を維持する。PS2_T信号はt1、t5〜t8、t12〜t15、t19〜期間でハイ状態を維持し、その以外の期間ではロー状態を維持する。SWL1信号はPS1_T信号と同じ時点で遷移され、互いに反対の位相を有する。SWL2信号はPS2_T信号と同じ時点で遷移され、互いに反対の位相を有する。そしてC1N_T信号はSWL1、SWL2信号が同時にハイ状態である期間の一部(t3,t10,t17)のみでロー状態を有する。C2N_T信号は、C1N_T信号がロー状態に遷移される時点でロー状態に遷移され、X、Z_ATD信号がハイに遷移される時点で再びハイ状態に遷移される。C4N_T信号は、SWL1、SWL2信号が同時にハイ状態に遷移される時点でハイ状態に遷移され、X、Z_ATD信号がハイ状態に遷移される時点で再びロー状態に遷移される。P2信号は、SWL1、SWL2信号が同時にハイ状態に遷移される時点でハイ状態に遷移され、SWL1、SWL2信号共がロー状態である時点で再びロー状態に遷移される。そして、SAN_C信号はC2N_T信号と反対の位相を有し、SAP_T信号はC2N_T信号と同じ位相の波形を有する。
【0079】
動作波形を期間別に更に説明する。
t4期間では、PS1_T、C1N_T信号はハイ状態に遷移され、SWL1信号はハイ状態からロー状態に遷移される。次いで、t5期間では、PS1_T信号は以前のハイ状態からロー状態に遷移され、これによりSWL1信号はロー状態からハイ状態に遷移される。そして、PS2_T信号は以前のロー状態からハイ状態に遷移され、これによりSWL2信号はハイ状態からロー状態に遷移される。t6期間では、PS1_T信号がロー状態からハイ状態に遷移され、これによりSWL1信号はハイ状態からロー状態に遷移される。P2信号は以前の状態のハイ状態からロー状態に遷移される。t7期間は、X、Zアドレスが変化する時点である。よって、X、Z_ATD信号が以前のロー信号からハイ信号に遷移する。C2N_T信号はローからハイ状態に遷移され、C4N_T信号とSAN_C信号は以前のハイ状態からロー状態に遷移され、C3N_C信号とSAP_C信号は以前のロー状態からハイ状態に遷移される。t8期間では、X、Z_ATD信号のみが以前のハイ状態からロー状態に遷移され、X、Z_ATD信号を除いた全信号は以前のt7期間の状態のまま維持される。次いで、t9の開始点からはt2期間〜t8期間の波形変化と同一である。最後に、t21の開始点では、t1からロー状態を維持してきたCSBpad信号、WEBpad信号がハイ状態に遷移され、書き込みモードが不活性化状態となる。そして、C4N_T信号が以前のハイ状態からロー状態に遷移され、SAN_C信号はハイ状態からロー状態に、SAP_C信号はロー状態からハイ状態に遷移される。
このように、書込モードにおいてX、Zアドレス変化時における本実施形態のSWL強誘電体メモリ装置は、C4N_T信号が活性化されるのはSWL1及びSWL2信号が共に活性化される時点と同一であり、センスアンプが活性化される以前にデータをビットラインに伝達する。
【0080】
次に、X、Zアドレス変化時の読取りモードにおけるSWL強誘電体メモリ装置の動作波形を図33に示すようにt1からt21まで設定して、各期間別に説明する。
図33は本実施形態のSWL強誘電体メモリの読取りモード時のX、Zアドレス変化に関する動作波形図である。
読取りモード時の動作波形図と書き込みモード時の動作波形図とを比較すると、C4N_T信号の遷移時点が変わっている。そして、読取りモードではWEBpad信号がハイ状態に不活性化されている。C4N_T信号は、t1からt3期間まではロー状態を維持する。この後、t4が始まると、ロー状態からハイ状態に活性化されるため、センスアンプで増幅されたデータをビットラインに乗せる。t4の開始時点でハイ状態に遷移されたC4N_T信号はt6期間までハイ状態が維持され、t7の開始時点でロー状態に遷移される。ロー状態に遷移された後、t10期間までロー状態が維持され、t11の開始時点でハイ状態に遷移される。C4N_T信号がロー状態からハイ状態に遷移されるとともに、センスアンプにより増幅されたデータをデータ入出力ラインに乗せる。
このように、読取りモード時には、センスアンプが予めデータをセンシングした後、C4N_T信号を活性化させてセンシングされたデータをデータ入出力ラインに印加することにより読取り動作を行う。
【0081】
【発明の効果】
かかる本発明のSWL強誘電体メモリ装置は以下のような効果がある。
請求項1、2、3の発明によれば、セルプレートラインを別に構成せずにセルアレイを構成するため、レイアウト上における複雑度を大幅に減少させることができる。
請求項4、5、6の発明によれば、ダミーセルを利用せずに、参照レベル発生部を利用して参照レベルを供給するため、装置の動作が安定的であり、ダミーセルの劣化による問題を解決する。
請求項7〜12の発明によれば、メインメモリセル及び参照セルのアクセス数を同じく構成して、ビットラインに誘導される電圧を一定に維持することができるため、装置の動作特性を向上させる効果がある。
請求項13〜26の発明によれば、CSBpad信号を利用したアクセスを可能にし、X、Zアドレスの変化のみを利用したアクセス且つYアドレスの変化のみを利用したアクセスを可能にして、高速のメモリセルアクセス動作を可能にする効果がある。
請求項27〜37の発明によれば、センスアンプの入力端にかかるキャパシタンスを選択的に調整し、ビットラインに誘導される電圧を一定に維持することができるため、センスアンプの動作を安定化し、動作速度を向上させることができる。
【図面の簡単な説明】
【図1】 一般的な強誘電体のヒステリシスループを示す特性図。
【図2】 従来の技術の強誘電体メモリのセルアレイ構成図。
【図3】 従来の技術の強誘電体メモリの駆動回路の構成図。
【図4】 従来の技術の強誘電体メモリの駆動回路の構成図。
【図5】 従来の技術の強誘電体メモリの書込モードの動作を示すタイミング図。
【図6】 従来の技術の強誘電体メモリの読取りモードの動作を示すタイミング図。
【図7】 本発明実施形態のSWL強誘電体メモリの駆動制御及びデータ入出力回路の構成ブロック図。
【図8】 本発明実施形態のSWL強誘電体メモリのセルアレイのブロックダイヤグラム。
【図9】 本発明実施形態のSWL強誘電体メモリのセルアレイの詳細ブロックダイヤグラム。
【図10】 本発明実施形態のSWL強誘電体メモリの基本メモリセルの構成図。
【図11】 本発明実施形態のSWL強誘電体メモリの単位駆動制御及びデータ入出力回路の構成ブロック図。
【図12】 ビットラインレベルと参照レベルとの関係を示す動作タイミング図。
【図13】 本発明実施形態のSWL強誘電体メモリのメモリセルアレイの構成図。
【図14】 本発明実施形態のSWL強誘電体メモリの参照セルアレイの構成図。
【図15】 本発明実施形態のSWL強誘電体メモリのビットライン制御回路の構成図。
【図16】 図14の回路において、各ノードのキャパシタンス成分を示す構成図。
【図17】 本発明実施形態のSWL強誘電体メモリの動作タイミング図。
【図18】 ビットライン誘導電圧、センスアンプ増幅時による入出力ノードの電圧変化図。
【図19】 本発明実施形態のグローバル制御パルス発生部の構成ブロック図。
【図20】 グローバル制御パルス発生部のYアドレス変化時の動作タイミング図。
【図21】 グローバル制御パルス発生部のX、Zアドレス変化時の動作タイミング図。
【図22】 本発明のローカル制御パルス発生部の実施形態の構成図。
【図23】 本発明の第1実施形態によるセンスアンプ及び入出力制御回路の構成図。
【図24】 本発明の第2実施形態によるセンスアンプ及び入出力制御回路の構成図。
【図25】 本発明の列制御部の回路構成図。
【図26】 本発明の第1実施形態による参照ビットラインレベル調整回路の構成図。
【図27】 本発明の第2実施形態による参照ビットラインレベル調整回路の構成図。
【図28】 本発明の第3実施形態によるセンスアンプ及び入出力制御回路の構成図。
【図29】 本発明の第4実施形態によるセンスアンプ及び入出力制御回路の構成図。
【図30】 Yアドレス変化時の書込モードにおけるローカル制御パルス発生部の動作波形図。
【図31】 Yアドレス変化時の読取りモードにおけるローカル制御パルス発生部の動作波形図。
【図32】 X、Zアドレス変化時の書込モードにおけるローカル制御パルス発生部の動作波形図。
【図33】 X、Zアドレス変化時の読取りモードにおけるローカル制御パルス発生部の動作波形図。
【符号の説明】
70 SWLドライバブロック
71 セルアレイブロック
72 コアブロック
73 メインメモリセルアレイブロック
74 参照セルアレイブロック
75 ビットライン制御回路ブロック
76 参照ビットライン制御回路ブロック
200 第1制御パルス発生部
201 第2制御パルス発生部
202 第3制御パルス発生部
203 第1論理演算部
204 第2論理演算部
Claims (33)
- 一定の方向に並列に配列される第1、第2ビットラインとそれに垂直な方向に反復配列される第1、第2スプリットワードライン(SWL1,SWL2)とのそれぞれが交差する部分に形成される単位セルを含むメインメモリセルアレイと、そのメインメモリセルアレイに隣接して同様に第1、第2ビットラインとそれに垂直な方向に反復配列される第1、第2スプリットワードライン(SWL1,SWL2)とのそれぞれが交差する部分に形成される単位セルを含む参照セルアレイとを含むセルアレイブロックと、
各セルアレイブロック毎に配置され、それぞれのスプリットワードラインを駆動するSWLドライバと、
ビットライン方向に隣接するセルアレイブロックの間に配置され、それぞれのビットラインを制御するコアブロックと、
を備え、前記コアブロックが、何れか一つのセルアレイブロックに包含されるメインメモリセルアレイの第1ビットラインとそれに対応する参照セルアレイの第1ビットラインとに連結され、隣接する他のセルアレイブロックに包含されるメインセルアレイの第2ビットラインとそれに対応する参照セルアレイの第2ビットラインとに連結されるビットライン制御回路ブロックと、
何れか一つのセルアレイブロックに包含される参照セルアレイの第1ビットラインと隣接するセルアレイブロックの参照セルアレイの第2ビットラインに連結される参照ビットライン制御回路ブロックとを含むことを特徴とする不揮発性強誘電体メモリ装置。 - 2の倍数の数のメインメモリセルビットライン列に対して2列の参照セルビットラインが配置されていることを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。
- N番目のビットライン(BIT N)、N+1番目のビットライン(BIT N+1)と、それに垂直交差する一対の第1、第2スプリットワードライン(SWL1,SWL2)と、
各々のビットラインに一方の電極が連結され、第1、第2スプリットワードライン(SWL1,SWL2)にゲートが連結され、それらが交差する箇所に構成される第1、第2トランジスタ(T1,T2)と、
トランジスタの他方電極と第1、第2スプリットワードライン(SWL1,SWL2)の前記トランジスタのゲートが連結されていない方のラインに各々の電極が連結され、前記第1、第2トランジスタとともに単位セルを構成する第1、第2強誘電体キャパシタ(C1,C2)と、
前記第1、第2スプリットワードライン(SWL1,SWL2)に連結されてスプリットワードライン(SWL)駆動信号を印加するスプリットワードラインドライバと、
前記スプリットワードラインドライバからのSWL駆動信号によりN番目のビットライン(BIT N)、N+1番目のビットライン(BIT N+1)に誘起される電圧をセンシングする動作のための参照レベルを発生する参照レベル発生部と、
N番目のビットライン(BIT N)、N+1番目のビットライン(BIT N+1)にそれぞれ連結され、参照レベルとN番目のビットライン(BIT N)、N+1番目のビットライン(BIT N+1)に誘起される電圧とを比較増幅するセンスアンプと、
センスアンプから出力されるデータをアドレス信号(Y_n,Y_n+1)によりデータバスラインへ伝達する列デコーダと
を備え、前記単位セルを駆動制御し、データを入出力制御することを特徴とする不揮発性強誘電体メモリ装置。 - 単位セルには二つのデータを格納することができ、第1、第2スプリットワードライン(SWL1,SWL2)の一対が一つの行アドレスを構成し、ビットライン(BIT N, BIT N+1)の一対が二つの列を構成することを特徴とする請求項4記載の不揮発性強誘電体メモリ装置。
- 読取りモードの動作時に、
ワードラインがイネーブルされる前にビットラインと参照レベルをローレベルにプリチャージし、
メインメモリセルデータがビットラインに乗せられ、参照レベル発生部のデータが参照ラインに乗せられ、
列デコーダにより動作するセンスアンプがビットラインのデータレベルと参照ラインのデータレベルとの信号差を増幅してデータバスへ出力することを特徴とする請求項3記載の不揮発性強誘電体メモリ装置。 - 前記ビットライン制御回路ブロックは、
第1制御信号(C1)がイネーブルされることによりオンされ、メインメモリセルアレイの複数のビットライン(B_n、B_n+1、B_n+2・・・)をセンスアンプアレイ(B1、B2、B3、B4・・・)に連結させるトランジスタ(T21、T22、T23、T24)と、
第2制御信号(C2)によってオンされ、前記参照セルアレイの参照ビットライン(RB0)をセンスアンプアレイ(R1、R2、R3、R4・・・)に電気的に連結させるトランジスタ(T25、T26、T27、T28)と、
第3制御信号(C3)によりレベル調整されるビットラインレベル調整部と、
第4制御信号(C4)により参照ビットライン(RB10)にプルアップされたVCCを印加するプルアップトランジスタ(PU0)と有することを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。 - メインメモリセル領域の各ビットラインのキャパシタンス成分をCB_n、CB_n+1、CB_n+2、CB_n+3・・・とし、参照セル領域の参照ビットラインのキャパシタンスをCrboと定義し、ビットラインのそれ以外の部分のキャパシタンス成分をCb1、Cb2、Cb3、Cb4・・・と参照ビットラインのそれ以外の部分のキャパシタンス成分をCr1、Cr2、Cr3、Cr4・・・と定義するとき、
メインメモリセル及び参照セルを各々のビットラインに連結されたメモリセルの数と参照セルの数とを同じく構成することにより、CB_n=Crboにし、Cb1=Cr1、Cb2=Cr2、Cb3=Cr3、Cb4=Cr4にすることを特徴とする請求項6記載の不揮発性強誘電体メモリ装置。 - メインセルアレイのビットライン数(n)をCrbo=n*Cr1に構成して、参照セルに関連した全体のビットラインのキャパシタンスがメインメモリセルに関連した全体ビットラインのキャパシタンスに比べて2倍になるようにすることを特徴とする請求項7記載の不揮発性強誘電体メモリ装置。
- 参照セル、メインメモリセルの格納容量が同じとし、それらにロジック1が格納されるとき、参照及びメインメモリセルにより誘導されるビットライン電圧変動幅は、メインメモリセルのビットラインの方が参照セルの参照ビットラインの方よりも高いことを特徴とする請求項6記載の不揮発性強誘電体メモリ装置。
- 参照セルにロジック1が、メインメモリセルにロジック0が格納されているとき、参照及びメインメモリにより誘導されるビットライン電圧変動幅は、参照セルの方がメインメモリセルのビットらいんよりも高いことを特徴とする請求項6記載の不揮発性強誘電体メモリ装置。
- メインメモリセルに格納されたロジック1、ロジック0の各々の状態がビットラインに誘導される電圧の中間レベルで参照セルによるビットライン電圧が形成されることを特徴とする請求項6記載の不揮発性強誘電体メモリ装置。
- 前記SWLドライバが駆動制御回路に含まれており、その駆動制御回路が、
外部から入力されるX、Zアドレス信号のアドレス遷移点を検出して出力するX、Z_ATD発生部と、
前記X、Z_ATD発生部の出力信号と外部から入力されるチップイネーブル信号(CSBpad)とを入力し、パワーアップ感知信号を生成して、前記X、Z_ATD信号、CSBpad信号及びパワーアップ感知信号に基づいてメモり制御に関する基本パルスを出力するグローバル制御パルス発生部と、
外部から入力されるYアドレス信号のアドレス遷移点を検出して出力するY_ATD発生部と、
前記グローバル制御パルス発生部から出力される信号とプリデコードされたZアドレス信号とY_ATD発生部の出力信号を合成して、各メモリブロックの動作に必要なパルスを発生して前記SWLドライバに提供するローカル制御パルス発生部と、
プリデコードされたX、Zアドレス信号を合成して該当メモリセルブロックを選択するための信号を発生して前記SWLドライバに提供するXポストデコーダと、
プリデコードされたYアドレス信号及びローカル制御パルス発生部の出力信号を合成して該当ビットラインを選択する列制御部と、
前記ローカル制御パルス発生部の出力信号と前記列制御部の出力信号を合成して各SWLセルブロックのセンシング動作及びデータ入出力(I/O)を制御するセンスアンプ/入出力制御部と、
を備えることを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。 - 前記ローカル制御パルス発生部が、
センスアンプを制御する信号を形成するための予備信号(SAP,SAN)、プリデコードされたZアドレス信号(Z_Add3,Z_Add4)を含む制御信号を入力として、センスアンプ制御信号(SAP_C,SAN_C)と等電位制御信号(C3N_C,C3P_C)を出力する第1論理演算部と、プリデコードされたZアドレス信号(Z_Add1,Z_Add2)を入力としてビットラインの連結及びレベル調整を制御するための制御パルス信号(C1P_T、C1N_T、C2P_T、C2N_T、C3N_T)を出力する第2論理演算部とから構成される第1制御パルス発生部と;
書込イネーブル信号(WEBpad)を含む信号を受けて列選択に関する制御信号(C4P_T,C4N_T)を作り出す第2制御パルス発生部と;
Yアドレス遷移検出(Y_ATD)信号を受けて予備SWL駆動信号(PS1_T,PS2_T)を出力する第3制御パルス発生部と;
を含むことを特徴とする請求項12記載の不揮発性強誘電体メモリ装置。 - 前記第1論理演算部は、SWL駆動信号が活性化される前にメインメモリセル及び参照セルのビットラインをロー電圧にプリチャージさせる第3制御信号C3が入力されて、センスアンプのPMOSトランジスタを制御する信号(SAP_C)、センスアンプのNMOSトランジスタを制御する信号(SAN_C)、ビットラインを等電位化するブロックのNMOSトランジスタを制御する信号(C3N_C)、ビットラインを等電位化するブロックのPMOSトランジスタを制御する信号(C3P_C)を出力することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。
- 前記第2論理演算部には、メインメモリセルのビットラインとセンスアンプの一方の入出力端との間の信号の流れを制御する第1制御信号(C1)、参照セルのビットラインとセンスアンプの一方の入出力端との間の信号の流れを制御する第2制御信号(C2)が入力されることを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。
- 前記第2制御パルス発生部は、SWL駆動信号が活性化される前にメインメモリセル及び参照セルのビットラインをロー電圧にプリチャージさせる第3制御信号(C3)が入力されて、列選択を制御するブロックのPMOSトランジスタを制御するための信号(C4P_T)、NMOSトランジスタを制御するための信号(C4N_T)を出力することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。
- 前記第3制御パルス発生部には、SWL駆動信号を生成するための信号(S1,S2)、それらの信号の正常動作が妨げられないように保障するインタロック信号(P2)、メインメモリセルのビットラインと外部データバスの信号伝達を調整し、参照セルビットラインのプルアップを調整する第4制御信号(C4)が入力されることを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。
- ローカル制御パルス発生部は、プリデコーディングされたZアドレス信号(Z_Add3、Z_Add4)を演算する第1制御パルス発生部の第1論理演算部のNANDゲートの出力端に、第1制御パルス発生部の第2論理演算部、及び第1、第3制御パルス発生部と同じ構成を有する回路を更に含んでおり、
センスアンプ及びデータ入出力回路を共有するセルアレイブロックのセンシング動作及びデータ入出力を制御することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - センスアンプ及びデータ入出力回路を共有する他のセルアレイブロックのセンシング動作及びデータ入出力を制御するローカル制御パルス発生部では、第1、第2、第3、第4制御信号(C1,C2,C3,C4)、予備SWL駆動信号を入力としてビットラインの連結及びレベル調整を制御するための信号(C1P_B、C1N_B、C2P_B、C2N_B、C3N_B)、列選択に関する制御信号(C4P_B,C4N_B)、そして予備SWL駆動信号(PS1_B,PS2_B)を出力することを特徴とする請求項18記載の不揮発性強誘電体メモリ装置。
- 前記第1論理演算部は、
プリデコードされたZアドレス信号中のZ_Add3、Z_Add4信号を論理演算する第1NANDゲートと、
第1NANDゲートの出力信号とNAND演算されたプリデコードされたZアドレス信号中のZ_Add1信号とZ_Add2信号とを論理演算して出力する第2NANDゲートと、
入力されるセンスアンプイネーブル信号の予備信号であるSAP信号と第2NANDゲートの出力信号とを演算出力する第3NANDゲートの出力信号を反転してSAP_C信号を出力する第1インバーターと、
センスアンプイネーブル信号の予備信号であるSAN信号と第2NANDゲートの出力信号とを論理演算して出力する第4NANDゲートの出力信号を反転してSAN_C信号を出力する第2インバーターと、
等電位及び列選択に関する第3制御信号C3を反転する第3インバーターの出力信号と第2NANDゲートの出力信号とを論理演算して出力する第5NANDゲートと、
第5NANDゲートの出力信号を反転してC3P_C信号を出力する第4インバーターと、
第4インバーターの出力信号を反転してC3N_C信号を出力する第5インバーターと
を有することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - 前記第2論理演算部は、
Z_Add1信号とZ_Add2信号を論理演算する第6NANDゲートと、
第6NANDゲートの出力信号を反転する第1インバーターの出力信号と、センスアンプ及びデータ入出力回路を共有する二つのセルアレイブロックのビットラインの連結を制御する第1制御信号C1とをNAND演算して出力する第7NANDゲートと、
第7NANDゲートの出力信号からC1P_T信号を出力する第7、第8インバーターと、
第7NANDゲートの出力信号を反転してC1N_T信号を出力する第9インバーターと、
第6インバーターの出力信号と、センスアンプ及びデータ入出力回路を共有する二つの参照セルアレイブロックの参照ビットラインの連結を制御する第2制御信号C2とを論理演算して出力する第8NANDゲートと、
第8NANDゲートの出力信号からC2P_T信号を出力する第10、第11インバーターと、
第8NANDゲートの出力信号を反転してC2N_T信号を出力する第12インバーターと、
第6インバーターの出力信号と反転された第3制御信号(C3)とを論理演算して出力する第9NANDゲートの出力信号からC3N_T信号を出力する第13、第14インバーターと
を有することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - 前記第2制御パルス発生部は、
書込イネーブル信号(WEBpad)を反転する第15インバーターと、
第15インバーターの出力信号を反転する第16インバーターと、
センスアンプ及びデータ入出力回路を共有する二つのセルアレイブロックのSWL駆動及び列選択に関する第4制御信号(C4)を反転する第17インバーターと、
第16、第17インバーターの出力信号を演算して出力する第10NANDゲートの出力信号を反転して出力する第18インバーターと、
第3制御信号(C3)、第18インバーターの出力信号、そして第2論理演算部の第6NANDゲートの出力信号をNOR演算して出力する第1NOR演算部と、
第1NOR演算部の出力信号を反転してC4P_T信号を出力する第19インバーターと、
第19インバーターの出力信号を反転してC4N_T信号を出力する第20インバーターと
を有することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - 前記第3制御パルス発生部は、
SWL駆動信号を生成するための信号(S1,S2)の正常動作が妨げられないように保障するインタロック信号(P2)を反転する第21インバーターと、
Y_ATD信号、第21インバーターの出力信号、第4制御信号(C4)、そして反転されたWEBpad信号を論理演算して出力する第11NANDゲートと、
第11NANDゲートの出力信号を反転する第22インバーターの出力信号を遅延させる第23〜第26インバーターと、
S1信号と第22インバーターの出力信号とを演算して出力する第2NORゲートと、
第2NORゲートの出力信号と第2論理演算部の第6NANDゲートの出力信号とをNOR演算して出力する第3NORゲートと、
第3NORゲートの出力信号を反転してPS1_T信号を出力する第27インバーターと、
S2信号と第26インバーターの出力信号とを演算して出力する第4NORゲートと、
第4NORゲートの出力信号と第2論理演算部の第6NANDゲートの出力信号とをNOR演算して出力する第5NORゲートと、
第5NORゲートの出力信号を反転してPS2_T信号を出力する第28インバーターと
を有することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - 書込モードの動作時に、第3制御信号(C3)は、スプリットワードライン(SWL1,SWL2)が活性化される前の状態であるメモリセルのビットライン及び参照セルのビットラインのプリチャージ期間で、列選択信号が全て不活性化状態になるようにして、データバスとビットラインとの間の信号の流れが遮断されるようにすることを特徴とする請求項14記載の不揮発性強誘電体メモリ装置。
- インタロック信号(P2)がハイの状態で、SWL駆動信号を生成するための信号(S1、S2)が活性化状態で正常動作している間には、第3制御パルス発生部のNANDゲートを不活性化させて前記S1、S2信号の正常動作を保障することを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。
- 前記センスアンプ/入出力制御部は、
上側セルアレイブロック、下側セルアレイブロックのメモリセル及び参照セルに連結されるビットライン(BIT_T、RBIT_T、BIT_B、RBIT_B)に連結され、センスアンプイネーブル信号(SAP_C、SAN_C)により該当ラインのデータをセンシング及び増幅するセンスアンプと、
等化信号(C3N_C、C3P_C)によりビットライン(BIT_T、RBIT_T又はBIT_B、RBIT_B)の電位を等電位化する等化器部と、
上側セルアレイ連結信号(C1P_T、C1N_T、C2P_T、C2N_T)によってスイッチングされ、ビットライン(BIT_T、RBIT_T)を前記センスアンプの入出力ラインに選択的に連結する第1、第2伝送ゲートと、
下側セルアレイ連結信号(C1P_B、C1N_B、C2P_B、C2N_B)によってスイッチングされ、ビットライン(BIT_B、RBIT_B)を前記センス アンプの入出力ラインに選択的に連結する第3、第4伝送ゲートと、
第1伝送ゲートと上側セルアレイブロックのメモリセルとの間のビットライン(BIT_T)に連結され、列選択信号(Y_n_T、YB_n_T)によりデータバス(D_BUS)との連結を制御する第5伝送ゲートと、
第3伝送ゲートと下側セルアレイブロックのメモリセルとの間のビットライン(BIT_B)に連結され、列選択信号(Y_n_B、YB_n_B)によりデータバス(D_BUS)との連結を制御する第6伝送ゲートとを備えることを特徴とする請求項13記載の不揮発性強誘電体メモリ装置。 - 前記第1伝送ゲートと第5伝送ゲートとの間のビットライン(BIT_T)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_T)によりビットライン(BIT_T)のレベルを調整する第1ビットラインレベル調整部と、
前記第3伝送ゲートと下側セルアレイブロックとの間のビットライン(BIT_B)に一方の電極が連結され、ゲートに印加されるプルダウン制御信号(C3N_B)によりビットライン(BIT_B)のレベルを調整する第2ビットラインレベル調整部と
を更に備えることを特徴とする請求項26記載の不揮発性強誘電体メモリ装置。 - 第1、第2ビットラインレベル調整部は、他方の電極は接地端子に連結されるNMOSトランジスタから構成されることを特徴とする請求項27記載の不揮発性強誘電体メモリ装置。
- 第1、第2、第3、第4、第5、第6伝送ゲートはNMOSトランジスタから構成されることを特徴とする請求項27記載の不揮発性強誘電体メモリ装置。
- 前記列制御部は、プリデコードされて出力されるアドレス(Ypre_n、Ypre_n+1、Ypre_n+2、Ypre_n+3・・・)中の各々のアドレスと、ローカル制御パルス発生部から出力される列選択に関する信号(C4N_T)とを論理演算して出力する複数のNANDゲートと、
セルアレイブロックにおけるデータ入出力時に列を選択するために各NANDゲートの出力端に連結されるインバーターと、を有することを特徴とする請求項12記載の不揮発性強誘電体メモリ装置。 - 各NANDゲートの出力は、各々のインバーターを通過するとメモリセルのビットラインを選択するためのYアドレス(Y_n_T,Y_n+1_T,Y_n+2_T,Y_n+3_T,・・・)となり、インバーターを通過しない信号は参照セルのビットラインを選択するための参照Yアドレス(YB_n_T,YB_n+1_T,YB_n+2_T,YB_n+3_T・・・)となり、活性化時にYアドレス(Y_n_T,Y_n+1_T,Y_n+2_T,Y_n+3_T,・・・)の何れか一つのみハイに活性化され、参照Yアドレス(YB_n_T,YB_n+1_T,YB_n+2_T,YB_n+3_T・・・)の何れか一つのみローとなることを特徴とする請求項30記載の不揮発性強誘電体メモリ装置。
- 前記参照ビットライン制御回路ブロックは、
上側セルアレイブロックの参照ビットラインのレベルを調整するための上側参照ビットラインレベル調整回路と、
下側セルアレイブロックの参照ビットラインのレベルを調整するための下側参照ビットラインレベル調整回路と、を含み、
前記上側参照ビットラインレベル調整回路は、
ゲートに参照ビットラインレベル調整信号(C4P_T)が入力され、ソースにVCCが印加され、ドレイン電極には参照ビットライン(RBIT_T)が連結される第1PMOSトランジスタと、
ドレイン電極には参照ビットライン(RBIT_T)が連結され、ソース電極にはVSSが印加され、ゲートに参照ビットラインレベル調整信号(C3N_T)が入力される第1NMOSトランジスタとからなり、
前記下側参照ビットラインレベル調整回路は、
ゲートに参照ビットラインレベル調整信号(C4P_B)が入力され、ソースにVCCが印加され、ドレイン電極には参照ビットライン(RBIT_B)が連結される第2PMOSトランジスタと、
ドレインには参照ビットライン(RBIT_B)が連結され、ソースにはVSSが印加され、参照ビットラインレベル調整信号(C3N_B)がゲートに印加される第2NMOSトランジスタを有することを特徴とする請求項1記載の不揮発性強誘電体メモリ装置。 - 参照ビットラインのレベルを調整するための回路は、
上側参照ビットラインレベル調整回路が、
ゲートに参照ビットラインレベル調整信号(C4N_T)が入力され、ソースにVCCが印加され、ドレイン電極には参照ビットライン(RBIT_T)が連結される第1NMOSトランジスタと、
ドレインには参照ビットライン(RBIT_T)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3N_T)がゲートに入力される第2NMOSトランジスタとからなり、
下側参照ビットラインレベル調整回路が、
ゲートに参照ビットラインレベル調整信号(C4N_B)が入力され、ソースにはVCCが印加され、ドレインには参照ビットライン(RBIT_B)が連結される第3NMOSトランジスタと、
ドレインには参照ビットライン(RBIT_B)が連結され、ソース電極にはVSSが印加され、参照ビットラインレベル調整信号(C3N_B)がゲートに入力される第4NMOSトランジスタとからなることを特徴とする請求項32記載の不揮発性強誘電体メモリ装置。
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