JPS63222441A - 半導体集積回路の自動配線方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路の自動配線方式であって、仮配
線処理後、各仮配線のポリシリコン配線部分を交差部を
除いて金属配線に置き換えることにより、マニュアル操
作によらず、ポリシリコン配線部分を最少限に減らし、
回路動作の高速化及び設計時間の短縮化を可能とする。

〔産業上の利用分野〕

本発明は半導体集積回路の自動配線方式に関し、互いに
絶縁され廟が異なる金属配線及びポリシリコン配線によ
る複数の回路ブロック間の配線をコンピュータで設計す
る自動配線方式に関する。

一般に、半導体集積回路は、半導体チップ上に複数の回
路ブロックを分離形成し、これら複数の回路ブロック間
を配線接続することにより構成されており、上記回路ブ
ロック間の配線をコンピュータによって設計する自動配
線が従来より行なわれている。

一層のアルミニウム等の金属層と、導電性のポリシリコ
ン層とで上記配線を行なう半導体集積回路では、ポリシ
リコン配線の単位長当りの抵抗値及び容量値夫々が金属
配線の略２倍であり、ポリシリコン配線の信号遅延ωが
大となるために、ポリシリコン配線を最小限に減らす必
要がある。

〔従来の技術〕

自動配線では、各配線は互いに直交するＸ方向。

Ｙ方向に延在するよう設定され、かつ同一方向に延在す
る配線の間隔即ち配線ピッチが予め決められている。

従来の自動配線方式では、例えばＸ方向を金属配線、Ｙ
方向をポリシリコン配線と予め決めておき、配線の折曲
部はスルーホールによって互いに層が異なって絶縁され
たＸ方向の金属配線とＹ方向のポリシリコン配線との接
続を行なう。

これによって、第４図に示す如く、回路ブロック１０の
端子１０ａ、１０ｂ夫々と回路ブロック１１の端子１１
ａ、１１ｂ夫々との自動配線を行なうと、端子１０ａ、
１１ｃ間の配線１２は金属層線部分１２ａ、１２ｂとポ
リシリコン配線部分１２Ｃとによって構成され、端子１
０ｂ、１１ｂ間の配線１３は金属層１１部分１３ａとポ
リシリコン配線部分１３ｂ、１３ｃとによって構成され
る。

上記金属配線部分１２ａ、１２ｂ夫々とポリシリコン配
線部分１２ｃとの間はスルーホール１４ａ。

１４ｂで接続され、金属配線部分１３ａとポリシリコン
配線部分１３ｂ、１３ｃ夫々との間はスルーホール１４
ｃ、１４ｄで接続される。

〔発明が解決しようとする問題点〕

従来の自動配線方式では、第４図に示す如く、Ｙ方向の
配線は全てポリシリコン配線に固定されている。

このため、ポリシリコン配線の長さが長大となり、信号
遅延量が大で回路動作が遅くなるという問題点があった
。

また、第４図に示す状態からマニュアル操作により、例
えばポリシリコン配線部分１３ｂ、１３Ｃを金属配線に
置き換えることも可能であるが、回路ブロック間の配線
が高密度で複雑になるに従って配線ミスが増大し、配線
設計に要する時間が増大するという問題点があった。

本発明は上記の点に鑑みてなされたもので、ポリシリコ
ン配線部分を自動的に最小限に減らし回路動作を高速化
し、マニュアル操作の必要がなく設計時間を短縮できる
半導体集積回路の自動配線方式を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明の半導体集積回路の自動配線方式は、互いに直交
するＸ方向及びＹ方向のうち一方を金属配線、他方をポ
リシリコン配線に固定して複数の回路ブロック間の仮配
線処理（３２）を行ない、 仮配線処理（３２）による複数の仮配線夫々のポリシリ
コン配線部分の配線長を算出しく３３）、複数の仮配線
を配線長が長い順に選定し、選定された各仮配線中のポ
リシリコン配線部分を金属配線との交叉部を除いて金属
配線に置き換え（３４〜３８）、 複数の回路ブロック間の全ての配線を行なう。

〔作用〕

本発明においては、Ｘ方向及びＹ方向のうち一方を金属
配線、他方をポリシリコン配線と固定して仮配線を行な
い、その後複数の仮配線をポリシリコン配線部分の配線
長が長いものから順に選定して、各仮配線のポリシリコ
ン配線部分を金属配線に置き換えるので、各仮配線中の
ポリシリコン配線部分が最小限まで減少する。上記の置
き換えはコンピュータを用いて自動的に行なわれるので
マニュアル操作の必要がない。

〔実施例〕

第１図は本発明の半導体集積回路の自動配線方式の一実
施例のフローチャート、第２図は本発明方式を実現する
ためのシステムの構成図を示す。

第２図において、２０はＣＰＵであり、２１〜２４夫々
は記憶装置である。記憶装置２１には第１図示の自動配
線方式の処理を行なうプログラムが格納されており、こ
のプログラムはＣＰｔＪ２０によってステップ毎に読み
出されＣＰＵ２０で実行される。

記憶装置２２には半導体チップ上に形成される複数の回
路ブロック夫々のブロック名及び各回路ブロックの端子
名とにより識別される論理上のブロック間接続を定義し
た論理情報が記憶され、この論理情報は必要に応じてＣ
ＰＵ２０に読み出される。

記憶装置！２３には複数の回路ブロック夫々の形状、大
きさ、端子位置、及び複数の回路ブロック相互の位置関
係即ち半導体チップ上の各回路ブロック位置を表わす図
形情報が記憶され、この接続情報は必要に応じてＣＰＬ
Ｉ２０に読み出される。

記憶袋＠２４には仮配線の配線データが記憶され、この
仮配線の配線データは読み出されて置き換え処理が行な
われ、置き換え後の配線データがｍき込まれる。各配線
の配線データは、所定の配線ビッヂを持つグリッド上の
配線が通るグリッドベースの座標データの集合であり、
その配線が金属配線であるかポリシリコン配線であるか
の情報を有している。

なお、記憶袋Ｍ２１〜２４は例えば単一のディスク装置
上に領域を分割して構成される。第２図においては作業
領域等として使用される主記憶装置、その他キーボード
等の入力装置、プリンタ等の出力装置、ディスプレイ装
置等を省略している。

第１図において、まずステップ３０が実行され、第３図
に示す如き回路ブロック１０．１１等の論理情報１図形
情報が入力され、夫々記憶袋Ｎ２２゜２３に記憶格納さ
れる。

また、例えばＸ方向を金属層で配線し、Ｙ方向を金属層
で配線するという配′ｍＷの指定、及び配線ピッチを例
えば３μ−とする等の配線ピッチの指定が行なわれる（
ステップ３１）。

次に、ステップ３２で仮配線処理が行なわれる。

ここではＸ方向を金属配線、Ｙ方向をポリシリコン配線
に固定して配線処理が行なわれる。これによって回路ブ
ロック１０．１１の端子１０ａ。

１０ｂと１１ａ、１１ｂとの間は第４図に示す配線１２
．１３とまったく同一の仮配線が行なわれ、得られた仮
配線の配線データは記憶装置ｆ２４に記憶される。

ステップ３３では全ての仮配線夫々について、各仮配線
中のポリシリコン配線部分の配線長之を算出する。

次に、ポリシリコン配線部分の配線長２が大なる順に仮
配線を選定し、選定された仮配線の配線データを記憶装
置２４から読み出し、この仮配線中のポリシリコン配線
部分を金属配線に置き換える（ステップ３４）。ステッ
プ３４の１回の実行では１本の仮配線の置き換えが行な
われる。

置き換え後の配線は他の配線（仮配線を含む）と交叉し
ているかどうかが判別される（ステップ３５）。

交叉していればステップ３６において交叉部のみをポリ
シリコン配線に再度置き換え、ブリッジにより金属配線
どうしでの交叉を避ける。

ステップ３６実行後又はステップ３５で交叉なしと判別
された場合にはステップ３７に移行し、ここで置き換え
を完了した配線の配線データで記憶装置２４に書き込む
。これによって先にステップ３４で読み出した仮配線の
配線データが更新される。

この後、全仮配線の置き換えが終了したかどうかが判別
され（ステップ３８）、終了していなければステップ３
４に移行し、終了していれば第１図に示す処理を終了す
る。

上記のステップ３３及びステップ３４〜３８の繰り返し
により、第４図に示す配１１１２と同一の仮配線は、ポ
リシリコン配線部分１２ｃに相当する配線部分のうち配
線１３に相当する仮配線との交叉部を除いて金属配線に
置き換えられる。これによって第３図に示す如く、端子
１０ａ、１１８間は金属配線部分１５ａ、１５ｂとポリ
シリコン配線部分１５Ｃとによる配線１５で接続される
。

金属配線部分１５ａ、１５ｂ夫々とポリシリコン配線部
分１５ｃとの間はスルーホール１６ａ。

１６ｂで接続される。

更に第４図に示す配線１３と同一の仮配線は、ポリシリ
コン配線部分１３ｂ、１３ｃ夫々に相当する部分が金属
配線によって置き換えられ、第３図に示す全長が金属配
線の配線１７によって端子１０ｂ、１ｉｂ間が接続され
る。

なお、スルーホール１６ａ、１６ｂ夫々はグリッド・ベ
ース上に設けられ、同様にグリッドベース上を通る配線
１７からスルーホール１６ａ。

１６ｂ夫々までの距離は配線ピッチと同一である。

このようにして、回路ブロック１０．１１１１１の配＠
１５．１７夫々におけるポリシリコン配線部分の配線長
が自動的に短縮化され、最少限に抑えられる。従って信
号遅延ｌが小とされ回路動作を高速化できる。

また、ポリシリコン配線の短縮化はマニュアルによらず
自動的に行なわれるので配線ミスが生じず設計時間が大
幅に短縮される。更にステップ３０〜３２は従来の自動
配線方式のプログラムをそのまま使用できるため、本発
明方式のプログラムの作成時間も短くて済む。

〔発明の効果〕

上述の如く、本発明の半導体集積回路の自動配線方式に
よれば、各配線のポリシリコン配線部分を自動的に最少
限に減らし回路動作を高速化できると共に、マニュアル
操作の必要がなく配線ミスが生じることがなくなり、設
計時間を大幅に短縮でき、実用上きわめて有用である。

【図面の簡単な説明】 第１図は本発明の半導体集積回路の自動配線方式の一実
施例のフローチャート、 第２図は本発明方式を実現するためのシステムの構成図
、 第３図は本発明方式による配線を説明するための図、 第４図は従来方式による配線を説明するための図である
。 図面中において、 １０．１１は回路ブロック、 １５．１７は配線、 １５　ａ、　１５　ｂＬｔ金ｔＡ配置１Ｍ分、１５ｃは
ポリシリコン配線部分、 １６ａ、１６ｂはスルー＊−／Ｌ／、 ２０はｃｐｕ。 ２１〜２４は記憶装置、 ３０〜３８はステップである。 Ｅ！！−ｒＪｆ４方式つフロー手！−ト第１図 ｔＪＪ＝片ヤ尺１匈現するたりのシベテＡり枢田嬉２図 オＪき哨プｒ：＋＝ｊ＋１に」−に＆財オるたｔシｎ図
オξ岸しりプ３１＝Ｊ：る榎巴橡ｔｆｆｉｗ１するた助
の団＠４図

Claims (1)

1. 【特許請求の範囲】 互いに絶縁され層が異なる金属配線及びポリシリコン配
   線による半導体チップ上の複数の回路ブロック間の配線
   をコンピュータを用いて自動的に行なう半導体集積回路
   の自動配線方式において、互いに直交するＸ方向及びＹ
   方向のうち一方を該金属配線、他方を該ポリシリコン配
   線に固定して該複数の回路ブロック間の仮配線処理（３
   ２）を行ない、 該仮配線処理（３２）による複数の仮配線夫々のポリシ
   リコン配線部分の配線長を算出し（３３）、該複数の仮
   配線を該配線長が長い順に選定し、選定された各仮配線
   中のポリシリコン配線部分を金属配線との交差部を除い
   て金属配線に置き換え（３４〜３８）、 該複数の回路ブロック間の全ての配線を行なうことを特
   徴とする半導体集積回路の自動配線方式。