JPH03214671A - 半導体集積回路装置の配線形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の配線形成方法に関し、
特にマスタースライス方式の半導体集積回路装置の配線
形成方法に適用して有効な技術に関するものである。

〔従来の技術〕

マスタースライス方式の単導体集積回路装置の配線形成
方法に関する技術については、例えば、特願昭５９−１
８２５４０号公報に記載されている。

この半導体集積回路装置は、半導体チップの周囲に複数
のボンディングパッド及びこのボンディングパッドに対
応した複数の入出力回路を備えている。前記半導体チッ
プの前記ボンディングパッド及び入出力回路で周囲を規
定された領域内には、−３− 内部セル領域が設けられている。この内部セル領域には
、セルがマトリックス状に配置されている。

このセルを複数個配列することにより、回路ブロック（
機能ブロック）が構成されている。前記回路ブロックは
、前記半導体チップ上に、所定間隔で配列されている。

各回路ブロックは、複数個の回路ブロック間に共通な信
号配線（バス）と接続される端子を備えている。

前記バスを介して伝送される信号は、例えばアドレス信
号、クロック信号等である。従って、バスの抵抗及び容
量による信号伝送遅延が大きくなると、半導体集積回路
装置の動作速度の高速化を図ることができない。そこで
、前記回路ブロック間に、前記バスを配置する領域（固
定チャネル領域）を配置している。この固定チャネルは
、通常の論理回路を構成するのに使用される配線チャネ
ル領域と異なる領域に設けられている。この固定チャネ
ル領域には、例えば、論理回路を構成する配線と比べて
配線幅の太い配線が配置される。従って、信号伝送遅延
が問題となるバスを、予め定−４− められた固定チャネル上に配置することにより、バスの
容量及び抵抗による信号伝送遅延を低減し、半導体集積
回路装置の動作速度の高速化を図ることができる。

また、他のマスタースライス方式の半導体集積回路装置
の配線形成方法に関しては、例えば、１９８８年７月１
１日、日経エレクトロニクス社発行、日経エレクトロニ
クス、第９０頁乃至第９１頁に記載されている。

この半導体集積回路装置は、前述の半導体集積回路装置
と同様に、内部セル領域に、所定間隔で配列された複数
の回路ブロックを備えている。各回路ブロック間には、
回路ブロック間を接続して論理回路を構成する配線が配
置される領域、すなわち配線チャネル領域が設けられて
いる。この配線チャネル領域には、２層の配線が形成さ
れる。

この２層の配線のうち下層の配線は、予め所定形状にパ
ターンニングされ、前記配線チャネル領域に形成されて
いる。また、この下層の配線の上層には、眉間絶縁膜が
形成されている。この層間絶縁膜には、前記下層の配線
と上層の配線との間を接続するための接続孔が予め形成
されている。

前記２層の配線のうち上層の配線は、前記層間絶縁膜の
上層に形成される。この上層の配線を形成することによ
り、この上層の配線のみで各回路ブロック間を接続する
か、または、前記上層の配線と前記下層の配線とを接続
孔を介して接続して上層の配線と下層の配線の両者を用
いて各回路ブロック間を接続し、種々の論理回路を構成
している。

〔発明が解決しようとする課題〕

しかしながら，本発明者は、前記マスタースライス方式
の半導体集積回路装置の配線形成方法を検討した結果、
以干のような問題点を見出した。

前記第１の半導体集積回路装置の形成方法においては、
通常の論理回路を構成する配線の形成を、自動配置配線
（Ｄ　Ａ　：　Ｄ　ｅｓｉｇｎ　Ａ　ｕｔｏｍａｔｉｏ
ｎ）システムを使用して行なっている。しかし、同様に
ＤＡシステムを使用してバスを形成した場合、バスを構
成する複数本の信号線の信号経路長が夫々均等かどうか
を考慮していないため、各信号線毎の信号経路長が異な
り、各信号線毎の容量、抵抗にばらつきが発生するとい
う問題があった。

また、前記第２の半導体集積回路装置においても、同様
に，バスの配置について特に考慮されていないため、バ
スを構成する複数本の信号線の信号経路長が夫々均等か
どうかを考慮していないため、各信号線毎に信号経路長
さが異なり、各信号線毎の容量、抵抗にばらつきが発生
するという問題があった。

本発明の目的は、マスタースライス方式の半導体集積回
路装置の配線形成方法において、等抵抗化した信号線を
備えたマスタースライス方式の半導体集積回路装置を形
成することが可能な技術を提供することにある。

本発明の他の目的は、前記マスタースライス方式の半導
体集積回路装置の配線形成方法において、等抵抗化及び
等容量化した信号線を備えたマスタースライス方式の牛
導体集積回路装置を形成することが可能な技術を提供す
ることにある。

７− 本発明の他の目的は、前記マスタースライス方式の半導
体集積回路装置を、自動配置配線システムを使用して形
成することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）マトリックス状にセルを配列して複数の回路ブロ
ックを形成し、該回路ブロック間の領域に、同一方向に
平行に延在する第１信号線を第１配線層に形成し、前記
第１信号線と交差する方向に平行に延在する第２信号線
を第２配線層に形成し、前記第１信号線と第２信号線と
を各信号線の信号伝送経路長を均等（ほぼ均等を含む）
にして電気的に接続するマスタースライス方式の半導体
集積回路装置の配線形成方法であって、前記第１信号線
８ と第２信号線とを電気的に接続する均等（ほぼ均等を含
む）な長さの信号伝送経路を、行列式を用いて決定する
工程と、該決定された信号伝送経路に基づいて配線を形
成する工程とを備える。

（２）前記手段（１）に記載の半導体集積回路装置の配
線形成方法において、予め所定長さに分割して浮遊容量
を均等化した前記第１信号線及び第２信号線を形成する
工程を備える。

〔作　　用〕

前述した手段（１）によれば、信号伝送経路の長さは均
等化されるので、信号線の抵抗は均等化される。従って
、バスの抵抗による信号伝送遅延を均等化することがで
きる。

また、同時に、前記行列式による演算はＤＡシテムで処
理することができるので、等抵抗化されたバスを備えた
マスタースライス方式の半導体集積回路装置を、ＤＡシ
ステムを使用して形成することができる。

前述した手段（２）によれば、信号線の容量は等容量化
されるので、バスの容量による信号伝送遅延は均等化さ
れる。従って、前述したように、抵抗は等抵化されてい
るので、バスの抵抗及び容量による信号伝送遅延を均等
化することができる。

また、同時に、通常のＤＡシステムを使用して等容量化
した信号線を形成することができるので、等抵抗化及び
等容量化されたバスを備えたマスタースライス方式の半
導体集積回路装置を、ＤＡシステムを使用して形成する
ことができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

第１図は、本発明の配線形成方法で形成した一実施例の
マスタースライス方式の半導体集積回路装置の平面図で
ある。

第１図に示すように、本実施例のマスタースライス方式
の半導体集積回路装置は、方形状の半導体基板１で構成
されている。この半導体基板１は例えば単結晶珪素で構
成されている。

前記半導体基板工の周辺部には、ボンディングパッド２
が複数個配置されている。このボンディングパッド２の
近傍には、このボンディングパッド２に対応した入出力
回路３が複数個配置されている。

前記半導体基板１のボンディングバッド２及び入出力回
路３で周囲を規定された領域内には、回路ブロック５（
機能ブロック）が所定間隔で複数個配置されている。こ
の回路ブロック５は、複数個のセルを配列することによ
り構成されている。

前記入出力回路３と回路ブロック５との間の領域及び回
路ブロック５間の領域は、バスを配置する固定チャネル
領域７として使用される。前記バスを介して伝送される
信号は、例えばアドレス信号、クロック信号等である。

前記固定チャネル領域７には、前記バスを構成する第１
信号線８及び第２信号線ｅの夫々がマトリックス状に配
責されている。前記第１信号線８は、Ｘ方向において第
１配線層に複数本配置され一１１ ？いる。前記第２信号線９は、Ｙ方向において第２配線
層に複数本配置されている。この第１信号線８と第２信
号線９が交差する部分を、同第１図では交差部１０（１
０ａ．１０ｂ，１０ｃ，１０ｄ）で示す。

前記回路ブロック５のうち、同第１図の左上に示す回路
ブロック５ａは、前記バスと接続される端子６　Ｓ１ｙ
　６１１２の夫々を備えている。　この端子６ｓ■，６
５■の夫々は、配線１２を介して、前記バスとして使用
される第１信号線８と接続されている。

また、同第１図の右下に示す回路ブロック５ｂは、前記
バスと接続される端子６。１，６８■の夫々を備えてい
る。この端子６８■，６。の夫々は、配線１２を介して
、前記バスとして使用される第１信号線８と接続されて
いる。

前記配線ｌ２と第１信号線８との間は、接続孔１１を介
して接続されている。前記配線１２は、前記固定チャネ
ル領域７内で、前記第２信号線９と同様に、Ｙ方向にお
いて第２配線層に配置されている。

この配線１２は、夫々同一長さなので、その浮遊容量を
等しい。

−１２ 前記回路ブロック５ａと５ｂとの間を接続するバスの信
号伝送経路上にない交差部１０ａでは、第２図（第１図
中一点鎖線で囲った領域■内を示す要部平面図）に示す
ように、所定長さの第１信号線８と所定長さの第２信号
線９の夫々を重ねて配置する。従って、この交差部ｌｅ
ａにある第１信号線８の夫々の浮遊容量は等しい。また
、この交差部１０ａにある第２信号線９の夫々の浮遊容
量は等しい。

また、前記バスの信号伝送経路上にない第１信号線８及
び第２信号線９の夫々は、前記交差部１０との間を所定
間隔離して複数本に分割されている。

この複数本に分割された第１信号線８の夫々は長さが等
しいので、夫々の浮遊容量は等しい。また、この複数本
に分割された第２信号線９の夫々は長さが等しいので、
夫々の浮遊容量は等しい。

前記回路ブロック５ａと５ｂとの間を接続するＸ方向か
らＹ方向またはＹ方向からＸ方向へのバスの信号伝送経
路上にある交差部１０ｂを、第３図（第１図中一点鎖線
で囲った領域ｍ内を拡大して示す要部平面図）に示す。

第３図に示すように、この交差部１０ｂでは、前記第１
信号線８と第２信号線９との間を、接続孔１１を介して
接続し、バスの信号伝送経路上にある第１信号線８同志
及び第２信号線９同志を夫々接続している。

また、Ｘ方向のバスの信号伝送経路上にある交差部１０
ｃでは、第４図（第１図中一点鎖線で囲った領域■゛内
を拡大して示す要部平面図）に示すように、第１信号線
８同志を接続している。

また、Ｙ方向のバスの信号伝送経路上にある交差部１０
ｄでは、第５図（第１図中一点鎖線で囲った領域Ｖ内を
拡大して示す要部平面図）に示すように、第２信号線９
同志を接続している。

次に、前記交差部１０ａにおいて、前記信号線８と９と
の間を接続する接続孔ｌ１の位置決定方法の原理を説明
する。なお、この接続孔１ｌの位置決定方法は、前記第
１信号線８と配線１２どの間を接続する接続孔ｌ１の位
置決定方法にも適用できる。

第６図（接続孔の位置決定方法を説明するための要部平
面図）は、４本の第１信号線８（ａ１乃至？４）と、４
本の第２信号線９（ｂ１乃至ｂ４）との間を接続孔１１
を介して接続する交差部１０ａを示す。

なお、前記接続孔１１は、この交差部１０ａにおいて、
第１信号線ａ■乃至ａ４の夫々に一個づつ形成する。

従って、前記第１信号線ａ■乃至ａ４のうちのいずれか
一つと、前記第２信号線ｂ■乃至ｂ４のうちのいずれか
一つとが一対一で接続されている。

この信号線ａ１乃至ａ４とｂ１乃至ｂ，との間のマトリ
ックスは、ｂ　１＝８３１　ｂ２”８２１ｂ３”８Ｇ＋
　ｌ）４＝ａ■で表わされる。従って、このマトリック
スは、また、この式（ｉ）は、 式（ｉｉ）で表わされる。

ｂ　＝Ｍｂａａ　−　（ｉｉ） なお、Ｍｂａは、 ベクトルで表すと、次の である。

一１５− ？に、前記第１信号線８をｍ本、第２信号線９をｎ本形
成し、この信号線８と９とで形成される交差部１０ｂに
おいて、前記信号線８（ａ１乃至ａ■）のうちのいずれ
か一つａ１と、前記信号線９（ｂ１乃至ｂｎ）のうちの
いずれか一つｂ，とを接続した状態を、第７図（接続孔
の位置決定方法を説明するための要部平面図）に示す。

前記第１信号線８の配線ピッチはα、第２信号線９の配
線ピッチはβである。同第７図では、前記第１信号線８
と第２信号線９とで形成されるマトリックスに網点を施
す。前記第１信号線ａｉのマトリックス内にある部分を
太線で示す。この第１信号線ａｌのマトリックスの端部
から接続孔１１の中心部までの部分を、夫々Ａ１、Ａ２
で示す。

また、前記第２信号線ｂ，のマトリックス内にある部分
を太線で示す。この第２信号線ｂ，のマトリックスの端
部から接続孔１１の中心部までの部分を、夫々Ｂ１、Ｂ
２で示す。

前記第１信号線ａ■のＡ１、Ａ２で示す部分の配線長は
、Ａ１＝β（ｊ−１）、Ａ２＝β（ｎ−ｊ）で算−１６
一 出することができる。また、前記第２信号線ｂ，のＢ１
、Ｂ２で示す部分の配線長は、Ｂ１＝α（ｊ−１）、Ｂ
２＝α（ｍ−１）で算出することができる。

前記信号線ａ．及びｂ．を接続孔１１を介して接続する
ことにより形成される信号伝送経路は、第８Ａ図及び第
８Ｂ図（接続孔の位置決定方法を説明するための要部平
面図）に示すように、Ｉ（Ｂ２〜Ａｌ）、　ｎ（Ｂ２〜
Ａ２）、　ＩＩＩ（Ｂｌ〜Ａｌ）、ＩＶ（Ｂｌ〜Ａ２）
、　Ｖ（Ａｌ〜Ｂ２）、ＶＩ（Ａ２〜Ｂ２）、■（Ａｌ
〜Ｂｌ）、■（Ａ２〜Ｂｌ）の八通りある。

各信号伝送経路の信号伝送経路長は、次の式（１）乃至
（４）で算出することができる。

１（Ｂ２〜Ａｌ） Ｑａ１ｂ４＝ａ軸一ｉ）＋β（ｊ−１）＋　ｆｌ　、＋
ｆｌ２　−　（　１　）ＩＩ（Ｂ２〜Ａ２） Ｑ　ａ１ｂｌ＝　ａ　（ｍ−ｊ）＋β（ｎ−ｊ）＋　Ｑ
１＋　Ｉｌ２　・・・　（　２　）ｍ（Ｂｌ〜Ａｌ） Ｑ　ａ，ｂ，＝　ａ　（ｊ−１）＋β（ｊ−ｘ）＋　ｎ
　１＋　ｎ　２　・・・　（　３）ＩＶ（Ｂｌ〜Ａ２） ？ｌ　ａ，ｂ，＝　ａ　（ｉ−１）十β（ｎ−ｊ）＋　
Ｑ１＋　Ｑ２　・・・　　（　４　）Ｖ（Ａｌ〜Ｂ２） Ｑ　ａＬｂ，＝βＣ：ｈ−１）＋　ｔｘ　（ｍ−ｉ）＋
　ｎ　１＋　Ｑ２　・・・　　（　ｉ　）ＶＩ（Ａ２〜
Ｂ２） Ｑ　ａ．ｂ，＝β（ｎ−ｊ）＋　ａ　（ｍ−ｉ）＋　Ｑ
１＋　Ｑ２　・・・　　（　２　）■（Ａｌ〜Ｂｌ） Ｑ　ａｌＪ＝β（ｊ−１）＋　ａ　（ｉ−１）＋　Ｄ　
１＋　Ｑ　２−　　（　３　）■（Ａ２〜Ｂｌ） Ｑ　ａ．ｂ，＝β（ｎ−ｊ）＋　ａ　（ｉ−１）＋　Ｑ
　，＋　０　２−（　４　）なお、前記Ｑ■は、前記第
１信号線８の延在方向における所定位置から７１・リッ
クスまでの距離を示す。前記＋２２は、前記第２信号線
９の延在方向における所定位置からマトリックスまでの
距離を示す。

次に、前記信号線ａ及びｂの夫々を４本づつ形成した場
合、すなわち前記ｍ＝ｎ＝４とした場合を説明する。

前記第７図に示すＩ　（Ｂ　２〜Ａｌ）の経路において
、前記ａ１乃至ａ４のうちのいずれか一つと、前記ｂ■
乃至ｂ４のうちのいずれか一つとを接続孔１１？介して
接続すると、このマトリックスは、前記式（ｉｉ）を用
いて表わすと、ｂ＝Ｍｂａａで表される。

ここで、前記１）ｄｂａは４行、４列の行列なので、コ
，Ｊ　ｒ　ｋ　＋　１を夫々異なる正の整数とし、１行
ｉ列の成分を″１′″、２行Ｊ列の成分をｕ　１　ｎ、
３行ｋ列の成分を″１′″、４行１列の成分を゛′１′
″とし、これ以外の成分をＬＬ　Ｏ　Ｉ＋とすれば、任
意の７１・リックスを表すことができる。また、この任
意のマトリックスに対応する行列式を、　ｂｉ＆ａｔ＋
　ｂ２：ａ１＋ｂ３：ａｋ，ｂ４＝ａｌと表すことがで
きる。

次に、前記式（　１　）　（　０　ａＩｂ，＝　ｔｘ　
（ｍ−ｊ．）＋β（お１）十Ｑエ＋Ｑ２｝を用いて、各
信号伝送経路長を算出する。

なお、α＝β＝１とする。

Ｑ　ａ，ｂ■＝１・（４−ｉ）＋１・（］−１）＋　Ｑ
　１＋　Ｑ　２＝４−ｉ＋　Ｑ　１＋　ｎ　２Ｑ　ａ，
ｂ２＝１・（４−ｊ）＋１・（２−１）＋　Ｑ　■＋Ｍ
　，＝５−ｊ＋　Ｑ　，＋　Ｑ　２Ｑ　ａｌｂ３＝１・
（４−ｋ）＋１・（３−１）＋　Ｑ　，＋　Ｑ　，，＝
６−ｋ＋　ｆｌ　．．＋　Ｑ．Ｑ　ａｌｂ．＝１・（４
−１）＋１・（４−１）＋　Ｑ　■＋　Ｑ　２＝７−ｌ
＋　ｎ　１＋　Ｑ２ここで、各信号伝送経路長が均等、
すなわちΩａ，ｂ１＝　ｎ　ａ，ｂ２＝　（ｌ　ａｋｂ
３＝　Ｑ　ａＩｂ４となるには、４−ｉ＝５ｊ＝６−ｋ
＝７−１が成り立てば良い。前記ｉ　ｒ　Ｊ　ｒ　ｋ　
＋１９ー ■の夫々は正の整数だから、ｉ＝１，，ｊ＝２，ｋ＝３
．１＝４となる。従って、前記Ｍｂａは、となる。従っ
て、前記マトリックスは、次の行列式（ｉｉｉ）で表す
ことができる。

？３”ａ３１ｂａ”ａ４で表わサレル。

前記行列式（ｊｉｉ）に基づいて、配線間を接続孔！１
を介して接続した状態を第９図（接続孔の位置決定方法
を説明するための要部平面図）に示す。第９図では、信
号伝送経路を太線で示す。

また、前記第７図に示す信号経路ＩＴ（Ｂ２〜Ａ２）に
おいて、前記ａよ乃至ａ４のうちのいずれか一つと、前
記ｂ■乃至ｂ４のうちのいずれか一つとを接続孔１１を
介して接続し、信号伝送経路長を均等にする場合、前述
した信号経路Ｉと同様の方法でＭｂａを決定すると、 となる。従って、この場合のマトリックスは、次の行列
式（ｉｖ）で表すことができる。

また、この７１−リックスは、ｂ　ｌ”８　４ｌ　ｂ　
２”ａ　３９ｂ　３”ａ２１ｂ４”ａｉで表わされる。

前記行列式（ｉＶ）に基づいて、配線間を接続孔１１を
介して接続した状態を、第１０図（接続孔の位置決定方
法を説明するための要部平面図）に示す。

第１０図では、信号伝送経路を太線で示す。

前記第６図乃至第１０図を用いて説明したように、種々
のマトリックを行列式に対応伺け、この行列式と前記式
（１）乃至（４）のいずれかを用いてＭｂａを決定する
と、二種類のＭｂａが決定される。

この二種類のＭｂａのうち、前者は第８Ａ図及び第８Ｂ
図に示す信号経路１，■，Ｖ，■の夫々に対応し、後者
はｎ　，Ｉ［ＶＩ，■の夫々に対応する。

２ｌー このように、種々のマトリックスを行列式に対応付け、
前記式（１）乃至（４）のいずれを用いて行列式を決定
し、この決定された行列式に基づいて接続孔１１を形成
することにより、信号伝送経路の信号伝送経路長を均等
にすることができる。

なお、前記配線ピッチαとβが等しくない場合には、信
号経路の信号伝送経路長が均等になる信号伝送経路を決
定することはできないが、ほぼ均等になる信号伝送経路
を決定することは可能である。

また、前記信号伝送経路長の算出及び行列演算は、ＤＡ
システムで処理することができるので、等抵抗化した信
号線（バス）をＤＡシテムを使用して形成することがで
きる。

次に、本発明の実施例である前記第１図に示すマスター
スライス方式の半導体集積回路装置を、前述した原理に
基づく配線形成方法で形成した例を説明する。なお、本
実施例では、ＤＡシステムを使用して配線を形成する方
法を説明する。従って、以下に述べる各プロセスは、基
本的にコンビ二一タのメモリ上に表われるものである。

プロセスのフローを、第１１図（フローチャート）に示
す。

まず、方形状の半導板基板１の周囲に、複数のボンディ
ングバッド２及び入出力回路３を形成する。

次に、前記ボンディングパット２及び入出力回路ａで周
囲を規定された領域内にセルを複数配列し、第１−２図
（平面図）に示すように、マトリックス状に所定間隔で
回路ブロック５を配列する〈０１＞． この回路ブロック５間の領域及び回路ブロック５と入出
力回路３どの間の領域は、固定チャネル領域７である。

この段階で、バスに接続される複数個の回路ブロック５
は決定されている。バスに接続される回路ブロック５は
、同第１２図では、の左上に示す回路ブロック５ａ及び
右下に示す回路ブロック５ｂの夫々である。前記回路ブ
ロソク５ａは、前記バスと接続される端子６　ａｘ　＋
　８　１１２の夫々を備えている。前記回路ブロック５
ｂ　は、前記バスと接２３ー ？される端子Ｅ３！１＋６１＋■の夫々を備えている。

次に、第１３図（平面図）に示すように、前記固定チャ
ネル領域７において、Ｘ方向に平行に延在する複数本の
第１−信号線８を第１配線層に形成し、この第１信号線
８と交差するＹ方向に平行に延在する複数本の第２信号
線９を第２配線層に形成する。前記第１信号線８は、Ｄ
Ａシステムのメモリ上に表われるＸチャネル上に配置さ
れる。前記第２信号線９は、ＤＡシステムのメモリ上の
Ｙチャネル」二に配置される。

この信号線８及び９の夫々を形成する際には、両者が交
差する交差部１０で、同じ長さに分割された第１信号線
８と、同じ長さに分割された第２信号線９とを重ねる。

従って、前記交差部１０にある第１信号線８の夫々の長
さは等しいので、夫々の容量は等しい。また、前記交差
部１０にある第２信号線９の夫々の長さは等しいので、
夫々の容量は等しい。

また、前記交差部１０との間を所定間隔離して、前記信
号線８及び９の夫々を複数本に分割する。

−２４− 従って、前記交差部ｌＯでその両端を規定されて分割さ
れた信号線８の夫々の長さは等しいので、夫々の容量は
等しい。また、前記交差部１０でその両端を規定されて
分割された信号線９の夫々の長さは等しいので、夫々の
容量は等しい。

次に、前記第１３図に示す回路ブロック５、信号線８及
び９を、第１４図（平面図をグラフ化して示す図）に示
すようにグラフ化するく０２〉。

第１４図において、前記交差部１０を丸で示す。

信号線８及び９の夫々を、単純化して一本の線で示す。

前記回路ブロック５ａの端子６ｓ及び回路ブロック５ｂ
の端子６つの夫々を二重丸で示す。

次に、公知の方法例えば迷路法、ラインサーチ法等によ
り同第１４図に示すグラフ上で、信号伝送経路を探索す
る。この探索によって見出された信号伝送経路１５を、
第１５図（平面図をグラフ化して信号伝送経路を示す図
）に太線で示す〈０３〉。この信号伝送経路１５上にな
い交差部１０を、交差部１０ａで示す。Ｘ方向からＹ方
向またはＹ方自からＸ方向への信号伝送経路ｌ５上にあ
る交差部１０？」交差部１０ｂで示す。Ｘ方向の信号伝
送経路」二にある交差部１０を．交差部１０ｃで示す。

Ｙ方向の信号伝送経路上にある交差部１０を、交差部１
０ｄで示す。

次に、前記グラフ化した回路ブロック５、信号線８及び
９を、第Ｊ−６図（平面図）に示すように、再度具体的
に表現する。

第１６図に示すように、前記回路ブロック５ａの端子６
ｓ■，６ｓ２の夫々及び前記回路ブロック５ｂの端子６
８■，６８，の夫々と、前記信号線８との間を接続する
配線１２は、前記第２信号線９と同様に、第２配線層に
おいてＹ方向に延在している。

この配線１２は、前記固定チャネル領域７内に設けられ
、各配線１２の長さは均等である。従って、各配線１２
の長さは均等なので、各配線ｌ２の容量は等しい。この
配線１２と第１信号線８とを接続する交差部を、これ以
後、前記交差部１０ｂと同様の扱う。

次に、前記交差部１０ｂを、夫々、マトリックスＩＮ４
　ｓ　，Ｍ　ｘ　，Ｍ　２　，Ｍ　ｗで表す。前記マト
リックスＭ　６　，Ｍ　＋．　，　Ｍ　２　，　Ｍ．の
夫々を、同第コ，６図では、一点鎖？で囲って示す。ま
た、後で行列演算を行なうために、前記信号経路１５上
にある信号線８，９及び配線１２の夫々を、ベクトルａ
，Ｔｏ，ｅ，ａｌ，ｅの夫々を用いて表す。このベクト
ルａ　＋　ｂ　ｌ　ｅ　ｌ　ｄ　＋　”の夫々及び前記
マトリックスＭｓ，Ｍ■ｇ　Ｍ　２　Ｈ　Ｍ　ｗの夫々
を用いて各交差部１０ｂを表すと、　ｂ＝Ｍｓａ＋ｃ＝
Ｍｉｂｚａｌ＝Ｍ２ｅ，ｅ＝Ｍｉｄと表わすことができ
るく０４〉。

次に、前述した原理に基づいて、マトリックスＭ　ｓ　
，Ｍ　１，Ｍ　２　，Ｍ　ｗを決定する。決定されたマ
トリックスは、以下の通りである〈０５〉。

？のＭ．，Ｍ■，　Ｍ　２，　Ｍ．の夫々に対応する行
列式を決定する。この決定された行列式に基づいて接続
孔１１を形成する。また、前記信号経路ｌ５上にある第
１信号線８同志を接続パターン１６を介して接続し、前
記第２信号線９同志を接続パターンエ７を介して接続す
る。

また、前記交差部１０ｃでは、第１信号線８同士を接続
パターンｌ６を介して接続し、前記交差部１０ｄでは第
２信号線９同士を接続パターンｌ７を介して接続する〈
０６〉。前記接続孔１１、接続パターン１６及び１７の
夫々を形成した状態を、第１７図（平面図）に示す。

以上の工程により、前記信号線８，９及び配線１２の夫
々から構成されるバス配線に、前記回路ブロック５ａ及
び５ｂの夫々を接続することができる。

この後、従，来と同様の方法により、論理回路を構成す
る配線を形成することにより、前記第１図に示す本実施
例のマスタースライス方式の半導体集積回路装置は完成
する。なお、この完成図に示す状態は、前述したように
、コンピュータのメモリ上に表われるものである。

実際の製品の場合には、前記コンピュータのメモリ上に
ある配線パターンに基づいてマスクを作成し、このマス
クを用いて通常のウェーハブロセスを行なうことにより
、製品を完成する．ことができる。完成時の製品での配
線の形状は、前記第１図に示す配線と同様である。

２８− 以上の説明から分かるように、本実施例によれば、バス
として使用される第１信号線８、第２信号線９及び配線
１２の夫々の間を接続する接続孔１１を、前記信号線８
、９、１２の夫々から構成される信号伝送経路の信号伝
送経長が均等またはほぼ均等になる位置に形成したこと
により、各信号線毎の抵抗による信号伝送遅延は均等ま
たはほぼ均等になるので、等抵抗化したバスを形成する
ことができる。

また、バスを構成するのに使用される信号線８、９、１
ｚは、夫々の容量が等しいので、これらの配線から構成
されるバスの容量は、等容量になり、等容量化されたバ
スを形成することができる。

従って、等抵抗化、等容量化されたバスを形成すること
ができる。

また、同時に、ＤＡシステムで前記行列演算及び信号伝
送経路長の算出を行うことができるので、等抵抗化及び
等容量化されたバスを備えたマスタースライス方式の半
導体集積回路装置を、ＤＡシステムを使用して形成する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る マスタースライス方式の半導体集積回路装置の配線形成
方法において、等抵抗化した信号線を形成することがで
きる。

マスタースライス方式の半導体集積回路装置の配線形成
方法において、等抵抗化及び等容量化した信号線を形成
することができる。

前記マスタースライス方式の半導体集積＠路装置の配線
形成方法において、等抵抗化及び等容量化した信号線を
ＤＡシステムを使用して形成することができる。

【図面の簡単な説明】

第１図は、本発明の配線形成方法で形成した一実施例の
マスタースライス方式の半導体集積回路装置の平面図、 第２図は、前記第１図中一点鎖線で囲った領域■内を示
す要部平面図、 第３図は、前記第」，図中一点鎖線で囲った領域■内を
示す要部平面図、 第４図は、前記第１−図中一点鎖線で囲った領域■内を
示す要部平面図、 第５図は、前記第１図中一点鎖線で囲った領域Ｖ内を示
す要部平面図、 第６図乃至第１−ｏ図は、信号伝送経路の信号伝送経路
長を均等にする方法の原理を説明するための要部平面図
、 第１１図は、前記半導体集積回路装置の配線形成方法の
フローを示すフローチャート、第１２図及び第１−３図
は、前記半導体集積路装置を工程毎に示す平面図、 第１４図及び第１５図は、前記半導体集積回路装置をグ
ラフ化して示す図、 第１６図及び第１７図は、前記半導体集積回路装置を工
程毎に示す平面図である。 図中、１・・・半導体基板、２・・・ボンティングバッ
ド、３・・・入出力回路、５　回路ブロック、６・・・
端子、７・・・固定チャネル領域、８・第１信号線、９
・第２信号線、 １０ 交差部、 ｌ１・・接続孔、 １２ 配 線、 １６， １７ 接続パターンである。

Claims (1)

1. 【特許請求の範囲】 １、マトリックス状にセルを配列して複数の回路ブロッ
   クを形成し、該回路ブロック間の領域に、同一方向に平
   行に延在する第１信号線を第１配線層に形成し、前記第
   １信号線と交差する方向に平行に延在する第２信号線を
   第２配線層に形成し、前記第１信号線と第２信号線とを
   各信号線の信号伝送経路長を均等（ほぼ均等を含む）に
   して電気的に接続するマスタースライス方式の半導体集
   積回路装置の配線形成方法であって、前記第１信号線と
   第２信号線とを電気的に接続する均等（ほぼ均等を含む
   ）な長さの信号伝送経路を、行列式を用いて決定する工
   程と、該決定された信号伝送経路に基づいて配線を形成
   する工程とを備えたことを特徴とするマスタースライス
   方式の半導体集積回路装置の配線形成方法。 ２、前記請求項１に記載の行列式は、 ｌａ＿ｉｂ＿ｊ＝α（ｍ−ｉ）＋β（ｊ−１）＋ｌ＿１
   ＋ｌ＿２・・・（１）ｌａ＿ｉｂ＿ｊ＝α（ｍ−ｉ）＋
   β（ｎ−ｊ）＋ｌ＿１＋ｌ＿２・・・（２）ｌａ＿ｉｂ
   ＿ｊ＝α（ｉ−１）＋β（ｊ−１）＋ｌ＿１＋ｌ＿２・
   ・・（３）ｌａ＿ｉｂ＿ｊ＝α（ｉ−１）＋β（ｎ−ｊ
   ）＋ｌ＿１＋ｌ＿２・・・（４）のいずれか一つであり
   、ｌａ＿ｉｂ＿ｊは前記第１信号線（ａ＿１乃至ａ＿ｍ
   ）と第２信号線（ｂ＿１乃至ｂ＿ｎ）との信号伝送経路
   長、αは第１信号線の配線ピッチ、βは第２信号線の配
   線ピッチ、ｍは第１信号線の本数、ｎは第２信号線の本
   数、ｌ＿１及びｌ＿２は所定位置から第１信号線と第２
   信号線との交差部までの距離を示すことを特徴とする半
   導体集積回路装置の配線形成方法。 ３、前記請求項１又は請求項２に記載の半導体集積回路
   装置の配線形成方法において、予め所定長さに分割して
   浮遊容量を均等化した前記第１信号線及び第２信号線を
   形成する工程を備えたことを特徴とする半導体集積回路
   装置の配線形成方法。 ４、前記請求項１乃至請求項３のいずれか一項に記載の
   半導体集積回路装置の配線形成方法において、前記第１
   信号線及び第２信号線は、自動配置配線システムの配線
   チャネル上に配置されることを特徴とする半導体集積回
   路装置の配線形成方法。