JPS6039241A - デイジタル演算ユニツト - Google Patents
デイジタル演算ユニツトInfo
- Publication number
- JPS6039241A JPS6039241A JP59134983A JP13498384A JPS6039241A JP S6039241 A JPS6039241 A JP S6039241A JP 59134983 A JP59134983 A JP 59134983A JP 13498384 A JP13498384 A JP 13498384A JP S6039241 A JPS6039241 A JP S6039241A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- circuit
- digit
- arithmetic unit
- digital arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本究明は、Ｊっの全加算器としてまとめられている２つ
の半加算器と、これらの半加算器のけた」二げからそＪ
ｔぞｆＬ隣接する上位ステップζ二与えるべき１つのけ
たに（ヂを形１戊する１つのけたにげ論理回路とをそ）
ｔぞれ有する複数個のステップから成ルディジタル演算
ユニットに関する。
の半加算器と、これらの半加算器のけた」二げからそＪ
ｔぞｆＬ隣接する上位ステップζ二与えるべき１つのけ
たに（ヂを形１戊する１つのけたにげ論理回路とをそ）
ｔぞれ有する複数個のステップから成ルディジタル演算
ユニットに関する。
この神の演算ユニットは国書” Ｉｎｔｅｇｒｉｅｒｔ
ｅｐｉｇｉｔａｌｂａｕｓｔｅｉｎｅ” 、に、Ｒｅｉ
β、 ｌ（、ＬｉｅｄｌおよびＷ、 Ｓｐｉ ｃｈａｌ
ｌ著、Ｓｉｅｍｅｎｓ株式会社（ベルリンおよびミュ
ンヘン）発行、１９７０年、第３８９へ３９４頁から公
知である。し７ノ１シ、この種の演算ユニットには、処
理速度が比較的低いとい）欠点がある。
ｅｐｉｇｉｔａｌｂａｕｓｔｅｉｎｅ” 、に、Ｒｅｉ
β、 ｌ（、ＬｉｅｄｌおよびＷ、 Ｓｐｉ ｃｈａｌ
ｌ著、Ｓｉｅｍｅｎｓ株式会社（ベルリンおよびミュ
ンヘン）発行、１９７０年、第３８９へ３９４頁から公
知である。し７ノ１シ、この種の演算ユニットには、処
理速度が比較的低いとい）欠点がある。
図、１１″＋Ｖｌｉｃｒｏｐｒｏｃｅｓｓｏｒｓ／Ｍｉ
ｃｒｏｃｏｍｐｕｔｅｒｓ”、ｌ）、 Ｄ、 Ｇｉｖｏ
ｎｅおよびＲ，Ｐ、Ｒｏｅｓｓｅｒ著、ＭｃＧｒａｗ−
ｊ（ｉｌｌ Ｂｏｏｋ （：：ｏｍｐａｎｙ （二１．
−−３−り）、１９８０年、第３６６〜１７２頁に記載
されている０キヤリ・ルック・アヘッド原理により作動
する演算ユニットでは一処理時間の短縮が達成される。
ｃｒｏｃｏｍｐｕｔｅｒｓ”、ｌ）、 Ｄ、 Ｇｉｖｏ
ｎｅおよびＲ，Ｐ、Ｒｏｅｓｓｅｒ著、ＭｃＧｒａｗ−
ｊ（ｉｌｌ Ｂｏｏｋ （：：ｏｍｐａｎｙ （二１．
−−３−り）、１９８０年、第３６６〜１７２頁に記載
されている０キヤリ・ルック・アヘッド原理により作動
する演算ユニットでは一処理時間の短縮が達成される。
この場合、１つの加算器のＮステップが特にそれぞオｔ
Ｋけたの群としてまとめら凡て１６す、その際（二［べ
ての群の最下位ステップ自体は１つのけたＬげ発生器内
で加算器の入力けたヒげと１１１」算丁べきビットとか
ら形成さ２する予め計算さ几たけた」二げが並列に与え
られる。次いで１つの群の１固々のステップの間のけた
Ｌげが一般にそｉｔらのステップ自体のなかで形成され
る。しかし、けた上げ発生器は、得ようとする処理速度
および加算器の処理幅ととも（二著しく一ヒ昇する相当
な回路費用を必要とする。また、これら０〕措；ｈは撰
失ｍ力の増大および回路キャパシタンスの増大を伴う。
Ｋけたの群としてまとめら凡て１６す、その際（二［べ
ての群の最下位ステップ自体は１つのけたＬげ発生器内
で加算器の入力けたヒげと１１１」算丁べきビットとか
ら形成さ２する予め計算さ几たけた」二げが並列に与え
られる。次いで１つの群の１固々のステップの間のけた
Ｌげが一般にそｉｔらのステップ自体のなかで形成され
る。しかし、けた上げ発生器は、得ようとする処理速度
および加算器の処理幅ととも（二著しく一ヒ昇する相当
な回路費用を必要とする。また、これら０〕措；ｈは撰
失ｍ力の増大および回路キャパシタンスの増大を伴う。
本発明の目的は、冒頭ζ二記載した種類の演算ユニット
として、前記公知Ｑ）原理で作動する演算ユニットにく
らべてはるかに小さな回路追加費用で処理時間の短縮を
達成し得るものを提供することである。この目的は、本
発明によれば、特許請求の範囲第１項に記載の演算ユニ
ットにより達成さオする。
として、前記公知Ｑ）原理で作動する演算ユニットにく
らべてはるかに小さな回路追加費用で処理時間の短縮を
達成し得るものを提供することである。この目的は、本
発明によれば、特許請求の範囲第１項に記載の演算ユニ
ットにより達成さオする。
本発明により得られる利点は特に、処理時間短縮のため
に必要な追加費用が本質的に群あたり１っ０）追加的け
た上げ経路、丁なわちステップあたり１つの追加的け７
こ」二げ論理回路、ならびｆニステップあたり１つの追
加的選択論理回路のみから成ることである。
に必要な追加費用が本質的に群あたり１っ０）追加的け
た上げ経路、丁なわちステップあたり１つの追加的け７
こ」二げ論理回路、ならびｆニステップあたり１つの追
加的選択論理回路のみから成ることである。
本発明の有利な実施態様は特許請求の範囲第２項ないし
第７項にあげられている。
第７項にあげられている。
以下、図面（二より本発明を一層詳細に説明する。
第１図には、それぞれ２ｍけたの２つのデュアル数Ａお
よびＢの並列加算を行なう１つの加算器ユニットの形態
の２ｍけたのディジタル演算ユニットが示さＪｔでいる
。その際にｍステップＳＴ１ないしＳＴ は１つの第ｌ
の群Ｇ１としてｒ＋ｍ−１ まとめられており、また別の１ηステツプＳＴｉ＋□な
いしＳＴｉ＋２ｍ−１は１つの第２の纏Ｇ２を形成して
いる。各ステップたとえばＳＴｉ＋□ は、先行のステ
ップから与えられたけたヒげを考慮に入れて数Ａおよび
Ｂの２つのビットたとえばＡ１＋□およびＢｉ＋□ を
１つの和たとえばＳｌ＋ｍ として加算し、また同時に
隣接する上位ステップに巧。
よびＢの並列加算を行なう１つの加算器ユニットの形態
の２ｍけたのディジタル演算ユニットが示さＪｔでいる
。その際にｍステップＳＴ１ないしＳＴ は１つの第ｌ
の群Ｇ１としてｒ＋ｍ−１ まとめられており、また別の１ηステツプＳＴｉ＋□な
いしＳＴｉ＋２ｍ−１は１つの第２の纏Ｇ２を形成して
いる。各ステップたとえばＳＴｉ＋□ は、先行のステ
ップから与えられたけたヒげを考慮に入れて数Ａおよび
Ｂの２つのビットたとえばＡ１＋□およびＢｉ＋□ を
１つの和たとえばＳｌ＋ｍ として加算し、また同時に
隣接する上位ステップに巧。
えら几る２つのけた上げを形成する１つの全加算器から
成っている。
成っている。
ｉｌｌには、ステップＳＴｉ＋□ は１つの第１の半加
算器１を有し、その入力端はビットＡｉ＋□およびＢｉ
＋ｍ’＆与えられる。半加算器Ｊの出力端２から取出さ
Ｊ’Ｌ得る中間和は１つの’ｆ（ｉ ２の半加算器３の
第１の入力端に与えらｉｔ、そり〕第２の入力端には隣
接する下位のステップＳＴｉ＋ｍ−１から３つのけた且
げＥｉ＋□ が学えられる。半加曽器３のなかで、けた
」二げＥ１＋□ およびｊＪ！Ｊ ｉｉ［２の中間和か
ら、げた値ｉ＋ｍに対応づけら八ている１つのＷ４Ｊ
Ｓ ｉ ＋ｍ が形成される。丁べてのステップから与
−えられる和ＳｔないしＳ□千２ｍ−１は２ｍけたの加
算結果を表わし、その際にステップＳＴｉ：二おける入
力側は定」二げはＥｌで、またステップＳＴｉ＋２ｍ−
１の出力側けた上げはＣａｕＳ で示さオｔている。
算器１を有し、その入力端はビットＡｉ＋□およびＢｉ
＋ｍ’＆与えられる。半加算器Ｊの出力端２から取出さ
Ｊ’Ｌ得る中間和は１つの’ｆ（ｉ ２の半加算器３の
第１の入力端に与えらｉｔ、そり〕第２の入力端には隣
接する下位のステップＳＴｉ＋ｍ−１から３つのけた且
げＥｉ＋□ が学えられる。半加曽器３のなかで、けた
」二げＥ１＋□ およびｊＪ！Ｊ ｉｉ［２の中間和か
ら、げた値ｉ＋ｍに対応づけら八ている１つのＷ４Ｊ
Ｓ ｉ ＋ｍ が形成される。丁べてのステップから与
−えられる和ＳｔないしＳ□千２ｍ−１は２ｍけたの加
算結果を表わし、その際にステップＳＴｉ：二おける入
力側は定」二げはＥｌで、またステップＳＴｉ＋２ｍ−
１の出力側けた上げはＣａｕＳ で示さオｔている。
ステップ８Ｔ１＋□ のなかで２つのけた上げ論理回Ｗ
３４ 、％；よ′Ｊ：５により２つの別々のけたにげＵ
およびげが形成さｎ、これらのけた上げは隣接する」１
位のステップＳＴｉ＋□＋１ の相Ｕ６のけたＬげ論理
回１ｊ′６に導線０および７に経て与えらノする。その
際に回路、ｉ、后よひ５の互いに相応下る第１の入力端
ｊ１は半ｌｌ１ｌ′Ｊ、ρ器ｊの出力端８と接続されて
おり、この出力端Ｃ−半加算器１のなかで形成されたけ
たヒげが現、１−）フ・′シる。同じく互い（二相１．
６Ｔる回’ｒｓ ４および５の第’２Ｑ）入力端は半加
算器１の出力端２と接続されている。さら（二、けた七
げ論、ｌｌ！回路４は、ケタ」−けｊ Ｏ）形成υ〕際
に、ステップＳＴｊ＋ｍ−１から与えら、ｌｔたも０〕
と考えることがでさる】つのｆ反想けたにげ０゛が考１
類さ１１．るように構成さルーＣいる。このことは第１
図中に、回路４のもう１つの入力端に導かれており°“
０″′を与えら、ｌｔている（波線で示されている）導
線９！二より示されている。これと異なり、けた上げ論
理（！］路５は、けた上げ行ｌの形成の際に、ステップ
ＳＴｉ＋ｒｌ−３がら与えられたものと考えることがで
きる１つの仮想けた上げ”１°′が考慮さ、Ｉするよう
に構成さスｔている。このことは第１図中に、回＆’ｉ
５のもう１つの入力端と接続されておりパ１”′を与え
られている（破線で示されている）導線１０により示さ
Ｘｔている。
３４ 、％；よ′Ｊ：５により２つの別々のけたにげＵ
およびげが形成さｎ、これらのけた上げは隣接する」１
位のステップＳＴｉ＋□＋１ の相Ｕ６のけたＬげ論理
回１ｊ′６に導線０および７に経て与えらノする。その
際に回路、ｉ、后よひ５の互いに相応下る第１の入力端
ｊ１は半ｌｌ１ｌ′Ｊ、ρ器ｊの出力端８と接続されて
おり、この出力端Ｃ−半加算器１のなかで形成されたけ
たヒげが現、１−）フ・′シる。同じく互い（二相１．
６Ｔる回’ｒｓ ４および５の第’２Ｑ）入力端は半加
算器１の出力端２と接続されている。さら（二、けた七
げ論、ｌｌ！回路４は、ケタ」−けｊ Ｏ）形成υ〕際
に、ステップＳＴｊ＋ｍ−１から与えら、ｌｔたも０〕
と考えることがでさる】つのｆ反想けたにげ０゛が考１
類さ１１．るように構成さルーＣいる。このことは第１
図中に、回路４のもう１つの入力端に導かれており°“
０″′を与えら、ｌｔている（波線で示されている）導
線９！二より示されている。これと異なり、けた上げ論
理（！］路５は、けた上げ行ｌの形成の際に、ステップ
ＳＴｉ＋ｒｌ−３がら与えられたものと考えることがで
きる１つの仮想けた上げ”１°′が考慮さ、Ｉするよう
に構成さスｔている。このことは第１図中に、回＆’ｉ
５のもう１つの入力端と接続されておりパ１”′を与え
られている（破線で示されている）導線１０により示さ
Ｘｔている。
群Ｇ２の第１図中に示され−Ｃいる他θ）ステップはＳ
Ｔｉ＋□ と類似：二構成さＪｔている。そ０）際Ｃ二
、ステップＳＴｉ＋２ｒｎ−１のけた上げ論理回路１１
を含めて上位ステップの１１］応０）け定にげ論理回路
とこオｔらを互い（＝接続する導線たとえば６とをイｊ
す４けた上げ論理回路４が群Ｇ２の１つの第］のけた一
Ｌげ経路を表わし、その出力！′ｆ１＾ＨＪｚはけたに
げ論理回路１１の出力端と一致している。他方、け定」
二げ論理回路５はステップＳ’Ｔｉ＋２＋月−】 のけ
た」二げ論理回路１３を含めて上位ステップの相Ｕ６の
（すたＬげ論理回路とこれらを互いに接続する環線たと
えば７とで群Ｇ２の］っの第２のけた上げ経路を表わし
、その出力端１４はけた一ヒげ論理回路】３の出力端と
一致している。
Ｔｉ＋□ と類似：二構成さＪｔている。そ０）際Ｃ二
、ステップＳＴｉ＋２ｒｎ−１のけた上げ論理回路１１
を含めて上位ステップの１１］応０）け定にげ論理回路
とこオｔらを互い（＝接続する導線たとえば６とをイｊ
す４けた上げ論理回路４が群Ｇ２の１つの第］のけた一
Ｌげ経路を表わし、その出力！′ｆ１＾ＨＪｚはけたに
げ論理回路１１の出力端と一致している。他方、け定」
二げ論理回路５はステップＳ’Ｔｉ＋２＋月−】 のけ
た」二げ論理回路１３を含めて上位ステップの相Ｕ６の
（すたＬげ論理回路とこれらを互いに接続する環線たと
えば７とで群Ｇ２の］っの第２のけた上げ経路を表わし
、その出力端１４はけた一ヒげ論理回路】３の出力端と
一致している。
ステップＳＴ１＋□ のけたｔげ論理回路４および５１
鴫・ま、３つの入力端を角゛する１つの選択論理回路Ｊ
５が対応づけらｆしている。こｉｔらの入力端０〕うち
最初の２つはそれぞれけた」二げ論理回路４および５の
出力端と接続さ几でおり、他方用３の入力端は１つの選
択線】６と接続さ１ｔている。１つの出力端Ｉ７はステ
ップＳＴ１＋□＋１０〕（半加；’＋’： ｒ咎３に和
尚−「、５）第２の半加算器３１のけた」二げ入力端；
と接続さ、１ｔている。全く一敗的に各ステップの画け
た一ヒげ論理回路Ｃ吋ま１つの選択論理回路が」１記の
仕方で対応づけられており、その際にそ、ＩＩらの出力
４ｉはｌ）４接−！る上位のステップの第２の半加算器
のけ７こＬげ入力端にそれぞれ接続さ２ｔてい／）。け
たＪ二げ論理回路１１および１３に対応づけられている
選択論理回路１８の出力端１９からけた一ヒげＣａｕＳ
が取出さ２する。
鴫・ま、３つの入力端を角゛する１つの選択論理回路Ｊ
５が対応づけらｆしている。こｉｔらの入力端０〕うち
最初の２つはそれぞれけた」二げ論理回路４および５の
出力端と接続さ几でおり、他方用３の入力端は１つの選
択線】６と接続さ１ｔている。１つの出力端Ｉ７はステ
ップＳＴ１＋□＋１０〕（半加；’＋’： ｒ咎３に和
尚−「、５）第２の半加算器３１のけた」二げ入力端；
と接続さ、１ｔている。全く一敗的に各ステップの画け
た一ヒげ論理回路Ｃ吋ま１つの選択論理回路が」１記の
仕方で対応づけられており、その際にそ、ＩＩらの出力
４ｉはｌ）４接−！る上位のステップの第２の半加算器
のけ７こＬげ入力端にそれぞれ接続さ２ｔてい／）。け
たＪ二げ論理回路１１および１３に対応づけられている
選択論理回路１８の出力端１９からけた一ヒげＣａｕＳ
が取出さ２する。
ステップｓ’ｒｌ十ｍないしＳＴｉ＋２ｍ−１に対応づ
け１）れている丁べての選択論理回ｈ“１１１５・・・
１８は選択線１６を介して共通（二側ｉｔ甲さｉｔ、そ
θ〕際に制御は、隣接する下位ステップからステップＳ
’１” ｉ＋＋ｎに与えられるけた上げＥｉ十□ に
関係して行なわれる。こうしてけた上げＥ１＋□ は同
時に、選択線１６に通知された１つの制御信号を表わす
。１つの（すたｌｊヂＥｉ＋ｍ−０ｉ二よりｌ羊Ｇ２の
丁べての選択論理回路が第］の切換状態に制御さ、Ｉｔ
、この状態ではそれらがそＪ’Ｌぞれ第Ｊのけた−にげ
経１〆イのけた−にげ論理回路を隣接する上位ステップ
の第２の半加算器のけたとげ入力端に、または（回路Ｊ
８の場合には）出力端】２ｔ群Ｇ２の出力端」９に接続
する。１つのけた上げ”ｉ十ｍ＝１ の生起の際に群Ｇ
２の選択論理回路は第２の切換状態に到達し、この状態
ではそれらがそＪｔぞλｔｉＭ４ｚのけた」二げ経路の
けた」二げ論理Ｉ！ｊｌ路を隣接する上位ステップの第
２の半加算器のけ之りげ入力端（二、または（ＥＣＩＪ
路１８の場合には）出力端１４を群Ｇ２の出力端】９に
接続する。
け１）れている丁べての選択論理回ｈ“１１１５・・・
１８は選択線１６を介して共通（二側ｉｔ甲さｉｔ、そ
θ〕際に制御は、隣接する下位ステップからステップＳ
’１” ｉ＋＋ｎに与えられるけた上げＥｉ十□ に
関係して行なわれる。こうしてけた上げＥ１＋□ は同
時に、選択線１６に通知された１つの制御信号を表わす
。１つの（すたｌｊヂＥｉ＋ｍ−０ｉ二よりｌ羊Ｇ２の
丁べての選択論理回路が第］の切換状態に制御さ、Ｉｔ
、この状態ではそれらがそＪ’Ｌぞれ第Ｊのけた−にげ
経１〆イのけた−にげ論理回路を隣接する上位ステップ
の第２の半加算器のけたとげ入力端に、または（回路Ｊ
８の場合には）出力端】２ｔ群Ｇ２の出力端」９に接続
する。１つのけた上げ”ｉ十ｍ＝１ の生起の際に群Ｇ
２の選択論理回路は第２の切換状態に到達し、この状態
ではそれらがそＪｔぞλｔｉＭ４ｚのけた」二げ経路の
けた」二げ論理Ｉ！ｊｌ路を隣接する上位ステップの第
２の半加算器のけ之りげ入力端（二、または（ＥＣＩＪ
路１８の場合には）出力端１４を群Ｇ２の出力端】９に
接続する。
ステップＳＴｉないしＳＴｉ＋ｍ−１を有１−る群Ｇ１
は木質的にＧ２と類似に構成されている。相違点は、最
下位ステップＳＴｉに１つの入力側けた」二げＥ、が「
接に、すなわち選択論理回路を介さずに与えらａ、他方
Ｇ２の相応のステップｓ’ｒｉ＋、、が入力端けたＬげ
Ｅ０＋ｒｒｌを、Ｇ１の最１−位ステップＳ”［’ｉ＋
ｍ−１に対応づけらルている１つの選択論理回路２０を
介して与えらＪすることのみである。Ｇｌ内にも、け定
上げ論理回路２１・・・ ２２を含んでいる１つの第１
のけた上げ経路とけた一Ｌげ論理回路２３・・・ ２４
をイイする１つの第２のけた−にげ経％ｔＮとが設けら
Ｊ’しており、その際に回ｊ焔２１内では仮想の入力側
けた上げパ０″がシ′を慮さルており、このことは導線
２３（破線で小さＩしている）シニより示されＣおり、
他方回路２３内では１（ｉ口の入力（＋；＋＋けｌこ一
ヒげ°“１パが考、１々さ肚でおり、このことは導線２
６（破線で示されている）により示されている。
は木質的にＧ２と類似に構成されている。相違点は、最
下位ステップＳＴｉに１つの入力側けた」二げＥ、が「
接に、すなわち選択論理回路を介さずに与えらａ、他方
Ｇ２の相応のステップｓ’ｒｉ＋、、が入力端けたＬげ
Ｅ０＋ｒｒｌを、Ｇ１の最１−位ステップＳ”［’ｉ＋
ｍ−１に対応づけらルている１つの選択論理回路２０を
介して与えらＪすることのみである。Ｇｌ内にも、け定
上げ論理回路２１・・・ ２２を含んでいる１つの第１
のけた上げ経路とけた一Ｌげ論理回路２３・・・ ２４
をイイする１つの第２のけた−にげ経％ｔＮとが設けら
Ｊ’しており、その際に回ｊ焔２１内では仮想の入力側
けた上げパ０″がシ′を慮さルており、このことは導線
２３（破線で小さＩしている）シニより示されＣおり、
他方回路２３内では１（ｉ口の入力（＋；＋＋けｌこ一
ヒげ°“１パが考、１々さ肚でおり、このことは導線２
６（破線で示されている）により示されている。
作動中、群Ｇ１はそれに与えらＩｎた＠ＡおよびＢの個
々のビットを加所し、他方同時に群Ｇ２はそオｔに与え
ら几た数ＡおよびＢの１固々のビットを相応の仕方で処
理する。群Ｇ１およびＧ２の全体として４つのけた上げ
経路内で同時のけた一ヒげ一巡がそれぞれの最下位ステ
ップから最」三位ステップへと行なわｉｔ、その際に回
路４および２】内で形成されるけた上げはそ１ｔぞれ１
つの瓦想の入力側けた」二げ０”を考慮に入れており、
他方回路５および２３内で形成されるけたヒげはぞＪｔ
ぞれ１つの仮想の入力側けｒ、Ｚ ｋげパ１゛から出発
する。加えて、個々のけた一Ｌげ経路のなかで形成さ几
るけた」二げが、個々のステップに与えらｉするビット
からそれぞれ通常のけた上げ一巡の意味で生ずる。
々のビットを加所し、他方同時に群Ｇ２はそオｔに与え
ら几た数ＡおよびＢの１固々のビットを相応の仕方で処
理する。群Ｇ１およびＧ２の全体として４つのけた上げ
経路内で同時のけた一ヒげ一巡がそれぞれの最下位ステ
ップから最」三位ステップへと行なわｉｔ、その際に回
路４および２】内で形成されるけた上げはそ１ｔぞれ１
つの瓦想の入力側けた」二げ０”を考慮に入れており、
他方回路５および２３内で形成されるけたヒげはぞＪｔ
ぞれ１つの仮想の入力側けｒ、Ｚ ｋげパ１゛から出発
する。加えて、個々のけた一Ｌげ経路のなかで形成さ几
るけた」二げが、個々のステップに与えらｉするビット
からそれぞれ通常のけた上げ一巡の意味で生ずる。
こｉｔらの・１つのけた七げ一巡の終了咬に回路２２．
２４．１１および１３を含めて［べてのけた上げ論理回
路の出力端に充けるけｌこにけが怠りつまよになる。続
いて最下位ステップＳＴｉ に実際の入力側けたＬげＥ
ｌが与えられ、それにより群０１の７１かで第Ｉのけた
」二げ経路（）；ｉ −０にオける）の丁べてのけた一
Ｌげ論理回路２１・・・ ２２もしくは第２のけた一ヒ
げ経路（Ｅ １−１における）すべてのけた上げ論理回
路２３・・・ ２４がそれらに対応づけられている選択
論理回路の出力端（−接続されるので、個々のステップ
の第２の半加算器のけたヒげ入力端が第１または第２の
けた一Ｌげ経路のけた一Ｌげを与えられる。選択論理回
路２０により占められた切換状ｊ９１に相応してけたヒ
げＥ１＋□が、回路２２および２４内で形成された画け
た］二げから選択され、また共通の制御線１６（二６．
えられ、それにより第２の群Ｇ２の丁べての選択論理回
路１５・・・１８が第１のけた一ヒげ経路（Ｅ□＋□・
−〇 における）′Ｄすべてのけた」二げ論Ｊｌｌｊ回
路４・・・ 】１もしくは第２のけた一Ｌげ経路（Ｅ
ｉ ＋ｍ”−１ζ二おける）のすべてのけた−にげ論理
回路５〕・・・ １３ をそれらに対応づけらオｔてい
る選択論理回路の出力端に接続する。その際（二再び個
々のステップの第２の半加算器のけた一ヒげ入力端がそ
れぞれＧ２の第１または第２のけたＬげ経路内で形成さ
几たけたーヒげを与えられる。そメｔぞれ第１または第
２のけた上げ経路からのけたｔげの群ごとの選択により
個々のステップの第２の半加算器に対して必要とされる
けたＬげが生ずるので、加算結果を示す和ＳｉないしＳ
ｉ＋２ｍ−１が形成さ几得る。同時に出力端１９（二お
けるけたｔげＣａｕｓも意のままになる。
２４．１１および１３を含めて［べてのけた上げ論理回
路の出力端に充けるけｌこにけが怠りつまよになる。続
いて最下位ステップＳＴｉ に実際の入力側けたＬげＥ
ｌが与えられ、それにより群０１の７１かで第Ｉのけた
」二げ経路（）；ｉ −０にオける）の丁べてのけた一
Ｌげ論理回路２１・・・ ２２もしくは第２のけた一ヒ
げ経路（Ｅ １−１における）すべてのけた上げ論理回
路２３・・・ ２４がそれらに対応づけられている選択
論理回路の出力端（−接続されるので、個々のステップ
の第２の半加算器のけたヒげ入力端が第１または第２の
けた一Ｌげ経路のけた一Ｌげを与えられる。選択論理回
路２０により占められた切換状ｊ９１に相応してけたヒ
げＥ１＋□が、回路２２および２４内で形成された画け
た］二げから選択され、また共通の制御線１６（二６．
えられ、それにより第２の群Ｇ２の丁べての選択論理回
路１５・・・１８が第１のけた一ヒげ経路（Ｅ□＋□・
−〇 における）′Ｄすべてのけた」二げ論Ｊｌｌｊ回
路４・・・ 】１もしくは第２のけた一Ｌげ経路（Ｅ
ｉ ＋ｍ”−１ζ二おける）のすべてのけた−にげ論理
回路５〕・・・ １３ をそれらに対応づけらオｔてい
る選択論理回路の出力端に接続する。その際（二再び個
々のステップの第２の半加算器のけた一ヒげ入力端がそ
れぞれＧ２の第１または第２のけたＬげ経路内で形成さ
几たけたーヒげを与えられる。そメｔぞれ第１または第
２のけた上げ経路からのけたｔげの群ごとの選択により
個々のステップの第２の半加算器に対して必要とされる
けたＬげが生ずるので、加算結果を示す和ＳｉないしＳ
ｉ＋２ｍ−１が形成さ几得る。同時に出力端１９（二お
けるけたｔげＣａｕｓも意のままになる。
第１図（二よる１つの加算ユニットの加算時間１゛は、
ｍステップの１つの群ンテとえばＧ１の加１．ｔ１、時
間に相応する第１の部分ｔ１と、選択論理回路２０の切
換時間を示Ｔ第２の部分ｔ２と、選択論理回路１８の一
巡時間から成る第３の部分ｔ３とから成っている。その
際、関係式’ｒ−ｔ １ ＋ ｔ２＋ｔ３が成り立つ。
ｍステップの１つの群ンテとえばＧ１の加１．ｔ１、時
間に相応する第１の部分ｔ１と、選択論理回路２０の切
換時間を示Ｔ第２の部分ｔ２と、選択論理回路１８の一
巡時間から成る第３の部分ｔ３とから成っている。その
際、関係式’ｒ−ｔ １ ＋ ｔ２＋ｔ３が成り立つ。
全体で２ｍステップであるＣ二もかか：（つらずｔｌが
ｍステップの単一の群の加算時間（二しか相応していな
いので、丁べての２ｍステップ（畷ったり単一のけた工
げ一巡を有する従来の加算器に＜らべて加算時間Ｔをは
るかに短くするコトができる。
ｍステップの単一の群の加算時間（二しか相応していな
いので、丁べての２ｍステップ（畷ったり単一のけた工
げ一巡を有する従来の加算器に＜らべて加算時間Ｔをは
るかに短くするコトができる。
第１図中にそれぞれＧ２に相応して構成さＪｔている別
の群Ｇ３ないしＧＫが設けられる場合、加算時間Ｔは部
分ｔ２に係数（Ｋ−１）を乗算した範囲でしか増大しな
い。その際にｔｌおよびｔ３の部分は不変Ｃ二とどまる
。丁なわち、加算−［べきｐ Ａ オよびＪ３の−ｊげ
）大きな語幅に−ｍ（二おいて、丁べてのＫ −Ｉｎス
テップにわたり単一のけ、てヒげ一巡を何する従来の加
算器にくらべて処理速度をはるかに高めることができる
。
の群Ｇ３ないしＧＫが設けられる場合、加算時間Ｔは部
分ｔ２に係数（Ｋ−１）を乗算した範囲でしか増大しな
い。その際にｔｌおよびｔ３の部分は不変Ｃ二とどまる
。丁なわち、加算−［べきｐ Ａ オよびＪ３の−ｊげ
）大きな語幅に−ｍ（二おいて、丁べてのＫ −Ｉｎス
テップにわたり単一のけ、てヒげ一巡を何する従来の加
算器にくらべて処理速度をはるかに高めることができる
。
本発明の１つの実施態（、（として、最下位ステップを
含んでいる群を第１図中の０１よりも簡単（−構成子５
ことは目的にかなっている。この実施態様をこのような
簡単化さオｔた最下位群ＧＯを示す第２図により説明す
る。ＱＯは第１図の群Ｇ」の前に接続され、また加算ユ
ニットの最下位ステップは４）はやステップＳ′ｒｉ
からではなく全体で１１１ステツプを含んでいる群ＧＯ
の第１のステップであるステップＳＴｏ から成ってい
る。第２図Ｃ二示されているようＣ二、ＧＯの個々のス
テップは互いに同様に構成さオｔている。こｎらのステ
ップはそオｔぞれｊつの第１の半加算器たとえば２７を
有し、その入力端はデュアル数ＡおよびＢの対応づけら
れているビットたとえばＡ。およびＢ。を与えられてい
る。出力端２８（二おいて取出し可能な中間相は第２の
半加算器２９（１与えられ、この半ＩＪＩＩ ′ｌ：、
１−器には４つの入力側けた一Ｌげも通知される。ステ
ップＳＴｏの場合、１つの端子３０を介して与えられる
このけた」−げはＣ８□。で示さ、ｌｔでいる。半加算
器２７のけた上げ出力端３２と出力端２８と端子３０と
に入力端で接続されている１つのけた上げ論理回路３１
はステップＳ Ｔ ｏのけたヒげを形成し、これをけ７
’、： ｌげ論理回路３］’にも混ＧＯの後続のステッ
プＳＴ８の第２の半加算器２９’にも与える。ステップ
ＳＴＩ の他の部分１１」」路はＳＴ Ｏの相応の部分
回路の参照符号にダッシュ記号を追加した参照符号を付
されている。ステップ５Ｔｒｎ−１のけたＪ−げ論理回
路３２は、第１図のステップＳＴｉ に通知されるけた
上げＥｉを形成−ｒる。
含んでいる群を第１図中の０１よりも簡単（−構成子５
ことは目的にかなっている。この実施態様をこのような
簡単化さオｔた最下位群ＧＯを示す第２図により説明す
る。ＱＯは第１図の群Ｇ」の前に接続され、また加算ユ
ニットの最下位ステップは４）はやステップＳ′ｒｉ
からではなく全体で１１１ステツプを含んでいる群ＧＯ
の第１のステップであるステップＳＴｏ から成ってい
る。第２図Ｃ二示されているようＣ二、ＧＯの個々のス
テップは互いに同様に構成さオｔている。こｎらのステ
ップはそオｔぞれｊつの第１の半加算器たとえば２７を
有し、その入力端はデュアル数ＡおよびＢの対応づけら
れているビットたとえばＡ。およびＢ。を与えられてい
る。出力端２８（二おいて取出し可能な中間相は第２の
半加算器２９（１与えられ、この半ＩＪＩＩ ′ｌ：、
１−器には４つの入力側けた一Ｌげも通知される。ステ
ップＳＴｏの場合、１つの端子３０を介して与えられる
このけた」−げはＣ８□。で示さ、ｌｔでいる。半加算
器２７のけた上げ出力端３２と出力端２８と端子３０と
に入力端で接続されている１つのけた上げ論理回路３１
はステップＳ Ｔ ｏのけたヒげを形成し、これをけ７
’、： ｌげ論理回路３］’にも混ＧＯの後続のステッ
プＳＴ８の第２の半加算器２９’にも与える。ステップ
ＳＴＩ の他の部分１１」」路はＳＴ Ｏの相応の部分
回路の参照符号にダッシュ記号を追加した参照符号を付
されている。ステップ５Ｔｒｎ−１のけたＪ−げ論理回
路３２は、第１図のステップＳＴｉ に通知されるけた
上げＥｉを形成−ｒる。
けた」二げ論理回路３１・・・ ３２はこれらを互いに
接続する桿線と共に、そオｔぞれ使用さ、Ｉｔている群
Ｇ１ないしＧＫの二重のけた上げ経路と異なり、単一の
けた上げ経路を形成する。ステップＳＴ。
接続する桿線と共に、そオｔぞれ使用さ、Ｉｔている群
Ｇ１ないしＧＫの二重のけた上げ経路と異なり、単一の
けた上げ経路を形成する。ステップＳＴ。
ないし５Ｔｎ１．、、】 の和出力端から、群ＧＯの個
々のけたに対応づζすられている部分和Ｓ。ないしＳｍ
−１が取出さ、Ｉｒ得る。群ＧＯの加算時間は他の許の
加Ｗ時間にイＬＩ ’ｒＪ シまたこれらと一致してい
るので、ステップＧ１およびＧ２がらまたはＧ１ないし
Ｇ Ｋ ｉ’ｒ・ら成るＩノロ算ユニットの加算時間は
ＧＯの追加により増大されない。
々のけたに対応づζすられている部分和Ｓ。ないしＳｍ
−１が取出さ、Ｉｒ得る。群ＧＯの加算時間は他の許の
加Ｗ時間にイＬＩ ’ｒＪ シまたこれらと一致してい
るので、ステップＧ１およびＧ２がらまたはＧ１ないし
Ｇ Ｋ ｉ’ｒ・ら成るＩノロ算ユニットの加算時間は
ＧＯの追加により増大されない。
Ｇ２と省ｌ′Ｊ６シて単にステップＧｌおよびＧＯから
成っていれは、加算時間Ｔは値ｔｌ＋ｔ３に減少丁６゜
ここに、ｔ３は回ｎｌ＋５２０の切換時間である。
成っていれは、加算時間Ｔは値ｔｌ＋ｔ３に減少丁６゜
ここに、ｔ３は回ｎｌ＋５２０の切換時間である。
群Ｇ１ないしＧ Ｋを有する加算ユニットの１っの実施
伸］として、ヒ１立の１洋の１−′用ｉ： １１．−は
−ヒフル以七、たとえばＧＫ、が下位のＩｒ１ｉ＝ 、
たとえばＧｌ、よりも多数のステップを有することは目
的にかなっている。このステップ数の増大は許さオする
。なぜならば、個々の群の最上位ステップＣ二そ１ｔぞ
れ対応づけられている選択論理回路の接続は順次ｒ′−
＃’ｊなわれ、また群Ｇ（Ｋ−１）を含めてすべての群
ζ二対してそのために必要とさ几る時間ＩＭは７ことえ
は（Ｋ−２）・ｔ２であるからである。しかし、そｉｔ
（二よって群ＧＫに対−［る加算時間がこの時間幅だけ
増大さＪｔ得る。換言Ｔ、ｌ”Ｌば、（、ンＩ（に対「
乙ステップ数がイ１］応に増加さ几得ろ。このような措
置（二より加算ユニットの所与のステップ数Ｎ（二重６
いて群の数Ｋが減ぜられ、このことは加覗時間゛ｒの一
層の減少を意味する。
伸］として、ヒ１立の１洋の１−′用ｉ： １１．−は
−ヒフル以七、たとえばＧＫ、が下位のＩｒ１ｉ＝ 、
たとえばＧｌ、よりも多数のステップを有することは目
的にかなっている。このステップ数の増大は許さオする
。なぜならば、個々の群の最上位ステップＣ二そ１ｔぞ
れ対応づけられている選択論理回路の接続は順次ｒ′−
＃’ｊなわれ、また群Ｇ（Ｋ−１）を含めてすべての群
ζ二対してそのために必要とさ几る時間ＩＭは７ことえ
は（Ｋ−２）・ｔ２であるからである。しかし、そｉｔ
（二よって群ＧＫに対−［る加算時間がこの時間幅だけ
増大さＪｔ得る。換言Ｔ、ｌ”Ｌば、（、ンＩ（に対「
乙ステップ数がイ１］応に増加さ几得ろ。このような措
置（二より加算ユニットの所与のステップ数Ｎ（二重６
いて群の数Ｋが減ぜられ、このことは加覗時間゛ｒの一
層の減少を意味する。
本発明による回路構想は、１つの加ηＩ 、：１．−ッ
トの全ステップ数が８ないしＪＯにわたっているかぎり
、加算ユニットの作動、ｌ；ｇ度のきわ立った１−？１
を許Ｔ０ 第３図には、第１図（二よる加算ユニットのステップＳ
Ｔｉ＋２ｍ−１の１つの好ましい実施例が示されており
、その際に他のステップが相応に構成さ）ｔていること
は目的にかなっている。個々の群の最下位ステップＵ）
みはこれからのわずかな偏差を、図示されている屯択論
理回路の範囲内で示しており、しかしこｉｔらの選択論
理回路は第１図から推察可能である。
トの全ステップ数が８ないしＪＯにわたっているかぎり
、加算ユニットの作動、ｌ；ｇ度のきわ立った１−？１
を許Ｔ０ 第３図には、第１図（二よる加算ユニットのステップＳ
Ｔｉ＋２ｍ−１の１つの好ましい実施例が示されており
、その際に他のステップが相応に構成さ）ｔていること
は目的にかなっている。個々の群の最下位ステップＵ）
みはこれからのわずかな偏差を、図示されている屯択論
理回路の範囲内で示しており、しかしこｉｔらの選択論
理回路は第１図から推察可能である。
詳Ａ３１１には、ステップＳＴｉ＋２ｍ−１の第１の半
加算器ＩＩはｊつの入力Ｉ１１１１回路３３から成り、
その入力端は加算器べきビットＡ１４−２ｍ ｌ およ
びＢｉ＋２ｍ−１ｋ与ｌら′ｉ”している。その出力端
は第２のノア回路３４の第１の入力端と接続さ几て陀り
、このノアｒｌＪ路の出力端が半）用児器の出力端２′
をなしてハる。ノア回路３４の第２の入力端はアンド：
λ」路コう５の出力端と接続さｉｔており、その人力☆
；１１：はノア回路３３の入力端に並ｌＩ］に接続され
ている。さら（二、１つのアンド回路：う６が設けら、
Ｉｔており、その入力端はノア回路３３の入力端に同じ
く並列に接続さ几ており、またその出力端はけた上げ出
力端８“を形成している。第２の半加算器３“は１つの
オア回路３７を設けられており、その入力端はｉｉの半
加算器〕〃の出力端２“とステップＳＴｉ＋ｍ−２の選
択論理回路１５”Ｕ〕出出刃端７′とに接続さ几て忘り
、またその出力端は１つのナンド回路３８の第１の入力
端（岬妾続さｆｔている。ナンド回路３８の第２の入力
９１１１；は１つの：Ｊ−ンド回路３９の出力端と接続
されてｔ６す、その入力端はオア回路３７の入力端に並
列に接続されている。ナンド回路３８の出力端はステッ
プＳＴｉ＋２＋ｎ−ｉの和出力端である。
加算器ＩＩはｊつの入力Ｉ１１１１回路３３から成り、
その入力端は加算器べきビットＡ１４−２ｍ ｌ およ
びＢｉ＋２ｍ−１ｋ与ｌら′ｉ”している。その出力端
は第２のノア回路３４の第１の入力端と接続さ几て陀り
、このノアｒｌＪ路の出力端が半）用児器の出力端２′
をなしてハる。ノア回路３４の第２の入力端はアンド：
λ」路コう５の出力端と接続さｉｔており、その人力☆
；１１：はノア回路３３の入力端に並ｌＩ］に接続され
ている。さら（二、１つのアンド回路：う６が設けら、
Ｉｔており、その入力端はノア回路３３の入力端に同じ
く並列に接続さ几ており、またその出力端はけた上げ出
力端８“を形成している。第２の半加算器３“は１つの
オア回路３７を設けられており、その入力端はｉｉの半
加算器〕〃の出力端２“とステップＳＴｉ＋ｍ−２の選
択論理回路１５”Ｕ〕出出刃端７′とに接続さ几て忘り
、またその出力端は１つのナンド回路３８の第１の入力
端（岬妾続さｆｔている。ナンド回路３８の第２の入力
９１１１；は１つの：Ｊ−ンド回路３９の出力端と接続
されてｔ６す、その入力端はオア回路３７の入力端に並
列に接続されている。ナンド回路３８の出力端はステッ
プＳＴｉ＋２＋ｎ−ｉの和出力端である。
けたＬげ論理回路１１は１つのノア回路４０／Ｊ）ら成
っており、その第】の入力端は出力端８″と接続さ肌て
おり、またその第２の入力端は１つのアンド回路４１の
出力端と接続さＪｔて忘り、アンド回路−１１の２つの
入力端はぞ１１．ぞ几出刃端２″と導線６〃とに接続さ
れている。その際にノ４線０“はステップＳ Ｔｉ＋ｚ
ｍ−２およびＳＴｉ＋２ｍ−１の群Ｇ２の第１のけた４
二げ経路内に位置するけた−にげ論理回路を接続してい
る。ノア回路４０の出力端は回路１１の出力端】２を形
成している。（０応の構成をけたＬげ論理回路１３もイ
イし、その際に導線（、〃の代わりに導線７ｒがステッ
プＳＴｉ＋２１１−２およびＳ’［’ｌ＋２＋。−１の
群Ｇ２の第２のけた」二げ経路内に位置するけた一ヒげ
論理回路を接続しており、また出力端１２の代わり（三
田刃端］４がけ７こ−にげ論理回ｂ；１の出力端を形成
している。
っており、その第】の入力端は出力端８″と接続さ肌て
おり、またその第２の入力端は１つのアンド回路４１の
出力端と接続さＪｔて忘り、アンド回路−１１の２つの
入力端はぞ１１．ぞ几出刃端２″と導線６〃とに接続さ
れている。その際にノ４線０“はステップＳ Ｔｉ＋ｚ
ｍ−２およびＳＴｉ＋２ｍ−１の群Ｇ２の第１のけた４
二げ経路内に位置するけた−にげ論理回路を接続してい
る。ノア回路４０の出力端は回路１１の出力端】２を形
成している。（０応の構成をけたＬげ論理回路１３もイ
イし、その際に導線（、〃の代わりに導線７ｒがステッ
プＳＴｉ＋２１１−２およびＳ’［’ｌ＋２＋。−１の
群Ｇ２の第２のけた」二げ経路内に位置するけた一ヒげ
論理回路を接続しており、また出力端１２の代わり（三
田刃端］４がけ７こ−にげ論理回ｂ；１の出力端を形成
している。
選択層ＪＴＪ回路】５〆は１つのノア回路４２から成っ
ており、その第１の入力端は１つり）アンド回路４３の
出力’）、’ｉｉｉと凄続さ；ルてぢり、アンド回路・
１３の両人力Ｊ：ｎ；はそルぞ几制御線１６および４線
７″と接続さ几でいる。ノア回路４２の第２の人力・１
．１□１は４ ｆｓ ｆｉ“ど接続さオｔており、他方
その出力端は回路１５“の出力端１７″を形成している
。
ており、その第１の入力端は１つり）アンド回路４３の
出力’）、’ｉｉｉと凄続さ；ルてぢり、アンド回路・
１３の両人力Ｊ：ｎ；はそルぞ几制御線１６および４線
７″と接続さ几でいる。ノア回路４２の第２の人力・１
．１□１は４ ｆｓ ｆｉ“ど接続さオｔており、他方
その出力端は回路１５“の出力端１７″を形成している
。
第３図にＬり説明さ７ｔた回ｈ′を部う）０〕うち″ｉ
″Ｓｊ図中に金主ｔ１べい／）回路１４３分は１■Ｊ図
中と同一の参照符号γビ；−１さルＣいる。
″Ｓｊ図中に金主ｔ１べい／）回路１４３分は１■Ｊ図
中と同一の参照符号γビ；−１さルＣいる。
以上に説明した演算ユニットは、丁べてのビットＢ０が
反転されて与えられ、また最下位ステン・プ（二、５え
られる（すたに〈ヂＥ１ ま定はＣｅｉｎが１″から成
ることによって、２の補数′表示内に存在する２進数Ａ
、Ｂの減算Ａマイナス１３のためｌ二も利用さね得る。
反転されて与えられ、また最下位ステン・プ（二、５え
られる（すたに〈ヂＥ１ ま定はＣｅｉｎが１″から成
ることによって、２の補数′表示内に存在する２進数Ａ
、Ｂの減算Ａマイナス１３のためｌ二も利用さね得る。
加算器／減′ｌ＃器の切換が望」、１ｔｆ１．ば、ビッ
トＢｉが排他的１７回路Ｘ。ないしＸ□＋２１１１−１
の第１の入力端（三路えられ、その第２の入力端には
それぞオを信号パ０゛（加算用）または１′″（減算用
）が与えらｉする。そθ）際にＸ。
トＢｉが排他的１７回路Ｘ。ないしＸ□＋２１１１−１
の第１の入力端（三路えられ、その第２の入力端には
それぞオを信号パ０゛（加算用）または１′″（減算用
）が与えらｉする。そθ）際にＸ。
ないしＸ ｉ ＋２ｍ−１の出力は第Ｊの生卵′ｉに器
のＢ用の入力端定とえば１，２７よたは２７′にＪジえ
らＪｔでいる。その際に排他的オア回路は第３図中θ）
ブロック３〃に相応して構！戊さノｔていてよい。
のＢ用の入力端定とえば１，２７よたは２７′にＪジえ
らＪｔでいる。その際に排他的オア回路は第３図中θ）
ブロック３〃に相応して構！戊さノｔていてよい。
第１図は本発明（二より構成さ、！ｔだ１つのマルチス
テップの演算ユニットのブｌ−Ｊツク同略図、弔２図は
第１図中に示さｉｔているステ、′ブの前Ｃ二Ｘ続さ、
ｔする別の数のステップのブロック回路図、弔３因は第
１図による１つのステップを実現する回路の回路図であ
る。 １．３・・・半加算器、 ４．５．１１．１３・・・け
た−１−げ論理向；洛、１５〜１８・・・選択論理回路
、２１〜２４・・・けた上げ論理回路、２７．２９・・
・半加算器、３］、３２・・・けた上げ論理回路、３３
．３４・・・ノア回路、 ３５．３６・・・アンド回路
、 ３７・・・オア回路、 ３８．３９・・・ ナンド
１（１）賂、４０．４２・・・ ノア回路、４３・・・
アンド回路。 ＦＩＧ ２ ＦＩＧ ３
テップの演算ユニットのブｌ−Ｊツク同略図、弔２図は
第１図中に示さｉｔているステ、′ブの前Ｃ二Ｘ続さ、
ｔする別の数のステップのブロック回路図、弔３因は第
１図による１つのステップを実現する回路の回路図であ
る。 １．３・・・半加算器、 ４．５．１１．１３・・・け
た−１−げ論理向；洛、１５〜１８・・・選択論理回路
、２１〜２４・・・けた上げ論理回路、２７．２９・・
・半加算器、３］、３２・・・けた上げ論理回路、３３
．３４・・・ノア回路、 ３５．３６・・・アンド回路
、 ３７・・・オア回路、 ３８．３９・・・ ナンド
１（１）賂、４０．４２・・・ ノア回路、４３・・・
アンド回路。 ＦＩＧ ２ ＦＩＧ ３
Claims (1)
- 【特許請求の範囲】 １） １一つの全加算器としてまとめられている２つの
半ＩＪ［］算器と１．これらの半加算器のけた上げから
それぞれ隣接する上位ステップに与えるべき１つのけ７
Ｃ−ｈ ｉデ乞形Ｔｉ５ Ｔる１つのＣすた］二げ論理
回路とをそれぞれ有する複数個のステノプルら成るディ
ジタル演算ユニットにおいて、ステップが少なくとも２
つの群（Ｇｌ、Ｇ２）に分割されており、少なくとも１
つの群（Ｇ２）のなかＣ二、その群のすべてのステップ
にわたって延び−Ｃ＝りまた各ステップ内にそれぞれ１
つのけた」二げ論理回路（４，２５，１１，１３）を含
んでいる２つの別々のけた−にげ経路が設けら几ており
、そオｔらのうちεｌ Ｊのけた一ヒ（ヂ経１′各（４
・・・ １１）はその群（Ｇ２）の最下位ステップ（Ｓ
Ｔｉ＋ｍ）（二Ｉ５−えらオｔた］つの所定のけりにげ
°゛０”を顧慮するように構成されており、他方第２の
けた上げ経路（５・・・ １３）は相応の１つの所定の
けた」二げ１′′を顧慮するように構成されでおり、各
ステップの両けた一ヒげ論理回ＩＪ（４，５）が１つの
対応づけられている選択論理回路（１５）を介して、そ
れぞれ隣接する上位ステップ（ＳＴ・ ）の一方の１＋
ｌＴ］−）］ 半ノ用算器（３勺と接続されており、また１つの群（Ｇ
２）のなかでこれらの対応づけら２ｔている選択論理回
路（］５・・・ 】８）力丁べてが１つの共通の選択線
（１６）を介して駆動され得ることを特徴とするデ・ｒ
ジタル演算ユニット。 ｉ）第１および第２のけた一ヒげ経路のなかに配置され
ているけた上げ論理回路が、隣接する上位ステップ（二
当該けた」二げ経路を介して与えるべきそれぞれｊつの
けた」二げを形成し、その際（二部１または第２のけた
」−は経路内（二位置するけた上げ論理回路の各々が、
それに隣接する下位ステップから第１または第２のけた
上げ経路を介して与えられたけた上げに関係して、けた
上げを形成することを特徴とする特許請求の範囲第】項
記載のディジタル演算ユニット。 ３） １つのステップ（ｓＴｉ＋２ｍ−１）内に設けら
２ｔている両けた上げ論理回路（１１，１３）が第】の
入力端を介して互いに並列に接続さ２ｔており、また一
方の半加算器（１＃Ｊのけた上げおよび和出力端（８＃
、 ２＃ ）とそれぞ几接続されており、またそれらが
別の入力端を介して付属の群（Ｇ２）の向けた上げ経路
（＋ｊ″、７”）と個々の対ムロづけで接続さａｔ、て
いることケ特徴とＴる特許請求の範囲第１項または・、
１０２項記載のディジタル演算ユニット。 ４） １つの群（Ｇ２）の共通の選択線（１６）がこの
群の最下位ステップ（ＳＴ１イ）の−万のやす口算器（
３）のけた」二げ用の入力端と接続さ２”していること
を特徴とする特許請求の範囲第１項ないし第３項のいず
れかにご己載のディジタル演算ユニット。 ５）１つの群に対応づけらＪｔている゛ヂベての選択論
理回路（１５・・・ １８）が第１つ切換状態では第】
のけた上げ経路のけたＬげ論理回路（４・・・ １１）
のみをそれぞｉＪＱ接するＬ位ステップの半加算器と接
続し、また第２の切換状態では第２のけ７と上げ経路の
けた−にげ論理回路（５・・・ １３）のみを前記半υ
口算器と接続し、その際に第１の切換状態はその群（Ｇ
２）の最下位ステップ（ＳＴｉ＋ｍ）への１つのけた」
二げ０°”の供給の際に、また第２の切換状態は１つの
けた上げ°゛】″の供給の際に存在−「ることを特徴と
する特許請求の範囲第１項ないし第４項のいずオｔかに
記載のディジタル演算ユニット。 ６）選択論理回路（１５′ｚ３が１つのアンド回路（４
３）およびその出カ側θ月つのノア回路（４２）を含ん
でおり、前記アンド回路（４３）は一方の入力端で選択
線（１６）と、他方の入力端で第２のけた上げ経路（７
Ｉ）と接続されており、また前記ノア回路（４２）は一
方の入力端で第１のけた一ヒげ経路（ａ／／）と、他方
の入力端で前記アンド回路（４３）の出力端と接続され
ていることを特徴とする特許請求の範囲第５項記載のデ
ィジタル演算ユニット。 ７）上位のステップから成っている少なくとも１つの群
が、下位のステップから成っている１つまたはそれ以上
の群よりも多数のステップ？何することを特徴とする特
許請求の範囲第１項ないし第６項のいず」ｔかＣ′一記
載のディジタル演算ユニット。 ８）”２の補数″表示内に存在する２つの２進”ｈＡ、
Ｂθ）差引きＡマイナスＢの実行のためにビットＡ１が
１固々のステップ（ＳＴｉ）の第１の半！ＩＯＱ器の第
】の入力端に与えられ、刃端に反転して与えらル、その
際（二液下位ステップは入力側のけたＬげ°゛１″を与
えられていることを特徴とする特許請求の範囲第１項な
いし第７項のいずれかに記載のデ・「ジタル演算ユニッ
ト。 ９）個々のステップ（ＳＴｉ）の第１の半ガ日算器の一
方の入力端の前にそれぞれ１つの排他的オア回路が接続
されており、七〇）際に排他的１７回路の第】の入力端
はそオｔぞれ一方の２進数Ｂのビットを与えられており
、ｉ １ （ＩＩ）半加算器の他方の入力端は第２０〕
２進数Ａのビットと接続されており、また排他的オアゲ
ー１の第２の入力端はＡおよびＢの加算の実行のために
０”と、また差引きＡマイナスＢの実行のために°゛１
”と接続されていることを特徴とする特許請求の範囲第
１項ないし第７項のいず几かに記載のディジタル演算ユ
ニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833323607 DE3323607A1 (de) | 1983-06-30 | 1983-06-30 | Digitales rechenwerk |
| DE3323607.0 | 1983-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039241A true JPS6039241A (ja) | 1985-03-01 |
| JPH0460251B2 JPH0460251B2 (ja) | 1992-09-25 |
Family
ID=6202799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134983A Granted JPS6039241A (ja) | 1983-06-30 | 1984-06-29 | デイジタル演算ユニツト |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4675837A (ja) |
| EP (1) | EP0130397B1 (ja) |
| JP (1) | JPS6039241A (ja) |
| CA (1) | CA1211847A (ja) |
| DE (2) | DE3323607A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8531380D0 (en) * | 1985-12-20 | 1986-02-05 | Texas Instruments Ltd | Multi-stage parallel binary adder |
| US4764888A (en) * | 1986-03-03 | 1988-08-16 | Motorola, Inc. | N-bit carry select adder circuit with double carry select generation |
| EP0257362A1 (de) * | 1986-08-27 | 1988-03-02 | Siemens Aktiengesellschaft | Addierer |
| DE3880825T2 (de) * | 1987-08-25 | 1993-11-11 | Hughes Aircraft Co | Anordnung zur schnellen addition von binärzahlen. |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| US5272662A (en) * | 1991-01-31 | 1993-12-21 | The United States Of America As Represented By The Secretary Of The Air Force | Carry multiplexed adder |
| RU2131145C1 (ru) | 1998-06-16 | 1999-05-27 | Закрытое акционерное общество Научно-технический центр "Модуль" | Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор |
| US7200629B2 (en) * | 2002-01-04 | 2007-04-03 | Infineon Technologies Ag | Apparatus and method for Fast Hadamard Transforms |
| JP3540807B2 (ja) * | 2002-08-27 | 2004-07-07 | 沖電気工業株式会社 | 加算器，乗算器，及び集積回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2954168A (en) * | 1955-11-21 | 1960-09-27 | Philco Corp | Parallel binary adder-subtracter circuits |
| US3100835A (en) * | 1960-01-06 | 1963-08-13 | Ibm | Selecting adder |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| NL7601785A (nl) * | 1976-02-23 | 1977-08-25 | Philips Nv | Meer-cijferig rekenorgaan. |
| DE2647982A1 (de) * | 1976-10-22 | 1978-04-27 | Siemens Ag | Logische schaltungsanordnung in integrierter mos-schaltkreistechnik |
| DE3035631A1 (de) * | 1980-09-20 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaerer mos-paralleladdierer |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
| US4525797A (en) * | 1983-01-03 | 1985-06-25 | Motorola, Inc. | N-bit carry select adder circuit having only one full adder per bit |
-
1983
- 1983-06-30 DE DE19833323607 patent/DE3323607A1/de not_active Withdrawn
-
1984
- 1984-06-04 DE DE8484106357T patent/DE3470238D1/de not_active Expired
- 1984-06-04 EP EP84106357A patent/EP0130397B1/de not_active Expired
- 1984-06-11 US US06/619,185 patent/US4675837A/en not_active Expired - Lifetime
- 1984-06-28 CA CA000457701A patent/CA1211847A/en not_active Expired
- 1984-06-29 JP JP59134983A patent/JPS6039241A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1211847A (en) | 1986-09-23 |
| EP0130397A1 (de) | 1985-01-09 |
| DE3323607A1 (de) | 1985-01-03 |
| EP0130397B1 (de) | 1988-03-30 |
| DE3470238D1 (en) | 1988-05-05 |
| US4675837A (en) | 1987-06-23 |
| JPH0460251B2 (ja) | 1992-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4626825A (en) | Logarithmic conversion apparatus | |
| US3303477A (en) | Apparatus for forming effective memory addresses | |
| US4573137A (en) | Adder circuit | |
| US3296426A (en) | Computing device | |
| US4857882A (en) | Comparator array logic | |
| US4441158A (en) | Arithmetic operation circuit | |
| JPS6039241A (ja) | デイジタル演算ユニツト | |
| EP0303009B1 (en) | Signal generator for circular addressing | |
| US5109524A (en) | Digital processor with a four part data register for storing data before and after data conversion and data calculations | |
| US3603776A (en) | Binary batch adder utilizing threshold counters | |
| US4503511A (en) | Computing system with multifunctional arithmetic logic unit in single integrated circuit | |
| US3389377A (en) | Content addressable memories | |
| US3747070A (en) | Data field transfer and modification apparatus | |
| US4327355A (en) | Digital device with interconnect matrix | |
| US3753238A (en) | Distributed logic memory cell with source and result buses | |
| US4571701A (en) | Integrated circuit fast multiplier structure | |
| US4839848A (en) | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders | |
| GB1254929A (en) | Improvements in or relating to digital computers | |
| US3291974A (en) | Planar function generator using modulo 2 unprimed canonical form logic | |
| US3026035A (en) | Decimal to binary conversion | |
| US3260840A (en) | Variable mode arithmetic circuits with carry select | |
| US5077692A (en) | Information storage device with batch select capability | |
| GB2167583A (en) | Apparatus and methods for processing an array items of data | |
| US3032266A (en) | Decimal to binary conversion of numbers less than unity | |
| US3596075A (en) | Binary arithmetic unit |