JPS6161296A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS6161296A JPS6161296A JP59183533A JP18353384A JPS6161296A JP S6161296 A JPS6161296 A JP S6161296A JP 59183533 A JP59183533 A JP 59183533A JP 18353384 A JP18353384 A JP 18353384A JP S6161296 A JPS6161296 A JP S6161296A
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- JP
- Japan
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- transistor
- conductive
- transistors
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数個の不揮発性半導体メモリ素子のうち１個
を選択して読び出し、書込みを行なうデコーダ回路に関
する。
を選択して読び出し、書込みを行なうデコーダ回路に関
する。
近年の半導体記憶装置の高専５Ｌ化の度合いはめざまし
い。
い。
半専体記憶装置ｉ：ｉ：のメモリセルの面積は高専１１
１化に伴い縮少する。アドレス選択のためのデコーダ回
路はメモリセルのピッチと密接な関係を持ってパターン
配置される。したがってメモリ容量の増大に伴いそのデ
コーダ回路の配置ピッチは狭くなる。また１本のワード
線当りの容−＋ｉｋや抵抗は、高連化のためのメモリア
レイの分ｖ１を加味しても、高容量化に伴い増大する、
したがってデコーダバッファのサイズも大きなものにな
ってくる。
１化に伴い縮少する。アドレス選択のためのデコーダ回
路はメモリセルのピッチと密接な関係を持ってパターン
配置される。したがってメモリ容量の増大に伴いそのデ
コーダ回路の配置ピッチは狭くなる。また１本のワード
線当りの容−＋ｉｋや抵抗は、高連化のためのメモリア
レイの分ｖ１を加味しても、高容量化に伴い増大する、
したがってデコーダバッファのサイズも大きなものにな
ってくる。
大きなサイズのデコーダ回路を狭いピッチに配置すると
、ピッチとは逆方向の長さの著しい増大を招く。したが
ってパターン占有面積の小さいデコーダ回路の開発が高
容量化に伴い今後増々重要となる。
、ピッチとは逆方向の長さの著しい増大を招く。したが
ってパターン占有面積の小さいデコーダ回路の開発が高
容量化に伴い今後増々重要となる。
第２図は従来用いられている代表的なデコーダ回路（６
人力の例で示す）である。
人力の例で示す）である。
図においてＭ２９．Ｍ２Ｏ，Ｍ３３．Ｍ２Ｓ、Ｍ３７、
Ｍ３９．Ｍ４９．Ｍ２Ｏ，Ｍ５１ 、Ｍ５２はＰチャン
ネル型ＭＯ３）ランジスタ、Ｍ３１゜Ｍ ５ ２
、 Ｍ ５ ４ 、 Ｍ ５ ６． Ｍ
５ １（、Ｍ ４ ０ 、 Ｍ４１ 、Ｍ４２
．Ｍ２Ｓ、Ｍ４４はＮチャンネル型ＭＯ３）ランジスタ
、Ｍ２Ｓ、Ｍ４６．Ｍ４７゜Ｍ２Ｓ、はデプレノシゴン
型Ｎチャンネル型ＭτＳトランジスタ、Ａ９．Ａ１０１
Ａ１１ 、Ａ１２、Ａ１３．Ａ１４．はアドレス信号、
Ｔアゴ。
Ｍ３９．Ｍ４９．Ｍ２Ｏ，Ｍ５１ 、Ｍ５２はＰチャン
ネル型ＭＯ３）ランジスタ、Ｍ３１゜Ｍ ５ ２
、 Ｍ ５ ４ 、 Ｍ ５ ６． Ｍ
５ １（、Ｍ ４ ０ 、 Ｍ４１ 、Ｍ４２
．Ｍ２Ｓ、Ｍ４４はＮチャンネル型ＭＯ３）ランジスタ
、Ｍ２Ｓ、Ｍ４６．Ｍ４７゜Ｍ２Ｓ、はデプレノシゴン
型Ｎチャンネル型ＭτＳトランジスタ、Ａ９．Ａ１０１
Ａ１１ 、Ａ１２、Ａ１３．Ａ１４．はアドレス信号、
Ｔアゴ。
ａ 〒２ 、 ＴＴ〕＋ ｒＴ７はそれぞれ対応するア
ドレス信号の逆８８ｉｆ３ＪＡをとった信号、ｐＧ３．
ＰＯ２、は書込み時にはＬ（接地電位）となり、読び出
し時にはＨ（Ｐａ ａは読び出し電源［ＦＥ、ＶＯＯＩ
ＰＧ３は書込み電源電圧ＶＰＰ）となる制御信号。
ドレス信号の逆８８ｉｆ３ＪＡをとった信号、ｐＧ３．
ＰＯ２、は書込み時にはＬ（接地電位）となり、読び出
し時にはＨ（Ｐａ ａは読び出し電源［ＦＥ、ＶＯＯＩ
ＰＧ３は書込み電源電圧ＶＰＰ）となる制御信号。
ＷＬ５ 、ＷＬ６ 、ＷＬ７ 、ＷＬ８はワード線、１
１．１２．１！Ｓ、１４，１５，１６，１７゜１８．１
９は各節点である。
１．１２．１！Ｓ、１４，１５，１６，１７゜１８．１
９は各節点である。
次にＷＬ５が選択されたとして簡単に読び出し、書き込
みの場合について回路動作を説明する。
みの場合について回路動作を説明する。
まず読び出しの場合、Ａ９．Ａ１０の信号は共に読び出
し電源電圧１１ａａ（以下Ｈとするン、シたがって１１
は接地電位（以下りとする）となり、Ｍ２Ｓ、Ｍ２Ｓ、
ＭＢ２．Ｍ５９の各トランジスタは５ｊ１通状１．ｆｉ
ｊ 、 Ｍ ５４ 、 Ｍ ３６ 、 Ｍ ５ Ｂ 、
Ｍ ４０の各トランジスタは非導通状態になる。いま
ＷＬ５ワード線か選択としているので、Ａ１１〜Ａ１４
の各信号はそれぞれ１（、Ｌ、Ｌ、Ｌ、Ａ１１〜Ａ１ゴ
はＡ１１〜Ａ１４の逆論理信号であるのでそれぞれり、
Ｈ，Ｈ，Ｈとなる。Ａｉゴ〜Ｔ了］の各信号がそれぞれ
り、Ｈ，Ｈ，＋（であるということはＭ４１以外のトラ
ンジスタは、すべて１通状態となることを示す。したが
りて１２〜１５の各節点の電位はＨ，Ｌ、Ｌ、Ｌとなる
。読び出し状りを考えているので、ＰＯ４はＨ，ＰＯ２
は当込み電源電圧、したがってＭ２Ｓ、Ｍ４６．Ｍ４７
、Ｍ２Ｓの各トランジスタはすべて導ｊｕｌ伏聾、Ｍ４
９ 、 Ｍ ５０ 、 Ｍ ５１ 、 Ｍ ５２の各ト
ランジスタはすべて非専通状容となる。ゆえに１６はＨ
１１７，１８，４９はすべＴＩ、となり、ＷＬ５７−ド
線が選択される形となる。
し電源電圧１１ａａ（以下Ｈとするン、シたがって１１
は接地電位（以下りとする）となり、Ｍ２Ｓ、Ｍ２Ｓ、
ＭＢ２．Ｍ５９の各トランジスタは５ｊ１通状１．ｆｉ
ｊ 、 Ｍ ５４ 、 Ｍ ３６ 、 Ｍ ５ Ｂ 、
Ｍ ４０の各トランジスタは非導通状態になる。いま
ＷＬ５ワード線か選択としているので、Ａ１１〜Ａ１４
の各信号はそれぞれ１（、Ｌ、Ｌ、Ｌ、Ａ１１〜Ａ１ゴ
はＡ１１〜Ａ１４の逆論理信号であるのでそれぞれり、
Ｈ，Ｈ，Ｈとなる。Ａｉゴ〜Ｔ了］の各信号がそれぞれ
り、Ｈ，Ｈ，＋（であるということはＭ４１以外のトラ
ンジスタは、すべて１通状態となることを示す。したが
りて１２〜１５の各節点の電位はＨ，Ｌ、Ｌ、Ｌとなる
。読び出し状りを考えているので、ＰＯ４はＨ，ＰＯ２
は当込み電源電圧、したがってＭ２Ｓ、Ｍ４６．Ｍ４７
、Ｍ２Ｓの各トランジスタはすべて導ｊｕｌ伏聾、Ｍ４
９ 、 Ｍ ５０ 、 Ｍ ５１ 、 Ｍ ５２の各ト
ランジスタはすべて非専通状容となる。ゆえに１６はＨ
１１７，１８，４９はすべＴＩ、となり、ＷＬ５７−ド
線が選択される形となる。
次に書込みの場合、ＰＧ！ｌ 、ＰＯ２共にＬｌしたが
ってＭ ４９−、 Ｍ ５２のすべてのトランジスタが
得通状聾、１２，１６．＋４．＋５の各ｆＭｊ点の電位
は読び出しの場合と変わらない、ゆえにＭ２Ｓは非尋通
状、Ｉｌｌ、Ｍ４６〜Ｍ４Ｂのトランジスタはすべて導
通状態となる。したがって１６は書込み電源電圧Ｖｐｐ
、＋７．１８．１９は共にＬとなつ、ＷＬ５ワード線が
選択された形となる。
ってＭ ４９−、 Ｍ ５２のすべてのトランジスタが
得通状聾、１２，１６．＋４．＋５の各ｆＭｊ点の電位
は読び出しの場合と変わらない、ゆえにＭ２Ｓは非尋通
状、Ｉｌｌ、Ｍ４６〜Ｍ４Ｂのトランジスタはすべて導
通状態となる。したがって１６は書込み電源電圧Ｖｐｐ
、＋７．１８．１９は共にＬとなつ、ＷＬ５ワード線が
選択された形となる。
従来の回路をパターン構成上から考える。
一般に第２図のようなデコーダ回路はメモリアレイ間に
規則的な形で配置される。Ａ９〜Ａ１４゜ｒ了コ〜ｒ了
コのアドレス信号やＰＯ２，ＰＯ２の制御信号はメモリ
アレイ外の周辺回路で作られメモリアレイ間のデコーダ
回路に供給され、ＡＬ配線を使って各デコーダに各信号
が供給される。
規則的な形で配置される。Ａ９〜Ａ１４゜ｒ了コ〜ｒ了
コのアドレス信号やＰＯ２，ＰＯ２の制御信号はメモリ
アレイ外の周辺回路で作られメモリアレイ間のデコーダ
回路に供給され、ＡＬ配線を使って各デコーダに各信号
が供給される。
従来の回路では比較的外部から供給される信号線の数が
多いため、デコーダ領域中に占るＡＬの面積が大きい。
多いため、デコーダ領域中に占るＡＬの面積が大きい。
したがって各デコーダ自体の内部配線手段としてＡＬを
使える頻度が低下し、バター／全体としての占有面積が
大きくなるという欠点を持つ。
使える頻度が低下し、バター／全体としての占有面積が
大きくなるという欠点を持つ。
本発明はこのような欠点を解決するため、デコ−ダ回に
１１に外部から供給されるＩｔＥ号ｐｙの数が少ない回
ｊ’？ｉ Ｌ−７１＋％をｔ’Ｊるこ七を１．Ｊ的とし
°Ｃいる。
１１に外部から供給されるＩｔＥ号ｐｙの数が少ない回
ｊ’？ｉ Ｌ−７１＋％をｔ’Ｊるこ七を１．Ｊ的とし
°Ｃいる。
〔間舅点を１１１で決するための手段〕上記問題点を解
決するために、１つの相補型論理回路の出力をドレイン
と接続し、ゲートに隣接する前記相補型論理回路と同ゲ
ートの他の相補型論理回路の出力を入力し、ソースを接
地とするＮチャンネル型ＭＯ８）ランジスタと、前記Ｎ
チャンネル５Ｍ０Ｓトランジスタのゲートをドレインと
接続し、ゲートに前記Ｎチャンネル型ＭＯ８）ランジス
タのドレインを入力し、ソースを接地とするもう１つの
Ｎチャンネル型ＭＯ３）ランジスタを設は構成したもの
である。
決するために、１つの相補型論理回路の出力をドレイン
と接続し、ゲートに隣接する前記相補型論理回路と同ゲ
ートの他の相補型論理回路の出力を入力し、ソースを接
地とするＮチャンネル型ＭＯ８）ランジスタと、前記Ｎ
チャンネル５Ｍ０Ｓトランジスタのゲートをドレインと
接続し、ゲートに前記Ｎチャンネル型ＭＯ８）ランジス
タのドレインを入力し、ソースを接地とするもう１つの
Ｎチャンネル型ＭＯ３）ランジスタを設は構成したもの
である。
上記のように同ゲートでかつ隣接する相補型論理回路の
出力間をＮチャンネル型ＭＯ３）ランジスタのたすきか
け構成にすることによって、一方の出力がＨの時他の出
力は必然的にＬになるため、いままで出力毎にＬをコン
トロール必髪があったものを２つの出力毎にＬをコント
ロールすればよくなり、従来の回路にＩＬべ外部信号Ｉ
ｔがを２本減らすことができる。
出力間をＮチャンネル型ＭＯ３）ランジスタのたすきか
け構成にすることによって、一方の出力がＨの時他の出
力は必然的にＬになるため、いままで出力毎にＬをコン
トロール必髪があったものを２つの出力毎にＬをコント
ロールすればよくなり、従来の回路にＩＬべ外部信号Ｉ
ｔがを２本減らすことができる。
以下に本発明の実施例（６人力の場合）を図をもって説
明する。
明する。
第１図においてＭｌ 、Ｍ２．ＭＳ、Ｍ７．Ｍ９゜Ｍｌ
ｌ、Ｍ２Ｓ、Ｍ２６．Ｍ２７．Ｍ２ＳはＰチャンネル型
ＭＯ３）ランジスタ、ＭＳ、Ｍ４．Ｍ６、ＭＳ、Ｍｌｏ
、Ｍｌ２．Ｍｌ３．Ｍｌ４．Ｍｌ５、Ｍｌ６．Ｍｌ７．
Ｍｌ８．Ｍ１？、Ｍ２ＯはＮチャンネル型ＭＯ８）ラン
ジスタ、Ｍ２＋。
ｌ、Ｍ２Ｓ、Ｍ２６．Ｍ２７．Ｍ２ＳはＰチャンネル型
ＭＯ３）ランジスタ、ＭＳ、Ｍ４．Ｍ６、ＭＳ、Ｍｌｏ
、Ｍｌ２．Ｍｌ３．Ｍｌ４．Ｍｌ５、Ｍｌ６．Ｍｌ７．
Ｍｌ８．Ｍ１？、Ｍ２ＯはＮチャンネル型ＭＯ８）ラン
ジスタ、Ｍ２＋。
Ｍ２２．Ｍ２Ｓ、Ｍ２・４はデエプレノシ冒ン型Ｎチャ
ンネルＭＯ３）ランジスタ、Ａ１．Ａ２．Ａ５、Ａ４．
Ａ５．Ａ６はアドレス信号、Ａ７はＡ５とＡ４のＮτＲ
論理を取りた信号、Ａ８はＡ５とＡ６のＮ万Ｒ論理を取
った信号、ＰＧｌ、ＰＯ２は書込み時にはＬとなり、読
び出し時にはＨ（ただし、ＰＧｌは占込み電＃電圧ＶＰ
Ｆ）となる制御信号５Ｖｏｏは読び出し電源を圧、ＷＬ
ｉ、Ｗｌ。
ンネルＭＯ３）ランジスタ、Ａ１．Ａ２．Ａ５、Ａ４．
Ａ５．Ａ６はアドレス信号、Ａ７はＡ５とＡ４のＮτＲ
論理を取りた信号、Ａ８はＡ５とＡ６のＮ万Ｒ論理を取
った信号、ＰＧｌ、ＰＯ２は書込み時にはＬとなり、読
び出し時にはＨ（ただし、ＰＧｌは占込み電＃電圧ＶＰ
Ｆ）となる制御信号５Ｖｏｏは読び出し電源を圧、ＷＬ
ｉ、Ｗｌ。
２ 、ＷＬ３ 、ＷＬ４はワード綜、１，２，５．４．
５，６，７．ｕ、９は各ｒｂＪ点である。
５，６，７．ｕ、９は各ｒｂＪ点である。
次にＷＬ＋ワード線が選択されたとして簡単に読び出し
、占込みの場合について回路動作を説明する。
、占込みの場合について回路動作を説明する。
まず読び出しの場合、Ａ１．Ａ２の信号は共にＨｌ し
たがって１はＬとなり、ＭＳ、Ｍ７．Ｍ９、Ｍｌｌの各
トランジスタは導通状聾、Ｍ６１Ｍ８、Ｍｌｏ、Ｍｌ２
は非導通状聾となる。今ＷＬ１ワード線が選択としてい
るので、Ａ５〜Ａ６の各信号はそれぞれＨ，Ｌ、Ｌ、Ｌ
、Ａ７はＡ３とＡ４のＮＯＲ論理信号であるのでり、Ａ
８はＡ５とＡ６のＮ０ＲＵ理信号であるのでＨとなる。
たがって１はＬとなり、ＭＳ、Ｍ７．Ｍ９、Ｍｌｌの各
トランジスタは導通状聾、Ｍ６１Ｍ８、Ｍｌｏ、Ｍｌ２
は非導通状聾となる。今ＷＬ１ワード線が選択としてい
るので、Ａ５〜Ａ６の各信号はそれぞれＨ，Ｌ、Ｌ、Ｌ
、Ａ７はＡ３とＡ４のＮＯＲ論理信号であるのでり、Ａ
８はＡ５とＡ６のＮ０ＲＵ理信号であるのでＨとなる。
さてＡ３のＨ信号はＭＳを介して２に伝えられＭｌ４の
トランジスタを導通状叩にし５をＬＫ落とす。Ｍｌ７．
Ｍｌ８はゲートがしてあるため非導通である。ゆえに２
はＨ３はＬとなる。一方４と５の電位はＡ８がＨである
ため、Ｍ１９とＭ２Ｏが導通し共にＬとなる。また今読
び出し状Ｗを考えているので、ＰＯ２はＨ，、ＰＧｌは
書込み亀源電上、したがってＭ２Ｓ、Ｍ２６ 、Ｍ２７
、ｌ、１２８の各＋２ンジスタはすべて非導通、Ｍ２
１．Ｍ２２１Ｍ２！Ｓ、Ｍ２４はすべて導通となる。ゆ
えｌｃ６はＨ，７，Ｂ、９はすべてＬとなり、ｗＬ１７
−ド線が選択される形となる。古き込みの場合、ＰＧｊ
、ＰＯ２共にＬｌしたがりてＭ２Ｓ、Ｍ２６、Ｍ２７．
Ｍ２Ｓのすべてのトランジスタが導通、２，５，４．５
の各節点の電位は読び出し時と同じ、ゆえＫＭ２１は非
導通、Ｍ２２〜Ｍ２４のトランジスタは導通となる。し
たがりて６の節点のみ書込み電源電圧ＶＰＰとなり、Ｗ
Ｌ１７−ド線が選択された形となる。
トランジスタを導通状叩にし５をＬＫ落とす。Ｍｌ７．
Ｍｌ８はゲートがしてあるため非導通である。ゆえに２
はＨ３はＬとなる。一方４と５の電位はＡ８がＨである
ため、Ｍ１９とＭ２Ｏが導通し共にＬとなる。また今読
び出し状Ｗを考えているので、ＰＯ２はＨ，、ＰＧｌは
書込み亀源電上、したがってＭ２Ｓ、Ｍ２６ 、Ｍ２７
、ｌ、１２８の各＋２ンジスタはすべて非導通、Ｍ２
１．Ｍ２２１Ｍ２！Ｓ、Ｍ２４はすべて導通となる。ゆ
えｌｃ６はＨ，７，Ｂ、９はすべてＬとなり、ｗＬ１７
−ド線が選択される形となる。古き込みの場合、ＰＧｊ
、ＰＯ２共にＬｌしたがりてＭ２Ｓ、Ｍ２６、Ｍ２７．
Ｍ２Ｓのすべてのトランジスタが導通、２，５，４．５
の各節点の電位は読び出し時と同じ、ゆえＫＭ２１は非
導通、Ｍ２２〜Ｍ２４のトランジスタは導通となる。し
たがりて６の節点のみ書込み電源電圧ＶＰＰとなり、Ｗ
Ｌ１７−ド線が選択された形となる。
以上説明したように、同一ゲートでがっ隣接する相補型
論理回路の出力間をＮチャンネル型Ｍ″３Ｓトランジス
タのたすきかけ構成にすることによって、従来の外部信
号線数より２本信号数が少ないデコーダ回路ができ、よ
りパターン占有面積の小さいデコーダ回路を可能にする
。
論理回路の出力間をＮチャンネル型Ｍ″３Ｓトランジス
タのたすきかけ構成にすることによって、従来の外部信
号線数より２本信号数が少ないデコーダ回路ができ、よ
りパターン占有面積の小さいデコーダ回路を可能にする
。
４ｒ！１面ノ〔ｉｌｉ ｌｌ’、 ７：Ｃ説、 ＋１１
１第１ｍは本発明の実施例のデコーダ回路を示す図であ
る。
１第１ｍは本発明の実施例のデコーダ回路を示す図であ
る。
Ｍｌ 、Ｍ２．ＭＳ、Ｍ７．Ｍ９．Ｍｉｌ 、Ｍ２Ｓ、
Ｍｌ６．Ｍ２７．Ｍ２Ｏ・・・・・・Ｐチャンネル型Ｍ
Ｑ Ｓ 、）ランジスタ Ｍ ３ 、 Ｍ ４ 、 Ｍ ６ 、 Ｍ ８ ＋’
Ｍ Ｉ Ｑ 、 Ｍ １２ 、 Ｍｌ３、Ｍｌ４．Ｍｌ
５．Ｍｌ６，１，１１７．Ｍｉ［ｌ、 Ｍ ＋ ９ 、
Ｍ ２０・・・・・・Ｎチャンネル型ＭＯ３）ランジ
スタ Ｍ２１ 、Ｍ２２．Ｍ２３．Ｍ２４・・・・・・デエプ
レソション型Ｎチャンネル型ＭＯ３）ランジスタＡＩ、
Ａ２；Ａ３．Ａ４．Ａ５．Ａ６．Ａ７゜Ａ８・・・・・
・アドレス信号 ＰＣ）１．Ｐ（）２・・・・・・書込み信号１．２，５
，４，５，６，７，８．９・・・・・・１４）点ｗＬ＋
、ＷＩ、２ 、ＷＬ３ １ｗｒ、４・・・・・・
ワード線Ｖａｏ ・・・・・・読ひ出し？し源篭圧Ｖ
ｐｐ ・・・・・・書込み電源１Ｌ圧第２図は従来の
代表的なデコーダ回路を示す図である。
Ｍｌ６．Ｍ２７．Ｍ２Ｏ・・・・・・Ｐチャンネル型Ｍ
Ｑ Ｓ 、）ランジスタ Ｍ ３ 、 Ｍ ４ 、 Ｍ ６ 、 Ｍ ８ ＋’
Ｍ Ｉ Ｑ 、 Ｍ １２ 、 Ｍｌ３、Ｍｌ４．Ｍｌ
５．Ｍｌ６，１，１１７．Ｍｉ［ｌ、 Ｍ ＋ ９ 、
Ｍ ２０・・・・・・Ｎチャンネル型ＭＯ３）ランジ
スタ Ｍ２１ 、Ｍ２２．Ｍ２３．Ｍ２４・・・・・・デエプ
レソション型Ｎチャンネル型ＭＯ３）ランジスタＡＩ、
Ａ２；Ａ３．Ａ４．Ａ５．Ａ６．Ａ７゜Ａ８・・・・・
・アドレス信号 ＰＣ）１．Ｐ（）２・・・・・・書込み信号１．２，５
，４，５，６，７，８．９・・・・・・１４）点ｗＬ＋
、ＷＩ、２ 、ＷＬ３ １ｗｒ、４・・・・・・
ワード線Ｖａｏ ・・・・・・読ひ出し？し源篭圧Ｖ
ｐｐ ・・・・・・書込み電源１Ｌ圧第２図は従来の
代表的なデコーダ回路を示す図である。
Ｍ２９．ＭＳ０．ＭＳ５．ＭＳ５．ＭＳ７．ＭＢ２、Ｍ
４９．ＭＳ０．ＭＳ１．ＭＳ２・・・・・・Ｐチャンネ
ル型ＭＯ８）ランジスタ ＭＳ１．ＭＳ２．ＭＳ４．ＭＳ６．Ｍ３Ｏ，Ｍ２Ｏ、Ｍ
４１ 、Ｍ４２．Ｍ２Ｓ、Ｍ４４・・・・Ｎチャンネル
型ＭＯ３）ランジスタ Ｍ ４５ 、 Ｍ ４６ 、 Ｍ ４７ 、 Ｍ ４８
・・・・・・デエブレソション型Ｈチャンネル型ＭＯ３
）ランジスメＡ９．Ａ１０．Ａ１１１Ａ１２１Ａ１３１
Ａ１４、ＡＩｊ、Ａ１２．Ａ１３．Ａ１４・・・・・・
アドレス信号 ＰＣ５，ＰＣ４・・・・・・書込み信号１１、＋２．１
３，１４，１５，１６，１７゜１８．１９・・・・・・
節点
４９．ＭＳ０．ＭＳ１．ＭＳ２・・・・・・Ｐチャンネ
ル型ＭＯ８）ランジスタ ＭＳ１．ＭＳ２．ＭＳ４．ＭＳ６．Ｍ３Ｏ，Ｍ２Ｏ、Ｍ
４１ 、Ｍ４２．Ｍ２Ｓ、Ｍ４４・・・・Ｎチャンネル
型ＭＯ３）ランジスタ Ｍ ４５ 、 Ｍ ４６ 、 Ｍ ４７ 、 Ｍ ４８
・・・・・・デエブレソション型Ｈチャンネル型ＭＯ３
）ランジスメＡ９．Ａ１０．Ａ１１１Ａ１２１Ａ１３１
Ａ１４、ＡＩｊ、Ａ１２．Ａ１３．Ａ１４・・・・・・
アドレス信号 ＰＣ５，ＰＣ４・・・・・・書込み信号１１、＋２．１
３，１４，１５，１６，１７゜１８．１９・・・・・・
節点
Claims (1)
- （１）半導体記憶装置上の全ワード線を複数の群に分け
、各群をまず選択し、続いて群中の所望の１本のワード
線を選択するデコーダシステムを有すデコーダ回路で、
ドレイン、ゲート共通のＮチャンネル型Ｍ＠Ｏ＠Ｓトラ
ンジスタとＰチャンネル型Ｍ＠Ｏ＠Ｓトランジスタから
なる相補型回路を複数個設け、前記相補型回路のすべて
のゲートを共通にし前記群選択多入力論理回路の出力と
接続し、前記相補型論理回路の各ドレイン出力を互いに
隣接するワード線にそれぞれ接続し、前記相補型論理回
路の前記各Ｎチャンネル型Ｍ＠Ｏ＠Ｓトランジスタのソ
ースをそれぞれ接地とし、前記各Ｐチャンネル型Ｍ＠Ｏ
＠Ｓトランジスタのソースを第２の複数のアドレス信号
とそれぞれ接続し、互いに隣接するワード線間にそれぞ
れ対応する前記相補型論理回路の各出力間に、一方の出
力をドレインと接続し、他方の出力をゲート入力とし、
ソースを接地とするＮチャンネル型Ｍ＠Ｏ＠Ｓトランジ
スタと、前記他方の出力をドレイン接続し、前記一方の
出力をゲート入力とし、ソースを接地とするＮチャンネ
ル型Ｍ＠Ｏ＠Ｓトランジスタと、ドレインをそれぞれ前
記一方、他方の両出力に接続し、ソースを共に接地とし
、少なくとも２本の第３の複数のアドレス信号中の１つ
の信号をゲート共有するＮチャンネル型Ｍ＠Ｏ＠Ｓトラ
ンジスタのペアを少なくとも１つ設けたことを特徴とす
るデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183533A JPS6161296A (ja) | 1984-08-31 | 1984-08-31 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183533A JPS6161296A (ja) | 1984-08-31 | 1984-08-31 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161296A true JPS6161296A (ja) | 1986-03-29 |
Family
ID=16137493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183533A Pending JPS6161296A (ja) | 1984-08-31 | 1984-08-31 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05290593A (ja) * | 1992-04-08 | 1993-11-05 | Nec Corp | 行デコーダ |
-
1984
- 1984-08-31 JP JP59183533A patent/JPS6161296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05290593A (ja) * | 1992-04-08 | 1993-11-05 | Nec Corp | 行デコーダ |
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