KR20100107314A - 적층 메모리 소자 - Google Patents

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Abstract

고집적화가 용이한 적층 메모리 소자가 제공된다. 기판이 제공된다. 복수의 메모리층들은 상기 기판 상에 서로 적층되고, 복수의 군으로 분할된다. 복수의 인터-디코더들은 각 군 내의 메모리층들과 전기적으로 연결되고 각 군 내의 메모리층들 사이에 배치된다. 적어도 하나의 프리-디코더는 상기 복수의 인터-디코더들과 전기적으로 연결되고 상기 복수의 인터-디코더들 사이에 배치된다.

Description

적층 메모리 소자{Stacked memory devices}
본 발명은 반도체 소자에 관한 것이고, 특히 다층 구조로 적층된 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 메모리층들을 3차원으로 적층시켜 형성한 다층 구조의 메모리 소자가 고려되고 있다.
하지만, 다층 구조의 메모리 소자의 동작을 지원하기 위한 회로들의 배치가 용이하지 않아 집적도 증가에 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 고집적화가 용이한 적층 메모리 소자를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적으로 제시된 것이고, 본 발명이 이에 제한되지는 않는다.
본 발명의 일 형태에 따른 적층 메모리 소자가 제공된다. 기판이 제공된다. 복수의 메모리층들은 상기 기판 상에 서로 적층되고, 복수의 군으로 분할된다. 복수의 인터-디코더들(inter-decoders)은 각 군 내의 메모리층들과 전기적으로 연결되고 각 군 내의 메모리층들 사이에 배치된다. 적어도 하나의 프리-디코더(pre-decoder)는 상기 복수의 인터-디코더들과 전기적으로 연결되고 상기 복수의 인터-디코더들 사이에 배치된다.
상기 적층 메모리 소자의 일 예에 따르면, 상기 복수의 메모리층들 아래 및 상기 기판 상에 바닥 능동 회로부가 더 제공될 수 있다. 상기 적어도 하나의 프리-디코더는 상기 바닥 능동 회로부에 전기적으로 연결될 수 있다.
상기 적층 메모리 소자의 다른 예에 따르면, 상기 바닥 능동 회로부는 로우 드라이버(row driver)를 포함하고, 상기 프리-디코더는 상기 로우 드라이버로부터 신호를 전달받아 프리-디코딩한 후 상기 복수의 인터-디코더들에 전달할 수 있다.
상기 적층 메모리 소자의 또 다른 예에 따르면, 상기 바닥 능동 회로부는 입출력 드라이버(input/output driver)를 포함하고, 상기 프리-디코더는 상기 입출력 드라이버로부터 신호를 전달받아 프리-디코딩한 후 상기 복수의 인터-디코더들에 전달할 수 있다.
상기 적층 메모리 소자의 더 다른 예에 따르면, 상기 복수의 인터-디코더들은 복수의 군으로 분할되고, 상기 적어도 하나의 프리-디코더는 각 군의 인터-디코더들과 연결된 복수의 프리-디코더들을 포함할 수 있다.
본 발명의 다른 형태에 따른 적층 메모리 소자가 제공된다. 기판이 제공된다. 복수의 메모리층들은 상기 기판 상에 서로 적층되고, 복수의 군으로 분할된다. 복수의 인터-드라이버들(inter-driver)은 각 군 내의 메모리층들과 전기적으로 연결되고 각 군 내의 메모리층들 사이에 배치된다. 적어도 하나의 프리-드라이버(pre-driver)는 상기 복수의 인터-드라이버들과 전기적으로 연결되고 상기 복수의 인터-드라이버들 사이에 배치된다.
상기 적층 메모리 소자의 일 예에 따르면, 상기 복수의 메모리층들 아래 및 상기 기판 상에 바닥 능동 회로부가 더 제공되고, 상기 적어도 하나의 프리-드라이버는 상기 바닥 능동 회로부에 전기적으로 연결될 수 있다.
상기 적층 메모리 소자의 다른 예에 따르면, 상기 바닥 능동 회로부는 디코더(decoder)를 포함할 수 있다.
본 발명의 실시예들에 따른 적층 메모리 소자에 따르면, 프리-디코더들(pre-decoders) 또는 프리-드라이버들(pre-drivers)을 기판 상에 분할하여 적층함으로써, 기판 상에서 프리-디코더들 또는 프리-드라이버들의 풋-프린트(foot-print)가 커지는 것을 방지할 수 있다. 따라서 풋-프린트의 증가 없이 프리-디코더들 또는 프리-드라이버들의 용량을 늘릴 수 있고, 따라서 메모리층들의 적층 수에 제한을 받지 않게 된다. 그 결과, 적층 메모리 소자의 집적도가 높아질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으 로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 적층 메모리 소자를 보여주는 단면도들이다.
도 1을 참조하면, 복수의 메모리층들(120)이 기판(110) 상에 서로 적층될 수 있다. 예를 들어, 기판(110)은 반도체 웨이퍼를 포함할 수 있다. 각 메모리층(120)은 메모리셀들의 어레이 구조(미도시)를 포함할 수 있다. 메모리층들(120)의 수는 메모리 용량에 따라서 적절하게 선택될 수 있고, 이 실시예를 제한하지 않는다. 메모리층(120)은 다양한 형태의 메모리, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)으로 구성될 수 있다. 예를 들어, 메모리층(120)이 ReRAM인 경우, 메모리셀은 비트 라인들 및 워드 라인들 사이에 가변 저항체 및 스위칭 소자를 포함할 수 있다.
메모리층들(120)은 복수의 군들로 분할될 수 있다. 복수의 인터-디코더들(130)은 해당 군 내의 메모리층들(120)과 연결 라인(125)에 의해서 전기적으로 연결될 수 있다. 각 인터-디코더(130)는 해당 군 내의 메모리층들(120) 사이, 예컨대 그 중앙에 배치될 수 있다. 이에 따라, 각 인터-디코더(130)를 사이에 두고, 해당 군 내의 메모리층들(120)은 그 상하로 동수로 인접하게 배열될 수 있다.
예를 들어, 도 1은 4 개의 메모리층들(120)이 하나의 군을 이루고, 하나의 인터-디코더(130)가 그 아래에 인접한 2 개의 메모리층들(120) 및 그 위에 인접한 2 개의 메모리층들(120)과 전기적으로 연결된 예를 도시하고 있다. 하지만, 하나의 군 내의 메모리층들(120)의 수 및 인터-디코더(130)의 배치는 적절하게 변형될 수 있고, 이 실시예가 이러한 수 및 배치에 제한되는 것은 아니다.
적어도 하나의 프리-디코더(140)는 인터-디코더들(130)과 연결 라인(135)에 의해서 전기적으로 연결될 수 있다. 예를 들어, 인터-디코더들(130)이 복수의 군들로 분할되는 경우, 복수의 프리-디코더들(140)이 제공될 수 있다. 각 프리-디코더(140)는 해당 군 내의 인터-디코더들(130)과 전기적으로 연결될 수 있다. 예를 들어, 각 프리-디코더(140)는 인터-디코더들(130)의 사이, 예컨대 그 중앙에 배치될 수 있다. 이에 따라, 각 프리-디코더(140)를 사이에 두고, 해당 군 내의 인터-디코더들(130)은 그 상하로 동수로 배열될 수 있다.
예를 들어, 도 1은 4 개의 인터-디코더들(130)이 하나의 군을 이루고, 하나의 프리-디코더(140)가 그 아래의 2 개의 인터-디코더들(130) 및 그 위의 2 개의 인터-디코더들(130)과 전기적으로 연결된 예를 도시하고 있다. 하지만, 하나의 군 내의 인터-디코더들(130)의 수 및 프리-디코더(140)의 배치는 적절하게 변형될 수 있고, 이 실시예가 이러한 수 및 배치에 제한되는 것은 아니다.
프리-디코더들(140)은 기판(110)과 인터-디코더들(130) 사이의 신호 전달을 중계할 수 있다. 예를 들어, 각 프리-디코더(140)는 기판(110) 상의 바닥 능동 회로부(150)와 연결 라인(145)을 통해서 전기적으로 연결될 수 있다. 바닥 능동 회로 부(150)는 메모리층들(120)의 아래(최하부) 및 기판(110) 상에 제공될 수 있다.
도 2를 참조하면, 바닥 능동 회로부(150)는 입출력 드라이버(152)를 포함할 수 있다. 이 경우, 프리-디코더들(140)은 입출력 드라이버(152)로부터 전달된 신호를 프리-디코딩한 후 해당 군 내의 인터-디코더들(130)에 전달할 수 있다. 인터-디코더들(130)은 이 신호를 디코딩하여 메모리층들(120)에 전달할 수 있다. 예를 들어, 이러한 신호는 메모리층들(120) 내 메모리셀들의 Y-주소 신호를 포함할 수 있다.
도 3을 참조하면, 바닥 능동 회로부(150)는 로우 드라이버(154)를 포함할 수 있다. 이 경우, 프리-디코더들(140)은 로우 드라이버(154)로부터 전달된 신호를 프리-디코딩한 후 해당 군 내의 인터-디코더들(130)에 전달할 수 있다. 인터-디코더들(130)은 이 신호를 디코딩하여 메모리층들(120)에 전달할 수 있다. 예를 들어, 이러한 신호는 메모리층들(120) 내 메모리셀들의 X-주소 신호를 포함할 수 있다.
한편, 바닥 능동 회로부(150)는 입출력 드라이버(152)와 로우 드라이버(154)를 모두 포함할 수도 있다. 이 경우, 입출력 드라이버(152)를 통해서 메모리셀들의 Y-주소 신호가 전달되고, 로우 드라이버(154)를 통해서 메모리셀들의 X-주소 신호가 전달될 수 있다. 나아가, 바닥 능동 회로부(150)는 신호의 버퍼링 및 증폭을 위한 다른 회로들을 더 포함할 수 있다.
이 실시예에 따르면, 프리-디코더들(140)을 기판(110) 상에 분할하여 적층함으로써, 기판(110) 상에서 프리-디코더들(140)의 풋-프린트가 커지는 것을 방지할 수 있다. 만일, 바닥 능동 회로부(150) 내에 하나의 프리-디코더만을 배치하게 되 면, 메모리층들(120)의 수가 늘어남에 따라서 프리-디코더의 크기도 커지게 된다. 따라서 프리-디코더가 차지하는 면적이 커져서, 메모리층들(120)의 적층 수가 제한을 받게 되어 적층 메모리 소자의 집적도가 낮아지게 된다. 하지만, 이 실시예에 따르면, 프리-디코더들(140)을 메모리층들(120) 사이에 적층함으로서, 메모리층들(120)의 수에 제한을 받지 않게 되고, 따라서 적층 메모리 소자의 집적도가 높아질 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 프리-디코더의 구성을 보여주는 회로도들이다.
도 4를 참조하면, 프리-디코더(140)는 제어 신호 디코더(140a)를 포함할 수 있다. 제어 신호 디코더(140a)는 엇갈리게 배열된 동일 타입의 복수의 트랜지스터들(T1)로 구성될 수 있다. 예를 들어, 입력 신호들(L0Yi[0] ~ L0Yi[3])은 트랜지스터들(T1)의 게이트에 연결된 게이트 신호들(DYi[0] ~ DYi[7])의 제어에 의해서 출력 신호(Yi<0> ~ Yi<7>)로 출력될 수 있다.
도 5를 참조하면, 프리-디코더(140)는 도 4의 제어 신호 디코더(140a)와 더불어 글로벌 신호 디코더(140b)를 더 포함할 수 있다. 글로벌 신호 디코더(140b)는 엇갈리게 배열된 동일 타입의 복수의 트랜지스터들(T2)로 구성될 수 있다. 예를 들어, 입력 신호들(GBL[0] ~ GBL[15])은 트랜지스터들(T2)의 게이트에 연결된 게이트 신호들(GYi[0] ~ GYi[7])의 제어에 의해서 출력 신호(GBL<0> ~ GBL<127>)로 출력될 수 있다. 예를 들어, 글로벌 신호 디코더(140b)는 비트 라인 또는 워드 라인 신호를 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 인터-디코더의 구성을 보여주는 회로도이다.
도 6을 참조하면, 인터-디코더(130)는 서로 엇갈리게 배열된 동일 타입의 복수의 트랜지스터들(T3)로 구성될 수 있다. 예를 들어, 입력 신호들(GBL[0] ~ GBL[127])은 트랜지스터들(T3)의 게이트에 연결된 게이트 신호들(Yi[0] ~ Yi[7])의 제어에 의해서 출력 신호(BL<0> ~ BL<1023>)로 출력될 수 있다. 예를 들어, 인터-디코더(130)는 비트 라인 또는 워드 라인 신호를 출력할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 프리-디코더 및 인터-디코더의 연결을 보여주는 회로도들이다.
도 7 및 도 8을 참조하면, 1M 메모리셀 어레이에 대해서, 4개의 인터-디코더(130)에 한 개의 프리-디코더(140)가 연결된 경우의 그 연결 관계가 도시된다. 도 7에 도시된 바와 같이, 제어 신호 디코더(140a)의 출력 신호(Yi<0> ~ Yi<7>)는 인터-디코더들(130)의 게이트 신호(Yi[0] ~ Yi[7])와 전기적으로 연결될 수 있다. 도 8에 도시된 바와 같이, 글로벌 신호 디코더(140b)의 출력 신호(GBL<0> ~ GBL<127>)는 인터 디코더(130)의 입력 신호(GBL[0] ~ GBL[127])와 전기적으로 연결될 수 있다.
이에 따르면, 프리-디코더(140)와 바닥 능동 회로부(도 1의 150) 사이의 연결 라인들(도 1의 145)의 수는 108( = 8 + 4 + (24 x 4))개이고, 프리-디코더(140)와 인터-디코더들(130)의 연결 라인들(도 1의 135)의 수는 272( = 136 x 2)개가 된다. 만일 프리-디코더(140)가 없는 경우, 인터-디코더들(130)이 바닥 능동 회로부 (도 1의 150)와 연결되며, 그 연결 라인의 수는 전술한 연결 라인들(도 1의 145)의 수보다 큰 544(= 136 x 4)개가 된다. 따라서 이 실시예에 따르면 프리-디코더(140)를 배치함으로써 바닥 능동 회로부(도 1의 150)에 직접 연결되는 연결 라인들(도 1의 145)의 수를 줄일 수 있게 된다. 연결 라인들(도 1의 145)의 수의 감소는 결국 바닥 능동 회로부(도 1의 150)의 크기 감소를 의미할 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 단면도들이다. 이 실시예에 따른 적층 메모리 소자는 도 1 내지 도 3의 적층 메모리 소자의 변형된 예에 해당하고, 따라서 그 중복된 설명은 생략된다.
도 9를 참조하면, 복수의 인터-드라이버들(230)은 해당 군 내의 메모리층들(120)과 연결 라인들(225)에 의해서 전기적으로 연결될 수 있다. 각 인터-드라이버(230)는 해당 군 내의 메모리층들(120) 사이, 예컨대 그 중앙에 배치될 수 있다. 이에 따라, 각 인터-드라이버(230)를 사이에 두고, 해당 군 내의 메모리층들(120)은 그 상하로 동수로 인접하게 배열될 수 있다. 하지만, 이 실시예가 이러한 수 및 배치에 제한되는 것은 아니다.
적어도 하나의 프리-드라이버(240)는 인터-드라이버들(230)과 연결 라인들(235)에 의해서 전기적으로 연결될 수 있다. 예를 들어, 인터-드라이버들(230)이 복수의 군들로 분할되는 경우, 복수의 프리-드라이버들(240)이 제공될 수 있다. 각 프리-드라이버(240)는 해당 군 내의 인터-드라이버들(230)과 전기적으로 연결될 수 있다. 예를 들어, 각 프리-드라이버(240)는 인터-드라이버들(230)의 사이, 예컨대 그 중앙에 배치될 수 있다. 이에 따라, 각 프리-드라이버(240)를 사이에 두고, 해 당 군 내의 인터-드라이버들(230)은 그 상하로 동수로 배열될 수 있다. 하지만, 이 실시예가 이러한 수 및 배치에 제한되는 것은 아니다.
프리-드라이버들(240)은 기판(110)과 인터-드라이버들(230) 사이의 신호 전달을 중계할 수 있다. 예를 들어, 각 프리-드라이버(240)는 기판(110) 상의 바닥 능동 회로부(250)와 연결 라인들(245)을 통해서 전기적으로 연결될 수 있다. 바닥 능동 회로부(250)는 메모리층들(120)의 아래(최하부) 및 기판(110) 상에 제공될 수 있다.
도 10을 참조하면, 바닥 능동 회로부(250)는 디코더(255)를 포함할 수 있다. 따라서 프리-드라이버들(240)은 디코더(255)와 연결 라인들(245)에 의해서 연결될 수 있다. 디코더(255)에서 디코딩된 신호는 프리-드라이버들(240)에서 예비적으로 구동된 후 인터-드라이버들(240)에서 주요하게 구동되어 메모리층들(120)에 전달될 수 있다. 바닥 능동 회로부(250)는 신호의 증폭 또는 버퍼링을 위한 회로들을 더 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 11을 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리부(420)를 포함할 수 있다. 제어기(410)와 메모리부(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리부(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리부(420)에 데이터를 저장하거나 또는 메모리부(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(420)는 도 1 내지 도 10의 적층 메모리 소자의 적어도 어느 하나를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digita; SD) 카드를 포함할 수 있다.
도 12는 본 발명의 일 시시예에 따른 전자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리부(520)를 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(520)는 도 1 내지 도 10의 적층 메모리 소자의 적어도 어드 하나를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리부(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 적층 메모리 소자를 보여주는 단면도들이고;
도 4 및 도 5는 본 발명의 일 실시예에 따른 프리-디코더의 구성을 보여주는 회로도들이고;
도 6은 본 발명의 일 실시예에 따른 인터-디코더의 구성을 보여주는 회로도이고;
도 7 및 도 8은 본 발명의 일 실시예에 따른 프리-디코더 및 인터-디코더의 연결을 보여주는 회로도들이고; 그리고
도 9 및 도 10은 본 발명의 다른 실시예에 따른 적층 메모리 소자를 보여주는 단면도들이고;
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (15)

  1. 기판;
    상기 기판 상에 서로 적층되고, 복수의 군으로 분할된 복수의 메모리층들;
    각 군 내의 메모리층들과 전기적으로 연결되고 각 군 내의 메모리층들 사이에 배치된 복수의 인터-디코더들; 및
    상기 복수의 인터-디코더들과 전기적으로 연결되고 상기 복수의 인터-디코더들 사이에 배치된 적어도 하나의 프리-디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수의 메모리층들 아래 및 상기 기판 상의 바닥 능동 회로부를 더 포함하고,
    상기 적어도 하나의 프리-디코더는 상기 바닥 능동 회로부에 전기적으로 연결된 것을 특징으로 하는 적층 메모리 소자.
  3. 제 2 항에 있어서,
    상기 프리-디코더와 상기 바닥 능동 회로부 사이의 수직 연결 라인들의 수는 상기 프리-디코더 없이 상기 복수의 인터-디코더들이 상기 바닥 능동 회로부와 연결된 경우의 수직 연결 라인들의 수에 비해서 적은 것을 특징으로 하는 적층 메모 리 소자.
  4. 제 2 항에 있어서,
    상기 바닥 능동 회로부는 로우 드라이버를 포함하고,
    상기 프리-디코더는 상기 로우 드라이버로부터 신호를 전달받아 프리-디코딩한 후 상기 복수의 인터-디코더들에 전달하는 것을 특징으로 하는 적층 메모리 소자.
  5. 제 2 항에 있어서,
    상기 바닥 능동 회로부는 입출력 드라이버를 포함하고,
    상기 프리-디코더는 상기 입출력 드라이버로부터 신호를 전달받아 프리-디코딩한 후 상기 복수의 인터-디코더들에 전달하는 것을 특징으로 하는 적층 메모리 소자.
  6. 제 1 항에 있어서, 상기 복수의 인터-디코더들은 복수의 군으로 분할되고, 상기 적어도 하나의 프리-디코더는 각 군의 인터-디코더들과 연결된 복수의 프리-디코더들을 포함하는 것을 특징으로 하는 적층 메모리 소자.
  7. 제 6 항에 있어서, 상기 복수의 메모리층들 아래 및 상기 기판 상의 바닥 능동 회로부를 더 포함하고,
    상기 복수의 프리-디코더들은 상기 바닥 능동 회로부에 전기적으로 연결된 것을 특징으로 하는 적층 메모리 소자.
  8. 제 6 항에 있어서, 각 프리-디코더는 각 군의 인터-디코더들의 중앙에 배치된 것을 특징으로 하는 적층 메모리 소자.
  9. 제 1 항에 있어서, 각 인터-디코더는 각 군의 메모리층들의 중앙에 배치된 것을 특징으로 하는 적층 메모리 소자.
  10. 제 1 항에 있어서, 각 프리-디코더는 제어 신호 디코더 및 글로벌 신호 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  11. 제 1 항에 있어서, 각 프리-디코더는 동일 타입의 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 적층 메모리 소자.
  12. 제 1 항에 있어서, 각 인터-디코더는 동일 타입의 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 적층 메모리 소자.
  13. 기판;
    상기 기판 상에 서로 적층되고, 복수의 군으로 분할된 복수의 메모리층들;
    각 군 내의 메모리층들과 전기적으로 연결되고 각 군 내의 메모리층들 사이에 배치된 복수의 인터-드라이버들; 및
    상기 복수의 인터-드라이버들과 전기적으로 연결되고 상기 복수의 인터-드라이버들 사이에 배치된 적어도 하나의 프리-드라이버를 포함하는 것을 특징으로 하는 적층 메모리 소자.
  14. 제 13 항에 있어서,
    상기 복수의 메모리층들 아래 및 상기 기판 상의 바닥 능동 회로부를 더 포함하고,
    상기 적어도 하나의 프리-드라이버는 상기 바닥 능동 회로부에 전기적으로 연결된 것을 특징으로 하는 적층 메모리 소자.
  15. 제 14 항에 있어서, 상기 바닥 능동 회로부는 디코더를 포함하는 것을 특징으로 하는 적층 메모리 소자.
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