JP2006013337A - 3次元半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 230000008054 signal transmission Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 21
- 230000011664 signaling Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000007599 discharging Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】半導体回路チップ30を複数枚積層し、この半導体回路チップ間の信号伝送のためのチップ間配線50を複数本備えた3次元半導体装置において、信号伝送時に信号伝送の経路となる1つのチップ間配線50のみを選択し、それ以外のチップ間配線50をチップ間配線50と信号線との間に設けたスイッチによって電気的に切り離す。これによって、配線の充放電に関わるチップ間配線容量を最小限にする。
【選択図】図1
Description
前記複数のサブ回路領域のうちの1つのサブ回路領域との間で信号伝送を行う際に、前記複数のチップ間配線のうち信号伝送時に信号伝送経路となるチップ間配線を選択し、選択したチップ間配線以外の他のチップ間配線を、選択した該チップ間配線から電気的に切り離すチップ間配線選択手段が前記インタフェースチップ上に備えられていることを特徴とする。
前記各半導体回路チップ上において、前記チップ間配線選択手段により選択されたチップ間配線と、信号伝送が行われないサブ回路領域とを電気的に切り離すためのサブ回路領域切断手段とをさらに備えている。
前記複数のチップ間配線に対応してそれぞれ設けられていて、当該チップ間配線と信号線との間の電気的接続を切り替えるための複数の第1のスイッチと、
信号伝送が行われるサブ回路領域へのチップ間配線に対して設けられている第1のスイッチのみをオンさせるための第1の制御信号を発生させる第1のデコーダとから構成するようにしてもよい。
前記複数の半導体回路チップ上の前記各サブ回路領域に対してそれぞれ設けられていて、サブ回路領域と該サブ回路領域に対して設けられているチップ間配線との間の電気的接続を切り替えるための複数の第2のスイッチと、
信号伝送が行われるサブ回路領域に対して設けられている第2のスイッチのみをオンさせるための第2の制御信号を発生させる第2のデコーダとから構成するようにしてもよい。
図3は本発明の第1の実施形態の3次元半導体装置のである3次元半導体DRAM装置の構成を示す図である。この3次元半導体DRAM装置では、外部とのインターフェース回路が集積されたインタフェースチップ20の上部にメモリセルアレイチップ31が8枚積層されている。各メモリセルアレイチップ31には128Mbのメモリセルアレイ63と列デコーダ61と行デコーダ60がそれぞれ形成されている。
次に、本発明の3次元半導体装置の第2の実施形態について説明する。本実施形態は、複数バンク構成の3次元DRAM半導体装置に対して本発明を適用した場合である。
10 入出力バッファ
20 インタフェースチップ
30 半導体回路チップ
31 メモリセルアレイチップ
40 面内配線
45 アクセスするサブ回路領域
50 チップ間配線
60 行デコーダ
61 列デコーダ
62 サブメモリアレイ
63 メモリセルアレイ
65、66 スイッチ
67、68 論理回路
69 面内配線切り離しスイッチ
70 アドレスバッファ
71 インタフェースチップ
72 メモリセルアレイチップ
73 RAS信号線
74 行デコーダ
75 スイッチ
76 アドレスバッファ
77 入出力バッファ
78 列デコーダ
79 メモリセルアレイ
80 チップ間配線
81 行デコーダ
82 面内横配線
83 選択線
84 面内縦配線
86 選択線
90 行デコーダ
91 列デコーダ
Claims (7)
- 複数の半導体回路チップと、該半導体回路チップと外部との間の信号伝送のためのインタフェースチップとが積層され、前記各半導体回路チップが複数のサブ回路領域に分割され、前記各半導体回路チップ間の信号伝送のためのチップ間配線が、前記各半導体回路チップ上の位置が同じサブ回路領域毎に設けられている3次元半導体装置において、
前記複数のサブ回路領域のうちの1つのサブ回路領域との間で信号伝送を行う際に、前記複数のチップ間配線のうち信号伝送時に信号伝送経路となるチップ間配線を選択し、選択したチップ間配線以外の他のチップ間配線を、選択した該チップ間配線から電気的に切り離すチップ間配線選択手段が前記インタフェースチップ上に備えられていることを特徴とする3次元半導体装置。 - 前記インタフェースチップ上において、前記チップ間配線選択手段により選択されたチップ間配線に接続されている面内配線から、前記チップ間配線選択手段により選択されたチップ間配線以外の他のチップ間配線に接続されている面内配線を電気的に切り離すための面内配線切断手段と、
前記各半導体回路チップ上において、前記チップ間配線選択手段により選択されたチップ間配線と、信号伝送が行われないサブ回路領域とを電気的に切り離すためのサブ回路領域切断手段と、をさらに備えた請求項1記載の3次元半導体装置。 - 前記チップ間配線選択手段が、
前記複数のチップ間配線に対応してそれぞれ設けられていて、当該チップ間配線と信号線との間の電気的接続を切り替えるための複数の第1のスイッチと、
信号伝送が行われるサブ回路領域へのチップ間配線に対して設けられている第1のスイッチのみをオンさせるための第1の制御信号を発生させる第1のデコーダとから構成されている請求項1または2記載の3次元半導体装置。 - 前記サブ回路領域切断手段が、
前記複数の半導体回路チップ上の前記各サブ回路領域に対してそれぞれ設けられていて、サブ回路領域と該サブ回路領域に対して設けられているチップ間配線との間の電気的接続を切り替えるための複数の第2のスイッチと、
信号伝送が行われるサブ回路領域に対して設けられている第2のスイッチのみをオンさせるための第2の制御信号を発生させる第2のデコーダとから構成されている請求項1から3のいずれか1項記載の3次元半導体装置。 - 積層された前記複数の半導体回路チップが、複数のメモリセルが形成されたメモリセルアレイチップであり、チップ間配線を伝送する信号がメモリセルへの書き込みデータまたはメモリセルからの読み出しデータである請求項1から4のいずれか1項記載の3次元半導体装置。
- チップ間配線を選択して切り離すための前記第1の制御信号が、メモリセルを選択するために行デコーダおよび列デコーダから発生する信号である請求項5記載の3次元半導体装置。
- チップ間配線を選択して切り離すための前記第1の制御信号が、活性化するメモリセルが含まれるバンクを選択するためのバンク選択信号である請求項5記載の3次元半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191530A JP4421957B2 (ja) | 2004-06-29 | 2004-06-29 | 3次元半導体装置 |
US11/148,363 US7330368B2 (en) | 2004-06-29 | 2005-06-09 | Three-dimensional semiconductor device provided with interchip interconnection selection means for electrically isolating interconnections other than selected interchip interconnections |
CNB2005100813489A CN100421250C (zh) | 2004-06-29 | 2005-06-27 | 具有芯片间互连选择装置的三维半导体器件 |
TW094121552A TWI281672B (en) | 2004-06-29 | 2005-06-28 | Three-dimensional semiconductor device provided with interchip interconnection selection means for electrically isolating interconnections other than selected interchip interconnections |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191530A JP4421957B2 (ja) | 2004-06-29 | 2004-06-29 | 3次元半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013337A true JP2006013337A (ja) | 2006-01-12 |
JP4421957B2 JP4421957B2 (ja) | 2010-02-24 |
Family
ID=35505480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004191530A Active JP4421957B2 (ja) | 2004-06-29 | 2004-06-29 | 3次元半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7330368B2 (ja) |
JP (1) | JP4421957B2 (ja) |
CN (1) | CN100421250C (ja) |
TW (1) | TWI281672B (ja) |
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US8076766B2 (en) | 2006-02-22 | 2011-12-13 | Elpida Memory, Inc. | Stacked semiconductor memory device |
US8847221B2 (en) | 2006-10-12 | 2014-09-30 | Ps4 Luxco S.A.R.L. | Stacked semiconductor device and method of testing the same |
US7558096B2 (en) | 2006-10-30 | 2009-07-07 | Elpida Memory, Inc. | Stacked memory |
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JP2010016377A (ja) * | 2008-06-30 | 2010-01-21 | Intel Corp | マルチダイ集積回路デバイスおよび方法 |
JP2010182368A (ja) * | 2009-02-05 | 2010-08-19 | Elpida Memory Inc | 半導体装置 |
WO2011001789A1 (ja) * | 2009-06-30 | 2011-01-06 | 株式会社日立製作所 | 半導体装置 |
JP2017085120A (ja) * | 2013-03-15 | 2017-05-18 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 集積回路の異なる階層上の、読取/書込ポートおよびアクセスロジックを有する3dメモリセル |
JP2016528727A (ja) * | 2013-07-11 | 2016-09-15 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | ビットセルおよび論理区画を有するモノリシック3次元(3d)ランダムアクセスメモリ(ram)アレイアーキテクチャ |
Also Published As
Publication number | Publication date |
---|---|
TWI281672B (en) | 2007-05-21 |
CN1716599A (zh) | 2006-01-04 |
TW200617981A (en) | 2006-06-01 |
JP4421957B2 (ja) | 2010-02-24 |
US20050286286A1 (en) | 2005-12-29 |
US7330368B2 (en) | 2008-02-12 |
CN100421250C (zh) | 2008-09-24 |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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