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Die vorliegende Erfindung bezieht
sich auf eine integrierte Halbleiterschaltungsvorrichtung, wie etwa
einen dynamischen RAM (DRAM) oder einen synchronen DRAM.
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7 zeigt
die Struktur eines üblichen DRAM-Chips.
Wie in dieser Figur gesehen werden kann, ist eine Vielzahl von Speicherzellenanordnungen 1 in
einem Halbleitersubstrat vorgesehen. Ein Zeilendecoder 2 zum
Auswählen
einer Wortleitung ist zwischen jedem benachbarten Paar von Speicherzellenanordnungen 1 vorgesehen.
In jeder der Speicherzellenanordnungen 1 sind ein Spaltendecoder 3 zum
Auswählen
einer Bitleitung und eine Schreibtreiber-/Leseverstärkergruppe 4,
hergestellt aus einem Schreibtreiber (write driver) zum Schreiben
von Eingabedaten in einer Speicherzelle und einem Leseverstärker zum
Ausgeben von Daten, die aus einer Speicherzelle ausgelesen werden,
vorgesehen. Zwischen Paaren der Spaltendecoder 3 ist eine
Steuerschaltungsgruppe 5 vorgesehen, und Eingabe-/Ausgabeleitungen
RWD zum Übertragen
von Eingabedaten und Ausgabedaten sind entlang der Schreibtreiber-/Leseverstärkergruppen 4 angeordnet.
Obwohl sie in der Figur nicht gezeigt werden, sind Pfade zum Eingeben/Ausgeben
von Daten in diesen Eingabe/Ausgabeleitungen RWD. Diese Eingabe-/Ausgabeleitungen
RWD sind mit der Schreibtreiber-/Leseverstärkergruppe 4 und der
Steuerschaltungsgruppe 5 verbunden.
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8 zeigt
Details einer Schaltung, die einen Teil der in 7 gezeigten Struktur bildet. In einer
Speicherzellenanordnung 1 sind Wortleitungen WL in einer
vertikalen Richtung angeordnet und Bitleitungen BL sind in einer
horizontalen Richtung angeordnet. Es ist eine Speicherzelle in jedem
Schnittpunkt vorgesehen, wo die Wortleitungen WL und die Bitleitungen
BL einander kreuzen. Eine Wortleitung WL wird durch den Zeilendecoder 2 ausgewählt, wohingegen
eine Bitleitung BL durch den Spaltendecoder 3 ausgewählt wird.
Um die Kapazität
einer Bitleitung auf niedrig auszuwählen, ist die Speicherzellenanordnung 1 in
eine Vielzahl von Teilanordnungen 11 unterteilt. In jeder
der Teilanordnungen 11 werden Bitleitungen BL und /BL (das
Symbol/zeigt ein Umkehrsignal an) durch Spaltenauswahlsignale CSL (A),
CSL (A + 1), ..., die von dem Spaltendecoder 3 ausgegeben
werden, ausgewählt,
und sie sind mit Datenleitungen DQ und /DQ verbunden, die für jede Teilanordnung
angeordnet sind. Die Datenleitungen DQ und /DQ sind mit den Eingabe-/Ausgabeleitungen
(ausgedrückt
durch RWDn (n = 0 bis 3)) über
den Schreibtreiber DQWD und den Leseverstärker DQRA verbunden. Mit den
Eingabe-/Ausgabeleitungen RWDn sind Eingabepuffer DIB0 bis DIB3
zum Eingeben von Daten bzw. Ausgabepuffer DOB0 bis DOB3 zum Ausgeben
von Daten verbunden, und ferner sind Pads DQ0 bis DQ3 mit den Eingabepuffern DIB0
bis DIB3 zum Eingeben von Daten bzw. den Ausgabepuffern DOB0 bis
DOB3 zum Ausgeben von Daten verbunden.
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Schreiben von Daten wird auf die
folgende Art und Weise ausgeführt.
D. h. Daten, die den Eingabepuffern DIB0 bis DIB3 über die
Pads DQ0 bis DQ3 zugeführt
werden, werden ferner dem Schreibtreiber DQWD über die Eingabe-/Ausgabeleitungen REDn
zugeführt.
Dann werden die Daten, die den Eingabe-/Ausgabeleitungen RWDn zugeführt werden,
zu den Datenleitungen DQ und /DQ über den Schreibtreiber DQWD übertragen.
Die Daten, die zu den Datenleitungen DQ und /DQ übertragen werden, werden in
einer ausgewählten
Speicherzelle geschrieben.
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Andererseits wird Lesen von Daten
auf die folgende Art und Weise durchgeführt. D. h. ein Signal, das
aus einer ausgewählten
Speicherzelle ausgelesen wird, wird dem Leseverstärker DQRA über die
Datenleitungen DQ und /DQ zugeführt.
Das Signal, das von dem Leseverstärker DQRA ausgegeben wird,
wird zu der Eingabe-/Ausgabeleitung RWDn übertragen, und das Signal,
das zu der Eingabe-/Ausgabeleitung RWDn übertragen wird, wird über die
Ausgabepuffer DOB0 bis DOB3 und die Pads DQ0 bis DQ3 ausgegeben.
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In einem DRAM des oben beschriebenen Typs
kann ein Bitmuster in der Form von z. B. × 1 Bit oder × 4 Bit
ausgewählt
werden. 9 und 10 veranschaulichen Muster
der Fälle,
wo Muster × 1
Bit und × 4
Bit jeweils in einzelnen Chips ausgebildet sind. Um die Erläuterung
einfach zu machen, veranschaulicht jede von 9 und 10 schematisch
nur die Schreibdatenpfade von den Pfaden DQ0 bis DQ3 zu einer Speicherzellenanordnung.
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9 zeigt
Schreibdatenpfade von einem Bitmuster von × 4. In diesem Fall sind Ausgangsanschlüsse der
Eingabepuffer DIB0 bis DIB3 und Eingangsanschlüsse der Schreibtreiber DQWD
jeweils mit den Eingabe-/Ausgabeleitungen RWDn (n = 0 bis 3) verbunden.
4-Bit-Dateneingabe zu den Pads DQ0 bis DQ3 werden zu den Eingabe-/Ausgabeleitungen RWDn über die
Eingabepuffer DIB0 bis DIB3 übertragen.
Die Daten, die zu den Eingabe-/Ausgabeleitungen RWDn übertragen
werden, werden über
die Schreibtreiber DQWD Speicherzellen, die durch eine vorbestimmte
Adresse Add ausgewählt
werden, zugeführt.
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10 veranschaulicht
Schreibdatenpfade von einem Bitmuster von × 1. In diesem Fall sind Ausgangsanschlüsse der
Eingabepuffer DIB0 bis DIB3 jeweils mit den Eingabe-/Ausgabeleitungen
RWDn verbunden, und Eingangsanschlüsse der Schreibtreiber DQWD
sind mit einer der Eingabe-/Ausgabeleitungen, d. h. RWD0, verbunden.
Einen Fall eines 1-Bitmusters, und dass Daten von dem Pad DQ0 eingegeben
werden angenommen, wird die 1-Bit-Dateneingabe zu dem Pad DQ0 zu
der Eingabe-/Ausgabeleitung RWD0 über den Eingabepuffer DIB0 übertragen.
Die Daten, die zu der Eingabe-/Ausgabeleitung RWD0 übertragen
werden, werden über
jeden Schreibtreiber DWQD einer Speicherzelle, die durch eine vorbestimmte
Adresse Add ausgewählt
wird, zugeführt.
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Wie oben beschrieben, können in
dem konventionellen DRAM die Bitmuster × 1 und Bitmuster × 4 durch
einen Chip durch Änderung
der Verdrahtungsverbindungen der Schreibtreiber und der Eingabe-/Ausgabeleitungen
realisiert werden. Als ein Ergebnis gibt es gewöhnlich auf einem Chip Eingabe-/Ausgabeleitungen
RWDn so viele wie die Anzahl von Malen einer ganzen Zahl von der
des Bitmusters. Angenommen z. B., dass es vier Eingabe/Ausgabeleitungen
RWD gibt, sind in dem Fall des Bitmusters × 4 die Schreibtreiber jeweils
mit den Eingabe-/Ausgabeleitungen verbunden, und die Schreibtreiber werden
durch die Eingabepuffer entsprechend dem Bitmuster angesteuert.
In dem Fall des Bitmusters × 1
sind alle Schreibtreiber mit einer Eingabe-/Ausgabeleitung verbunden,
und sie werden durch einen Eingabepuffer angesteuert.
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Die Fälle, die in 9 und 10 gezeigt
werden, werden nun spezieller beschrieben. Angenommen z. B., dass 16 Schreibtreiber
DQWD, 4 Eingabe-/Ausgabeleitungen RWDn und vier Eingabepuffer DIBn
(n = 0 bis 3) verwendet werden, sind in dem Fall des Bitmusters × 4 vier
Schreibtreiber mit jeder der Eingabe/Ausgabeleitungen verbunden,
und deshalb ist die Anzahl der Schreibtreiber, die mit einem Eingabepuffer
verbunden sind, vier. In dem Fall des Bitmusters × 1 sind
im Gegensatz dazu 16 Schreibtreiber mit einer Eingabe-/Ausgabeleitung
verbunden, wie in 10 gezeigt,
und deshalb ist die Anzahl der Schreibtreiber, die mit einem Eingabepuffer
verbunden sind, 16 (viermal so viel wie die des Falls des
Bitmusters × 1).
Als ein Ergebnis wird in dem Fall, wo das Ansteuerleistungsverhalten
des Eingabepuffers das gleiche wie das des Falls des Bitmusters × 4 ist, das
Ansteuerleistungsverhalten abgesenkt.
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Im allgemeinen ist in dem Fall eines
Bitmusters × 1
das Ansteuerleistungsverhalten des Eingabepuffers gleich dem des
Falls des Bitmusters × 4 eingestellt,
und es ist ein hohes Ansteuerleistungsverhalten erforderlich. Um
ein hohes Ansteuerleistungsverhalten zu erhalten, wird ein Transistor
mit einer Torweite eines großen
Musters für
den Eingabepuffer verwendet, und deshalb wird die Größe des Chips
unvermeidlich erhöht.
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Ferner werden in dem Fall, wo Bitmuster × 1 und × 4 eingestellt
sind, die Verdrahtungsverbindungen zwischen den Schreibtreibern
DQWD und den Eingabe-/Ausgabeleitungen RWDn in jedem Fall geändert. Die
Eingabe-/Ausgabeleitungen RWDn und die Verdrahtung, die die Pads
DQ0 bis DQ34 mit den Eingangsanschlüssen der Eingabepuffer DIB0
bis DIB3 verbindet, werden durch die gleiche Maske ausgebildet;
die Verdrahtung, die die Eingabe-/Ausgabeleitungen RWDn mit den
Schreibtreibern DQWD verbindet, wird jedoch durch eine andere Maske
ausgebildet, die sich von der obigen Maske unterscheidet. Als ein
Ergebnis erhöht
sich der Aufwand (und die Arbeit) zur Gestaltung der Schaltungen
und Masken. Dieses Problem wird schwerwiegender, wenn sich das Bitmuster,
das durch einen Chip geschaltet werden kann, als × 8, × 16, × 32 usw.
erhöht.
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Die Patentzusammenfassungen von JAPAN vol.
016, no. 451 (P-1424),
18. September 1992 (1992-09-18) &
JP 04 157695 A (SANYO
ELECTRIC CO LTD:), 29. Mai 1992 (1992-05-29) legen eine Schaltung
offen, die in einer Halbleiterspeichervorrichtung verwendet wird,
wo es möglich
ist, zwischen Konfigurationen eines Bitmodus × 1 und eines Mehrfachbitmodus
umzuschalten, ohne zusätzliche
Schaltungstechnik an der Eingangsseite des Ausgabepuffers vorzusehen,
wobei dadurch eine hohe Geschwindigkeit erreicht wird.
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Ein Ziel der vorliegenden Erfindung
ist es, eine integrierte Halbleiterschaltungsvorrichtung vorzusehen,
die einfach hergestellt werden kann, zum Ändern ihres Bitmusters ohne
Erhöhung
des Ansteuerleistungsverhaltens der Transistoren oder ohne Erhöhung des
Aufwands oder der Arbeit zur Gestaltung fähig ist.
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Das Ziel der vorliegenden Erfindung
kann durch die folgenden Strukturen erreicht werden.
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Gemäß einem Aspekt der vorliegenden
Erfindung wird eine integrierte Halbleiterschaltung vorgesehenen,
umfassend: eine Vielzahl von Anschlüssen zum Eingeben/Ausgeben
von Signalen; eine Vielzahl von Pufferschaltungen, angeordnet, der
Vielzahl von Anschlüssen
zu entsprechen; eine Vielzahl von Übertragungspfaden, mit denen
die Vielzahl von Pufferschaltungen jeweils verbunden sind, wobei
jeder der Übertragungspfade
ein Signal überträgt; gekennzeichnet
durch eine Vielzahl von Schreibschaltungen jeweils mit der Vielzahl
von Übertragungspfaden
verbunden ist, wobei die Vielzahl von Schreibschaltungen Daten in
einer ausgewählten
Speicherzelle schreibt, und eine Vielzahl von Drähten zum Verbinden mindestens
eines aus der Vielzahl von Anschlüssen mit der Vielzahl von Pufferschaltungen, wobei
eine Position der Drähte
zum Verbinden des mindestens einen Anschlusses mit der Vielzahl
von Pufferschaltungen in Übereinstimmung
mit einem Bitmuster der Speicherzelle geändert wird, und worin ein Stromansteuerleistungsverhalten
für jede
der Pufferschaltungen für
ein maximales Bitmuster eingestellt ist.
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Mit der oben beschriebenen Struktur
variiert die Teilstruktur von den Anschlüssen zu dem Schaltungsmittel
ungeachtet einer Änderung
in dem Bitmuster nicht, und deshalb reicht es nur aus, wenn das
Stromansteuerleistungsverhalten der Pufferschaltungen auf das Stromansteuerleistungsverhalten
des maxi malen Bitmusters eingestellt ist. Somit kann die Größe der Transistoren
verringert werden.
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Da die Drähte in dem letzten Schritt
einer Herstellung der integrierten Halbleiterschaltung ausgebildet
werden, kann ferner die Gestaltung der Maske einfach vorgenommen
werden, und die Zeit, die für
eine Herstellung der integrierten Halbleiterschaltung erforderlich
ist, kann verkürzt
werden.
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Die obige Schaltungsstruktur kann
ferner umfassen einen Decoder, mit dem Ausgangsanschlüsse der
Vielzahl von Pufferschaltungen verbunden sind, zum Dekodieren der
Signale, die über
die Vielzahl von Pufferschaltungen zugeführt werden; und Speicherzellenanordnungen,
die in Übereinstimmung
zu dem Ausgabesignal des Decoders ausgewählt werden, wobei jede der
Speicherzellenanordnungen eine Bank bildet; worin die Verbindungsposition
des Drahts in Übereinstimmung
mit der Zahl von ausgewählten
Bänken
geändert
wird, und worin eine Schaltungsstruktur zwischen jeder der Pufferschaltungen
und den ausgewählten
Bänken
unverändert bleibt,
selbst wenn die Verbindungsposition der Drähte geändert wird.
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Mit der obigen Struktur kann das
Bankmuster einfach geändert
werden.
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Alternativ kann die Schaltungsstruktur
ferner umfassen einen Decoder, mit dem Ausgangsanschlüsse der
Vielzahl von Pufferschaltungen verbunden sind; und eine Speicherzellenanordnung
mit einer Vielzahl von Speicherzellen, die in Übereinstimmung mit einem Ausgabesignal
des Decoders ausgewählt
werden, worin ein Auffrischungszyklus der Speicherzellenanordnung
durch Änderung
der Verbindungsposition der Drähte,
die die Eingangsanschlüsse
mit den Pufferschaltungen verbinden, geändert wird, und worin eine
Schaltungsstruktur zwischen jeder der Pufferschaltungen und den
Speicherzellen unverändert
bleibt, selbst wenn die Verbindungsposition der Drähte geändert wird.
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Mit der obigen Struktur kann der
Auffrischungszyklus der Speicherzellenanordnung einfach geändert werden.
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Gemäß einem anderen Aspekt der
vorliegenden Erfindung wird ein Verfahren zum Herstellen einer integrierten
Halbleiterschaltung vorgesehen, wobei die integrierte Schaltung
umfasst: eine Vielzahl von Anschlüssen zum Eingeben/Ausgeben
von Signalen; eine Vielzahl von Pufferschaltungen, angeordnet, der
Vielzahl von Anschlüssen
zu entsprechen; eine Vielzahl von Übertragungspfaden, mit denen
die Vielzahl von Pufferschaltungen jeweils verbunden sind, wobei
jeder der Übertragungspfade
ein Signal überträgt; eine
Vielzahl von Schreibschaltungen, verbunden jeweils mit der Vielzahl
von Übertragungspfaden,
wobei die Vielzahl von Schreibschaltungen Daten in eine ausgewählte Speicherzelle
schreibt, und eine Vielzahl von Drähten zum Verbinden mindestens
eines aus der Vielzahl von Anschlüssen mit der Vielzahl von Pufferschaltungen,
wobei eine Position der Drähte
zum Verbinden des mindestens einen Anschlusses mit der Vielzahl
von Pufferschaltungen in Übereinstimmung
mit einem Bitmuster der Speicherzelle geändert wird, jede der Pufferschaltungen
ein Stromansteuerleistungsverhalten hat, das für ein maximales Bitmuster eingestellt
ist; und wobei das Verfahren ein Ausbilden der Drähte zum
Verbinden der Anschlüsse
mit den Pufferschaltungen in einem abschließenden Herstellungsschritt
einer integrierten Schaltung umfasst, wobei die Drähte die
höchste Verdrahtung
der integrierten Schaltung umfassen.
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Diese Erfindung kann aus der folgenden
detaillierten Beschreibung vollständiger verstanden werden, wenn
in Verbindung mit den begleitenden Zeichnungen genommen, in denen:
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1 ein
Diagramm ist, das die Struktur eines Hauptabschnitts der ersten
Ausführungsform
der vorliegenden Erfindung zeigt;
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2 ein
Diagramm ist, das die Struktur eines Hauptabschnitts der ersten
Ausführungsform
der vorliegenden Erfindung zeigt;
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3 ein
Schaltungsdiagramm ist, das speziell einen Schreibtreiber DQWD zeigt;
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4A ein
Grundriss ist, der ein Beispiel der Verdrahtung zwischen einem Pad
und einem Eingabepuffer zeigt;
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4B ein
Diagramm ist, das einen Querschnitt zeigt, der entlang der in 4A gezeigten Linie 4B-4B
genommen wird;
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5 ein
Diagramm ist, das die Struktur der zweiten Ausführungsform der vorliegenden
Erfindung zeigt;
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6A ein
Diagramm ist, das die Struktur der dritten Ausführungsform der vorliegenden
Erfindung zeigt;
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6B ein
Diagramm ist, das die Operation des Falls zeigt, wo der Auffrischungszyklus 8k ist;
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6C ein
Diagramm ist, das die Operation des Falls zeigt, wo der Auffrischungszyklus 4k ist;
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6D ein
Diagramm ist, das die Operation des Falls zeigt, wo der Auffrischungszyklus 2k ist;
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7 ein
Grundriss ist, der die Chipstruktur eines RAM zeigt;
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8 ein
Schaltungsdiagramm ist, das speziell einen Teil der in 7 gezeigten Struktur zeigt;
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9 ein
Diagramm ist, das die Struktur von konventionellen Schreibdatenpfaden
eines Bitmusters × 4
zeigt; und
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10 ein
Diagramm ist, das die Struktur von konventionellen Schreibdatenpfaden
eines Bitmusters × 1
zeigt.
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Es werden nun Ausführungsformen
der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen
beschrieben.
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1 zeigt
die erste Ausführungsform
der vorliegenden Erfindung, in der Muster × 1 Bit und × 4 Bit
durch einen Chip realisiert werden. Mit Bezug auf 1 werden die gleichen Strukturglieder
wie jene in 8 bis 10 durch die gleichen Bezugszeichen
bezeichnet, und die Beschreibung dafür wird nicht wiederholt. Es
sollte vermerkt werden, dass die Schaltung zum Lesen von Daten aus 1 weggelassen wird.
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In 1 sind
die Eingangsanschlüsse
der Schreibtreiber DQWD und der Ausgangsanschluss der Eingabepuffer
DIB0 bis DIB3 jeweils mit den Eingabe-/Ausgabeleitungen RWDn verbunden.
Angenommen, dass die Anzahl der Schreibtreiber DQWD 16 ist,
sind vier Schreibtreiber DQWD mit jeder der Eingabe-/Ausgabeleitungen
verbunden. Die Verdrahtungsverbindung zwischen den Pads DQ0 bis
DQ3 und den Eingangsanschlüssen
der Eingabepuffer DIB0 bis DIB3 wird in Übereinstimmung mit dem Bitmuster
ausgebildet.
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Die Drähte La, von denen jeder in 1 durch eine unterbrochene
Linie dargestellt wird, werden für
den Fall verwendet, wo die Halbleiterspeichervorrichtung ausgebildet
wird, um von dem Bitmuster × 4
zu sein, wohingegen die Drähte
Lb, von denen jeder in 1 durch
eine strichpunktierte Linie darge stellt wird, für den Fall verwendet werden,
wo die Halbleiterspeichervorrichtung ausgebildet wird, von dem Bitmuster × 1 zu sein.
Spezieller sind in dem Fall des Bitmusters × 4 die Eingangspads DQ0 bis DQ3
jeweils mit den Eingangsanschlüssen
der Eingabepuffer DIB0 bis DIB3 über
die Drähte
La verbunden, wohingegen in dem Fall des Bitmusters × 1 einer der
Eingangspads, d. h. DQ0, mit jedem der Eingangsanschlüsse der
Eingabepuffer LIB0 bis DIB3 über
die Drähte
Lb verbunden ist.
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2 zeigt
eine spezielle Struktur des Bitmusters × 1.
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Mit Bezug auf das oben beschriebene
Bitmuster × 1
werden, um Daten in eine Speicherzelle, die nicht gezeigt wird,
zu schreiben, 1-Bit-Daten, die dem Eingangspad DQ0 zugeführt werden,
den vier Eingabepuffern DIB0 bis DIB3 zugeführt, und werden ferner den
Eingabe-/Ausgabeleitungen DIB0 bis DIB3 jeweils über die Eingabepuffer DIB0
bis DIB3 zugeführt.
Die Daten, die den Eingabe-/Ausgabeleitungen RWDn zugeführt werden,
werden in einer Speicherzelle geschrieben, ausgewählt über einen Schreibtreiber
DQWD, ausgewählt
durch das Adresssignal Add, und die Datenleitungen.
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3 zeigt
ein Beispiel des Schreibtreibers DQWD. Wie in 3 gesehen werden kann, werden die Eingabe-/Ausgabeleitungen
RWD und /RWD den Eingangsanschlüssen
von UND-Schaltungen 31 bzw. 32 zusammen mit den
Adresssignalen Add zugeführt.
Das Symbol /RWD stellt ein Umkehrsignal von RWD dar, und das Umkehrsignal
wird durch Invertierung eines Signals RWD durch z. B. eine Inverterschaltung,
nicht gezeigt, generiert. Die Ausgangsanschlüsse der UND-Schaltungen 31 und 32 sind
mit den Gates von N-Kanal-Transistoren 33 bzw. 34 verbunden,
und sind ferner mit den Eingangsanschlüssen von Inverterschaltungen 35 und 36 verbunden. Die
Ausgangsanschlüsse
der Inverterschaltungen 35 und 36 sind mit den
Gates von P-Kanal-Transistoren 37 bzw. 38 verbunden.
Die Strompfade der P-Kanal-Transistoren
37 und 38 sind
mit den Strompfaden der N-Kanal-Transistoren verbunden, und die
Verbindungspunkte sind mit Datenleitungen /DQ bzw. DQ verbunden.
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Der Schreibtreiber DQWD mit der oben
beschriebenen Struktur überträgt die Daten
der Eingabe-/Ausgabeleitung RWD zu den Datenleitungen /DQ und DQ,
wenn die Eingabebedingungen der UND-Schaltungen 31 und 32 erfüllt sind.
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Die Schreiboperation und die Leseoperation von
Daten in dem Bitmuster × 4
sind jenen des konventionellen Falls ähnlich, und werden hier deshalb nicht
wiederholt.
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4A und 4B veranschaulichen ein Beispiel
der Verdrahtung zwischen den Pads und den Eingabepuffern. Jeder
der Pads und Eingabepuffer weisen die gleiche Struktur auf, und
deshalb werden nachstehend nur der Eingabepuffer DIB0 und Pad DQ0
erläutert.
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In einem Halbleitersubstrat 41 wird
ein MOS-Transistor 42, der den Eingabepuffer DIBO bildet,
ausgebildet. Auf dem MOS-Transistor 42 ist
ein Isolationsfilm 43 vorgesehen, und es ist eine Vielzahl von
Drähten 44 der
ersten Schicht in dem Isolationsfilm 43 vorgesehen. Es
ist ein Kontaktloch 45 in dem Isolationsfilm 43 an
einer Position entsprechend dem Gate des MOS-Transistors 42 ausgebildet,
und ein Draht 46 der zweiten Schicht, der als die Drähte La oder
Lb dient, ist mit dem Gate über
das Kontaktloch 45 verbunden. Das Pad DQ0 ist mit einem
Ende des Drahts 46 der zweiten Schicht verbunden. Um das Bitmuster
zu ändern,
wird die Position des Drahts 46 der zweiten Schicht geändert.
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In der obigen Ausführungsform
wird das Bitmuster der Halbleiterspeichervorrichtung durch Ändern der
Verdrahtung, die die Eingangspads DQ0 bis DQ3 jeweils mit den Eingangsanschlüssen der
Eingabepuffer DIB0 bis DIB3 verbindet, geändert. Deshalb gibt es zwischen
dem Fall des Bitmusters × 1 und
dem des Bitmusters × 4
keinen Unterschied in der Struktur von den Eingabepuffern DIB0 bis
DIB3 zu den Speicherzellen. Deshalb kann das Ansteuerleistungsverhalten
der Eingabepuffer DIB0 bis DIB3 zwischen dem Fall des Bitmusters × 1 und
dem des Bitmusters × 4
gleich gemacht werden. Folglich reicht es aus, wenn die Transistoren,
die die Eingabepuffer bilden, das Stromansteuerleistungsverhalten
für den Fall
des Bitmusters × 4
haben. Selbst in dem Fall, wo zwei oder mehr Bitmuster eingerichtet
werden können,
reicht es mit anderen Worten aus, wenn die Transistoren, die die
Eingabepuffer bilden, das Stromansteuerleistungsverhalten für den Fall
des maximalen Bitmusters aufweisen. Deshalb können Transistoren einer kleinen
Größe verwendet
werden, und somit kann eine Erhöhung
des Musterbereichs vermieden werden.
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Ferner wird das Bitmuster der Halbleiterspeichervorrichtung
durch Ändern
der Verdrahtung, die die Eingangspads DQ0 bis DQ3 jeweils mit den
Eingangsanschlüssen
der Eingabepuffer DIB0 bis DIB3 verbindet, geändert. Folglich reicht es aus,
wenn nur die Verdrahtung, die die Eingangspads DQ0 bis DQ3 mit den
Eingangsanschlüssen
der Eingabepuffer DIB0 bis DIB3 verbindet, untersucht wird. Somit
ist es nicht notwendig, die Verdrahtungen einer Vielzahl von Sektionen
wie in der konventionellen Technik zu prüfen, und die Prüfung kann
vereinfacht werden.
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Ferner ist die Verdrahtung, die die
Eingangspads DQ0 bis DQ3 mit den Eingangsanschlüssen der Eingabepuffer DIB0
bis DIB3 verwendet, die höchste Verdrahtung
der Halbleiterspeichervorrichtung. Mit anderen Worten ist diese
Verdrahtung die eine, die in dem letzten Schritt der Herstellung
der Halbleiterspeichervorrichtung ausgebildet wird. In dieser Ausführungsform
sollte nur diese Verdrahtung geändert werden.
Deshalb ist es nicht notwendig, eine Verdrahtungssektion in einem
Zwischenschritt der Herstellung der Vorrichtung zu ändern, anders
als in der konventionellen Technik. Somit kann die Gestaltung der
Maske vereinfacht werden. Ferner kann die Anzahl von Masken reduziert
werden, und deshalb kann die Unterhaltung der Masken einfach gemacht
werden. Ferner reicht es in dieser Ausführungsform aus, wenn nur der
letzte Verdrahtungsabschnitt geändert wird.
Deshalb kann die Zeit, die für
eine Herstellung der Halbleiterspeichervorrichtung erforderlich
ist, im Vergleich zu der des konventionellen Falls auf die Art und
Weise verkürzt
werden, dass die Schritte vor dem letzten Schritt zum Ausbilden
der höchsten
Verdrahtung im voraus ausgeführt
werden, und der letzte Schritt der höchsten Verdrahtung in Übereinstimmung
mit dem Bitmuster ausgeführt
wird.
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5 zeigt
die zweite Ausführungsform
der vorliegenden Erfindung, die ein Beispiel ist, in dem die vorliegende
Erfindung auf den Fall angewendet wird, wo das Bankmuster von z.
B. einem synchronen DRAM (hierin nachstehend als SDRAM zu bezeichnen)
umgeschaltet wird. Der SDRAM inkludiert eine Vielzahl von unabhängigen Speicherbänken, die
aus einer Vielzahl von Speicherzellenanordnungen bestehen, innerhalb
eines Chips. In dem Fall, wo der SDRAM als ein Cachespeicher verwendet
wird, kann ein sogenannter Cachefehlschlag, d. h. das Fehlen von
Adresse und Daten, die durch eine CPU in einem Speicher gefordert
werden, verhindert werden. Der Speicher dieses Typs ist derart gestaltet,
dass das Bankmuster in dem Chip geändert werden kann, und ein
gewünschtes
Bankmuster wird während
der Herstellung der Vorrichtung eingerichtet.
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Wie in 5 gezeigt,
sind die Ausgangsanschlüsse
des Decoders 52 mit einer Vielzahl von Speicherzellenanordnungen 51a, 51b, 51c und 51d verbunden,
die die Speicherbank bilden. Die Ausgangsanschlüsse von Adresspuffern 53 und 54 sind mit
den Eingangsanschlüssen
des Decoders 52 verbunden. Die Eingangsanschlüsse der
Adresspuffer 53 und 54 sind geeignet über Drähte mit
Pads 55 und 56 verbunden, denen Bankadressen Am
und An zugeführt
werden. Mit anderen Worten ist der Eingangsanschluss des Adresspuffers 53 mit
dem Pad 55 über
einen Draht 57 ungeachtet des Bankmusters verbunden, und
die Verdrahtung des Eingangsanschlusses des Adresspuffers 54 wird
in Übereinstimmung
mit dem Bankmuster geändert.
In dem Fall, wo der SDRAM ausgebildet wird, um z. B. von dem 4-Bank-Typ
zu sein, ist das Pad 56 mit dem Eingangsanschluss des Adresspuffers 54 über einen Draht 58 verbunden,
in der Figur durch eine unterbrochene Linie angezeigt. In dem Fall,
wo der SDRAM ausgebildet ist, von dem 2-Bank-Mustertyp zu sein, ist
im Gegensatz dazu das Pad 55 mit dem Eingangsanschluss
des Adresspuffers 54 über
einen Draht 59 verbunden, in der Figur durch eine strichpunktierte
Linie angezeigt. Diese Drähte 57 und 58 sind
z. B. von der Verdrahtung der zweiten Schicht, und sie werden in
dem letzten Schritt ausgebildet.
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Gemäß der zweiten Ausführungsform
kann das Bankmuster durch Ändern
der Verdrahtung zwischen den Pads 55 und 56 und
den Eingangsanschlüssen
der Adresspuffer 53 und 54 einfach geändert werden.
Ferner ist die Struktur zwischen den Adresspuffern 53 und 54 und
den Speicherzellenanordnungen 51a bis 51b allen
Bankmustern gemeinsam, und deshalb können die Leistungsverhalten
der Bankmuster während
des Adressübergangs
einheitlich gemacht werden.
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6A bis 6D veranschaulichen die dritte Ausführungsform
der vorliegenden Erfindung, die ein Beispiel ist, in dem die vorliegende
Erfindung auf den Fall angewendet wird, wo z. B. der Auffrischungszyklus
eines DRAM geändert
wird.
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Wie in 6A gesehen
werden kann, sind die Ausgangsanschlüsse von Adresspuffern 63, 64 und 65 mit
einem Zeilen decoder 62 einer Speicherzellenanordnung 61 verbunden.
Die Eingangsanschlüsse
der Adresspuffer 63, 64 und 65 sind geeignet über Drähte mit
Pads 66, 67 und 68 verbunden, denen Bankadressen
Am, An und Ao zugeführt
werden. In dem Fall, wo der Auffrischungszyklus 2k, 4k und 8k ist,
verbindet spezieller ein Draht 69 den Pad 66 und
den Adresspuffer 63 miteinander.
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In dem Fall, wo der Auffrischungszyklus 8k und 4k ist,
verbindet ein Draht 70 den Pad 67 und den Adresspuffer 64 miteinander.
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In dem Fall, wo der Auffrischungszyklus 8k ist,
verbindet ein Draht 71 den Pad 68 und den Adresspuffer 65 miteinander.
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In dem Fall, wo der Auffrischungszyklus 4k ist,
verbindet ein Draht 72 den Pad 67 und den Adresspuffer 65 miteinander.
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In dem Fall, wo der Auffrischungszyklus 2k ist,
verbinden Drähte 73 und 74 den
Pad 66 und die Adresspuffer 64 und 65 miteinander.
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Diese Drähte 69, 70, 71, 72, 73 und 74 sind z.
B. die Drähte
der zweiten Schicht und werden in dem letzten Schritt ausgebildet.
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Durch Verbinden der Pads 66, 67 und 68 mit den
Eingangsanschlüssen
der Adresspuffer 63, 64 und 65, wie oben
beschrieben, kann die Auffrischungsregion in Übereinstimmung mit den Adressen
Am, An oder Ao eingerichtet werden, wie in 6B, 6C oder 6D gezeigt. 6B zeigt den Fall, wo der Auffrischungszyklus 8k ist, 6C zeigt den Fall, wo der
Auffrischungszyklus 4k ist, und 6D zeigt den Fall, wo der Auffrischungszyklus 2k ist.
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Ferner wird in der dritten Ausführungsform nur
die Verdrahtung geändert,
die Adresspuffer 63, 64 und 65 und die
Pads 66, 67 und 68 miteinander verbindet,
und die Verdrahtung zwischen den Adresspuffern 63, 64 und 65 und
den Speicherzellen wird nicht geändert.
Deshalb können
die Leistungsverhalten aller Auffrischungszyklen einheitlich gemacht werden.
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Letztlich richten sich die Beschreibungen
der obigen Ausführungsformen
auf die Fälle
eines DRAM und eines SDRAM; die vorliegende Erfindung ist jedoch
nicht auf diese Fälle
begrenzt, sondern kann auf integrierte Halbleiterschaltungsvorrichtungen
anders als Speicher, wie etwa eine integrierte Logikschaltung, angewendet
werden.