JPH0258869A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第４図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特にビット線が複数平面的に平行
に延在するメモリ装置に関する。

（Ｂ、発明の概要） 本発明は、上記のメモリ装置において、隣接ビット線間
の寄生容量を小さくし、且つビット線に要求されるパタ
ーニングのファイン性を低くするため、 隣接する２つの上記ビット線を互いに異なる層（レイヤ
ー１ａｙｅｒ）で形成するものである。

（Ｃ，従来技術） スターティックＲＡＭはリフレッシュ不要なランダムア
クセスメモリであり、特開昭６１−５３７６３号公報に
紹介されているように、ＭＯＳＦＥＴと負荷抵抗（高抵
抗シリコン層）からなる一対のインバータをたすきかけ
接続してフリップフロップを構成し、さらにそのフリッ
プフロップにアクセスゲートを成す一対のＭＯＳＦＥＴ
を接続することによって１つのメモリセルを構成したも
のである。

そして、スターティックＲＡＭは二層のアルミニウム配
線層を有するものか多いが、このようなものにおいては
ビット線はそのうちの一方の層のアルミニウム配線層に
より形成される。

（Ｄ、発明が解決しようとする問題点）ところで、二層
アルミニウム構造のメモリ装置においては高集積化に伴
って隣接ビット線間の間隔が非常に狭くなり、ダストに
よってビット線間が短絡する事故が起き易く配線歩留り
か低くなるという問題がある。というのは、高集積度の
スターティックＲＡＭにおいては１つの狭いメモリセル
領域上に２木のビット線（Ｂ、Ｂ）を通す必要があり、
このように狭いメモリセル領域上に同じレイヤーの配線
層を２本並べて形成すると当然に隣接ビット線間の間隔
が狭くなるのである。

そして、隣接ビット線間の間隔が狭くなると、ビット線
に要求されるバターニングのファイン性が高くなり、ま
たダストによる悪影響を受けやすくなるので配線歩留り
が悪くなるだけでなく、ビット線間の寄生容量が大きく
なり、高速性が低下するという問題も生じる。

本発明はこのような問題点を解決すべく為されたもので
あり、隣接ビット線間の寄生容量を小さくし、社つビッ
ト線に要求されるバターニングのファイン性を低くし、
配線歩留りを高くすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、隣接す
る２つの上記ビット線を互いに異なる層（レイヤー）で
形成することを特徴とする。

（Ｆ、作用） 本発明メモリ装置によれば、隣接ビット線が異なる層（
レイヤー）に形成されているので、その間に絶縁層が介
在し、ダストによって短絡される虞れがないし、ビット
線に要求されるパターニングのファイン性も低くでき、
延いては配線歩留りを高くすることができる。

そして、隣接ビット線間はその間に絶縁層が介在して異
なる層を成しているのでビット線間寄生容重を減少させ
ることができる。

（Ｇ、実施例）［第１図乃至第４図］ 以下、本発明メモリ装置を図示実施例に従フて詳細に説
明する。

第１図及び第２図（Ａ）、（Ｂ）は本発明メモリ装置の
一つの実施例を示すもので、第１図は平面図、第２図（
Ａ）は第１図のＡ−Ａ線に沿う拡大断面図、第２図（Ｂ
）は第１図のＢ−Ｂ線に沿う拡大断面図である。

図面において、１は半導体基板、２は第１層目の多結晶
シリコンからなるワード線、３は半導体基板１の表面部
に選択的に形成されたソース・ドレイン拡散層のうちの
特にビット線に接続される拡散層である。４は層間絶縁
層、５は第１層目のアルミニウム配線層、６は該アルミ
ニウム配線層５上を覆う層間絶縁層、７は第２層目のア
ルミニウム配線層である。

上記第１層目のアルミニウム配線層５と第２層目のアル
ミニウム配線層７は共にビット線を構成している。そし
て、基本的にはこのビット線は隣接する部分はどこでも
互いに異なる層（レイヤー）によって、即ち、第１層目
のアルミニウム配線層５と第２層目のアルミニウム配線
層７とによって構成されている。このようにしたのは、
隣接ビット線が異なる層（レイヤー）で形成されている
とその間に絶縁層が介在し、十から見た間隔がどんなに
狭くてもダストによって短絡される虞わがない。また、
ビット線に要求されるバターニングのファイン性も低く
て済む。極端にいえば、隣接ビット線が上から見て一部
市なっていても大きな問題とはならないのである。従っ
て、配線歩留りをきわめて高くすることができる。

次に、多数のビットが接続される各ビット線それぞれが
、そわの延在方向に第１層目のアルミニウム配線層５と
第２層目のアルミニウム配線層７とで互い違いに形成さ
れている。即ち、１本のビット線はある部分が第１層目
のアルミニウム配線層５により形成され、次の部分は該
アルミニウム配線層５とコンタクトホールを介して接続
された第２層目のアルミニウム配線層７により形成され
、その次の部分は該アルミニウム配線層７とコンタク［
・ホールを介して接続された第１層目のアルミニウム配
線層５により形成されている。このようにするのは次の
理由による。

１本のビット線の全部を第１層目のアルミニウム配線層
５により形成し、それと隣接するビット線全部を第２層
目のアルミニウム配線層７により形成するという構成に
よっても本発明の目的を達成することができ、本発明は
このような態様でも実施することができる。但し、この
ような態様で実施した場合は、一対のビット線間に電気
的条件に若干のアンバランスが生じる虞れがある。とい
うのは、第１層目のアルミニウム配線層５と第２層目の
アルミニウム配線層７とは半導体基板１との間隔、半導
体基板１に対する静電容量等電気的条件が完全に同一で
ないからである。そして、このようなアンバランスがあ
ると％　１つのメモリセルからの信号の読み出しをそれ
に接続された一対のビット線（Ｂ、Ｂ）のレベルの差を
センスアンプによって増幅することによって読み出すた
けに高速で且つ正確に読み出す機能が低下する虞れがあ
る。

そこで、本実施例においてはく第３図、第４図に示す実
施例においても同様であるが）、各ビット線をその延在
方向に第１のアルミニウム配線層５と第２のアルミニウ
ム配線層７とでＵい違いに形成して、第１のアルミニウ
ム配線層５と第２のアルミニウム配線層７の電気的条件
を平均化したものが各ビット線の電気的条件となり、ビ
ット線間に電気的条件の差が生じないようにしているの
である。尚、このように各ビット線はそれぞれそれの延
在方向に沿って第１のアルミニウム配線層５と第２のア
ルミニウム配線層７とで互い違いに形成されているが、
しかし、基本的にはどの部分をとっても隣接するビット
線が異なる層（レイヤー）のアルミニウム配線層によっ
て形成され、同層のアルミニウム配線層が隣接しないよ
うになっている。勿論、本発明の目的を達成するためで
ある。特に、第１層目と第２層目のアルミニウム配線層
５・７間のコンタクト部を互いにずらすことによって第
２層目のアルミニウム配線層７・７どつしは絶対に近接
しないようになっている。

というのは、第１層目のアルミニウム配線層５に比較し
て第２層目のアルミニウム配線層７の方が起伏に富んだ
下地に形成され、ファインなパターニングが難しいから
である。但し、第１層目の各アルミニウム配線層５につ
いては端部が同層で別のアルミニウム配線層５の端部と
相近接している。しかし、第１層目のアルミニウム配線
層５は元来第２層目のアルミニウム配線層７に比較して
、平坦な下地に形成されているし、また、近接している
のは各アルミニウム配線層７の端部どつしであるに過ぎ
ないので、このことはほとんど問題にはならない。

また、本実施例においては、第１層目のアルミニウム配
線層５上には第２層目のアルミニウム配線層７が全く存
在していないので、第１層目のアルミニウム配線層５の
厚さを厚くしても支障をきたさない。即ち、第１層目の
アルミニウム配線層５を厚くしてもその上には第２層目
のアルミニウム配線層７が存在していないのでアルミニ
ウム配線層７のカバレージには影響を与えない。従って
、第１層目のアルミニウム配線層５を従来よりも厚くす
ることが許容され、その結果、エレクトロマイグレーシ
ョンに強くすることができるという効果も得られる。

尚、第１の実施例は本発明を二層アルミニウムプロセス
の比較的−数的なスターティックＲＡＭに適用したもの
であり、ビット線と、アクセスゲートを成すＭＯＳ　Ｆ
　ＥＴのソース・ドレイン拡散層３との電気的接続は第
１層目のアルミニウム配線層５をコンタクトホールを介
して拡散層３の表面に接続することにより行っている。

第３図及び第４図（Ａ）、（Ｂ）は本発明を三層ポリシ
リコン二層アルミニウム構造のスターティックＲＡＭに
通用した実施例（第２の実施例）を示すものである。三
層ポリシリコン二層アルミニウム構造のスターティック
ＲＡＭは、特開昭６２−２９３６６８号公報等により紹
介されているように、第１層目のポリシリコン層でＭＯ
ＳＦＥＴのゲート電極、ワード線を形成し、第２層目の
ポリシリコン層でメモリセルの接地線を形成し、第３Ｎ
目のポリシリコン層で負荷用の抵抗素子を形成したもの
である。

そして、本実施例は本発明をその三層ポリシリコン二層
アルミニウム構造のスターティックＲＡＭに適用するに
あたって、第２層目のポリシリコン層８を拡散層３の電
極取り出しに中継配線層として利用している。

即ち、ポリシリコン層８は第１層目のアルミニウム配線
層５の下層にあたり、該アルミニウム配線層５とコンタ
クトホールを介して接続され、また該ポリシリコン層８
はコンタクトホールを介してソース・ドレイン拡散層３
に接続されている。

本実施例はこの点で第１の実施例と異なるに過ぎず、そ
れ以外の点では第１の実施例と共通し、第１の実施例で
得ることのできる効果は第１の実施例においても得るこ
とができる。

（Ｈ，発明の効果） 以上に述べたように、本発明の請求項（１）のメモリ装
置は、ビット線が複数の平面的に平行に延在するメモリ
装置において、隣接する２つの上記ビット線を互いに異
なる層（レイヤー）で形成してなることを特徴とするも
のである。従って、この請求項（１）のメモリ装置によ
れば、隣接ビット線が異なる層（レイヤー）に形成され
ているので、その間に絶縁層が介在し、ダストによって
短絡される虞れがないし、ビット線に要求されるバター
ニングのファイン性も低くでき、延いては配線歩留りを
高くすることができる。そして、隣接ビット線間はその
間に絶縁層が介在して異なる層を成しているのでビット
線間寄生容量を減少させることができる。

請求項（２）のメモリ装置は請求項（１）のメモリ装置
において、各ビット線をその延在方向に異なる層（レイ
ヤー）で互い違いに形成したものである。従って、この
請求項（２）のメモリ装置によれば、一方のビット線と
、それの信号を反転した信シ）の通る他方のビット線と
が対半導体基板容量等の電気的条件でアンバランスにな
る虞れがない。

請求項（３）のメモリ装置は、下側のアルミニウム配線
層を直接半導体基板にコンタクトさせるようにしたもの
で、これにより請求項（２）のメモリ装置を、最も一般
的な二層アルミニウムプロセスによるスターティックＲ
ＡＭに支障なく適用できる。

請求項（４）のメモリ装置は、下側のアルミニウム配線
層を中継配線層を介して半導体基板にコンタクトさせる
ようにしたので、これにより請求項（２）のメモリ装置
を三層ポリシリコン二層アルミニウム構造のスターティ
ックＲＡＭに支障なく適用できる。

【図面の簡単な説明】

第１図及び第２図（Ａ）、（Ｂ）は本発明メモリ装置の
一つの実施例（第１の実施例）を示すもので、第１図は
平面図、第２図（Ａ）は第１図のＡ−Ａ線に沿う拡大断
面図、第２図（Ｂ）は第１図のＢ−Ｂ線に沿う拡大断面
図、第３図及び第４図（Ａ）、（Ｂ）は本発明を三層ポ
リシリコン二層アルミニウム構造のスターティックＲＡ
Ｍに適用した実施例（第２の実施例）を示すもので、第
３図はｆ面図、第４図（Ａ）は第３図のＡ−Ａ線に沿う
断面図、第４図（Ｂ）は第３図のＢ−Ｂ線に沿う断面図
である。 符号の説明 １．３・・・半導体基板、 ５・・・下側配線層、７・・・ ８・・・中継配線層。 上側配線層、

Claims (4)

【特許請求の範囲】
1. （１）ビット線が複数平面的に平行に延在するメモリ装
   置において、 隣接する２つの上記ビット線を互いに異なる層で形成し
   てなる ことを特徴とするメモリ装置
2. （２）各ビット線をその延在方向に異なる層で互い違い
   に形成してなる ことを特徴とする請求項（１）記載のメモリ装置
3. （３）ビット線を成す層のうちの下側の層を直接半導体
   基板に接続することによりビット線と半導体基板との電
   気的接続をしてなる ことを特徴とする請求項（２）記載のメモリ装置
4. （４）ビット線を成す層のうちの下側の層を全く別の中
   継配線層を介して半導体基板に接続することによりビッ
   ト線と半導体基板との電気的接続をしてなる ことを特徴とする請求項（２）記載のメモリ装置