KR950002040A - 반도체 장치 및 그의 제조방법 - Google Patents

반도체 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR950002040A
KR950002040A KR1019940013930A KR19940013930A KR950002040A KR 950002040 A KR950002040 A KR 950002040A KR 1019940013930 A KR1019940013930 A KR 1019940013930A KR 19940013930 A KR19940013930 A KR 19940013930A KR 950002040 A KR950002040 A KR 950002040A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
insulating layer
sidewall
conductive layer
Prior art date
Application number
KR1019940013930A
Other languages
English (en)
Other versions
KR0139863B1 (ko
Inventor
도시유끼 오아시
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR950002040A publication Critical patent/KR950002040A/ko
Application granted granted Critical
Publication of KR0139863B1 publication Critical patent/KR0139863B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

최상층의 층간 절연층의 표면단차를 저감한다. 실리콘기판의 표면전면에 절연층이 형성되어 있다. 절연층의 상부표면에 접하도록 그의 상부 표면상에 실리콘층이 형성되어 있다. 이 실리콘층에는 소정의 소스/드레인 영역에 끼워진 영역상에는 게이트 절연층을 개재하여 게이트전극이 형성되어 있다. 소스/드레인 영역에 접속되어 또한 절연층의 상부 표면에 접하여 연장하도록 그의 상부 표면상에 비트선이 형성되어 있다. 층간 절연층에 형성된 콘택트홀을 통하여 소스/드레인 영역과 접하도록 하부 전극층과 커패시터 절연층과 상부 전극층과에서 되는 커패시터가 형성되어 있다.

Description

반도체 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 의해서 반도체 장치의 구성을 표시하는 메모리셀내의 부분적인 평면도이다. 제2도는 제1도의 A-A선에 따른 개략적인 단면도이다. 제3도는 제1도 및 제2도의 B-B선에 따른 개략적인 단면도이다.

Claims (21)

  1. 주표면을 가지는 반도체 기판과; 상기 반도체 기판의 주표면상에 형성된 제1의 절연층과; 상기 제1의 절연층의 상부 표면상에 접촉하여 형성된 제1도전형의 반도체층과; 소정의 간격으로 상기 반도체층내에 형성된 제2도전형의 제1 및 제2의 불순물 영역과; 상기 제1 및 제2의 불순물 영역에 의해서 샌드위치되는 영역상에 게이트 절연층을 그 사이에 삽입하여 형성된 게이트 전극층과; 상기 제1의 불순물 영역에 접속하고, 그리고 상기 제1의 절연층의 상부 표면상에 접촉하여 연장하는 제1도전층과; 상기 반도체층과 상기 제1도전층상에 형성되고, 상기 제2의 불순물 영역에 이르는 개구를 가지는 제2의 절연층과; 상기 개구를 통하여 상기 제2의 불순물 영역과 접촉하여 상기 제2의 절연층상에 형성된 제2도전층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 측벽 절연층을 부가하며, 상기 측벽 절연층은 상기 반도체층의 측벽을 커버하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1도전층은 상기 반도체층의 측벽을 접촉시키는 것에 의해서 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 측벽 절연층은 상기 측벽 절연층의 측벽으로부터 상기 반도체층의 측벽에 이르는 제1의 노치부위를 가지며; 상기 제1도전층은 상기 제1의 노치부위를 통하여 상기 반도체층의 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 반도체층은 그 안에 형성된 상기 제1의 불순물 영역을 가지는 부위내에서 제2의 노치부위를 가지며, 상기 제1도전층은 상기 제1의 노치부위를 통하여 상기 제2의 노치부위의 형상을 규정하는 상기 반도체층의 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제1도전층은 상부 도전층과 하부 도전층을 가지고, 상기 하부 도전층은 상기 반도체층의 측벽에서 그 사이에 삽입된 상기 측벽 절연층으로 형성되고, 그리고 상기 제1의 절연층의 상부표면과 접촉하여 연장하며, 상기 상부 도전층은 상기 하부 도전층의 상부 표면 및 상기 반도체층의 상부 표면과 접촉하여 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 커패시터를 포함하며, 상기 제2도전층은 상기 커패시터의 하부 전극층으로서 작용하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1도전층은 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 게이트 전극층은 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 및 제2의 불순물 영역이 한쌍의 소스/드레인 영역으로서 작용하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 제3의 절연층과 배선층을 포함하며, 상기 제3의 절연층은 상기 제2도전층상에 형성되고, 상시 배선층은 상기 제3절연층상에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 서로 소정의 간격을 가지고 제1의 방향으로 배열된 복수의 반도체층과, 서로 소정의 간격을 가지고 상기 제1의 방향을 가로지르는 제2의 방향으로 배열된 복수의 반도체층과, 상기 반도체층의 각각의 측벽을 커버하는 측벽 절연층을 포함하되, 상기 측벽 절연층은, 상기 제1의 방향으로 배열된 서로 인접하는 상기 반도체층들 사이를 채우고, 상기 측벽 절연층과 상기 제1도전층은, 상기 제2방향으로 배열된 서로 인접하는 상기 반도체층들의 사이를 채우는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 제1의 방향으로 배열된 상기 각각의 복수의 반도체층내에형성된 상기 각각의 제1의 불순물 영역은 상기 제1도전층에 의해서 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1도전층은 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 제2의 방향으로 배열된 상기 복수의 반도체층상에 형성된 상기 각각의 게이트 전극층은 서로 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 서로 전기적으로 접속되는 상기 게이트 전극층은 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판의 주표면상에 제1절연층을 형성하는 공정과; 상기 제1의 절연층의 상부 표면상에서 상기 상부 표면과 접촉하여 제1도전형의 반도체층을 형성하는 공정과; 상기 반도체층의 표면중의 일부분상에 게이트 절연층을 그 사이에 삽입하여 게이트 전극층을 형성하는 공정과; 상기 반도체층내에 제2도전형의 제1및 제2의 불순물 영역을 형성하여, 상기 게이트 전극층의 바로 아래에 위치하는 상기 반도체층의 영역을 샌드위치하는 공정과; 상기 제1의 불순물 영역에 접속하고 상기 제1절연층의 상부 표면과 접촉하여 연장하는 제1도전층을 형성하는 공정과; 상기 제1의 절연층상에, 상기 반도체층과 상기 제1도전층을 커버하며, 상기 제2의 불순물 영역에 이르는 개구를 가지는 제2절연층을 형성하는 공정과; 상기 제2절연층상에 상기 개구를 통하여 상기 제2불순물 영역과 접촉하는 제2도전층을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 반도체층의 측벽을 커버하기 위하여 측벽 절연층을 형성하는 공정을 포함하는 것에 있어서, 상기 제1도전층은 상기 반도체층의 측벽에서 상기 측벽 절연층을 그 사이에 삽입하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제18항에 있어서, 측벽 절연층을 형성하는 상기 공정은 상기 측벽 절연층의 측벽으로부터 상기 반도체층의 측벽에 이르는 제1의 노치부위를 갖기 위하여 상기 측벽 절연층을 형성하는 공정을 포함하고, 상기 제1도전층은 상기 제1의 노치부위를 통하여 상기 반도체층의 측벽과 접촉하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 반도체층을 형성하는 상기 공정은, 상기 제1의 불순물 영역이 형성하는 상기 반도체층의 영역의 측벽에서 제2의 노치부위를 형성하는 공정을 포함하고, 상기 제1도전층은, 상기 제1의 노치부위를 통하여 상기 제2의 노치부위의 형상을 규정하는 상기 반도체층의 측벽과 접촉하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제18항에 있어서, 상기 제1도전층은 상부 도전층과 하부 도전층을 가지도록 형성되고, 상기 하부 도전층은 상기 반도체층의 측벽에서 상기 측벽 절연층을 그 사이에 삽입하여 형성되고, 상기 제1의 절연층의 상부 표면과 접촉하여 연장하며, 상기 상부 도전층은 상기 하부 도전층의 상부 표면 및 상기 반도체층의 상부 표면과 접촉하여 형성되어, 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940013930A 1993-06-22 1994-06-20 반도체장치 및 그의 제조방법 KR0139863B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-150231 1993-06-22
JP5150231A JPH0722517A (ja) 1993-06-22 1993-06-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR950002040A true KR950002040A (ko) 1995-01-04
KR0139863B1 KR0139863B1 (ko) 1998-07-01

Family

ID=15492421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940013930A KR0139863B1 (ko) 1993-06-22 1994-06-20 반도체장치 및 그의 제조방법

Country Status (4)

Country Link
US (1) US5406102A (ko)
JP (1) JPH0722517A (ko)
KR (1) KR0139863B1 (ko)
DE (1) DE4421633C2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2796249B2 (ja) * 1993-07-02 1998-09-10 現代電子産業株式会社 半導体記憶装置の製造方法
JP3251778B2 (ja) * 1993-09-27 2002-01-28 三菱電機株式会社 半導体記憶装置およびその製造方法
TW274628B (ko) * 1994-06-03 1996-04-21 At & T Corp
JP3304635B2 (ja) * 1994-09-26 2002-07-22 三菱電機株式会社 半導体記憶装置
JPH08222710A (ja) * 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
JP3600335B2 (ja) * 1995-03-27 2004-12-15 株式会社東芝 半導体装置
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer
JPH1022466A (ja) * 1996-03-01 1998-01-23 Motorola Inc 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法
JP3529220B2 (ja) 1996-04-26 2004-05-24 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
JP2000058783A (ja) * 1998-08-06 2000-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100360592B1 (ko) * 1999-12-08 2002-11-13 동부전자 주식회사 반도체 장치 및 그 제조 방법
US7880267B2 (en) * 2006-08-28 2011-02-01 Micron Technology, Inc. Buried decoupling capacitors, devices and systems including same, and methods of fabrication
US8030697B2 (en) * 2007-09-18 2011-10-04 Samsung Electronics Co., Ltd. Cell structure of semiconductor device having an active region with a concave portion
KR101096976B1 (ko) * 2009-12-09 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
CN101976681B (zh) * 2010-08-27 2012-09-26 东南大学 一种提高电流密度的p型绝缘体上硅横向器件及其制备工艺
CN101976682B (zh) * 2010-08-27 2013-01-02 东南大学 一种提高电流密度的n型绝缘体上硅横向器件及其制备工艺

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3278799D1 (en) * 1981-08-31 1988-08-25 Toshiba Kk Method for manufacturing three-dimensional semiconductor device
JP2509708B2 (ja) * 1989-09-07 1996-06-26 株式会社東芝 Ｓｏｉ型半導体装置及びその製造方法
JP3003188B2 (ja) * 1990-09-10 2000-01-24 ソニー株式会社 半導体メモリ及びその製造方法
JP3126739B2 (ja) * 1990-12-06 2001-01-22 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04239768A (ja) * 1991-01-23 1992-08-27 Sony Corp スタックトキャパシタ構造
JPH04324660A (ja) * 1991-04-24 1992-11-13 Sony Corp 半導体装置の配線形成方法

Also Published As

Publication number Publication date
JPH0722517A (ja) 1995-01-24
KR0139863B1 (ko) 1998-07-01
DE4421633C2 (de) 2001-02-22
DE4421633A1 (de) 1995-02-02
US5406102A (en) 1995-04-11

Similar Documents

Publication Publication Date Title
KR950002040A (ko) 반도체 장치 및 그의 제조방법
KR860008609A (ko) 반도체 기억장치와 제조방법
KR850007719A (ko) 콘덴서 내장형 메모리셀을 갖춘 반도체 메모리장치 및 그 제조방법
KR920010904A (ko) 반도체 기억회로 장치와 그 제조방법
KR910013555A (ko) 반도체 기억장치
KR920000136A (ko) 반도체 기억장치 및 그 제조방법
KR910019230A (ko) 반도체기억장치 및 그 제조방법
KR970008611A (ko) 반도체 기억 장치 및 그 제조 방법
KR950002041A (ko) 반도체 기억장치 및 그 제조방법
KR920020729A (ko) 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법
KR950027962A (ko) 반도체장치 및 그 제조방법
KR970024219A (ko) 반도체기억장치 및 그 제조방법(semiconductor memory device and manufacturing method thereof)
KR940027149A (ko) 반도체 기억 장치 및 그 제조 방법
KR950021083A (ko) 반도체 장치 및 그 제조방법
KR880700464A (ko) 집적 회로에 대한 세 레벨 상호 연결 기법
KR960002867A (ko) 필드 시일드 (field-shield) 분리구조를 가지는 반도체 장치와 그의 제조방법
KR970054486A (ko) 반도체 소자와 그 제조 방법
KR920018958A (ko) 비휘발성 메모리, 비휘발성 메모리를 갖는 반도체 메모리 장치 및 그 반도체 메모리장치의 제조방법
KR970063759A (ko) 반도체 장치 및 그 제조 방법
KR960009184A (ko) 반도체 기억장치 및 그 제조방법
KR940004828A (ko) 고집적 적층 캐패시터 제조 방법
KR920008938A (ko) 스택캐패시터 및 그제조방법
KR960012495A (ko) 메모리 셀용 스위칭 트랜지스터 및 캐패시터
KR900011011A (ko) 반도체 기억장치와 그 제조방법
KR960043021A (ko) 반도체 집적 회로 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020227

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee