KR0139863B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법

Info

Publication number
KR0139863B1
KR0139863B1 KR1019940013930A KR19940013930A KR0139863B1 KR 0139863 B1 KR0139863 B1 KR 0139863B1 KR 1019940013930 A KR1019940013930 A KR 1019940013930A KR 19940013930 A KR19940013930 A KR 19940013930A KR 0139863 B1 KR0139863 B1 KR 0139863B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
semiconductor
sidewall
conductive layer
Prior art date
Application number
KR1019940013930A
Other languages
English (en)
Other versions
KR950002040A (ko
Inventor
도시유끼 오아시
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR950002040A publication Critical patent/KR950002040A/ko
Application granted granted Critical
Publication of KR0139863B1 publication Critical patent/KR0139863B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

최상층의 층간 절연층의 표면단차를 저감한다.
실리콘기판의 표면전면에 절연층이 형성되어 있다.
절연층의 상부표면에 접하도록 그의 상부 표면상에 실리콘층이 형성되어 있다.
이 실리콘층에는 소정의 소스/드레인 영역에 끼워진 영역상에는 게이트 절연층을 개재하여 게이트전극이 형성되어 있다.
소스/드레인 영역에 접속되어 또한 절연층의 상부 표면에 접하여 연장하도록 그의 상부 표면상에 비트선이 형성되어 있다.
층간절연층에 형성된 콘택트홀을 통하여 소스/드레인 영역과 접하도록 하부전극층과 커패시터 절연층과 상부 전극층과의 되는 커패시터가 형성되어 있다.

Description

반도체 장치 및 그의 제조방법
제1도는 본 발명의 제1의 실시예에 의해서 반도체 장치의 구성을 표시하는 메모리셀내의 부분적인 평면도이다.
제2도는 제1도의 A-A선에 따른 개략적인 단면도이다.
제3도는 제1도 및 2도의 B-B선에 따른 개략적인 단면도이다.
제4도 및 5도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제1및 제2공정을 표시하는 제1도의 A-A선에 따른 개략적인 단면도이다.
제6a도 및 6b도는 각각 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이고, 제6C도는 부분적인 평면도이며, 상기 6A, 6B, 6C도는 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제3공정을 표시하고 있다.
제7a도 및 7b도는 각각 제1도의 A-A선과 B-B선에 다른 개략적인 단면도이고, 제7C도는 부분적인 평면도이며, 이들은 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제4공정을 표시하고 있다.
제8a도 및 8b도는 각각 제1도의 A-A선 및 B-B선에 의한 개략적인 단면도이며, 제8C도는 부분적인 평면도이고, 이들은 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제5공정을 표시하고 있다.
제9a도 및 9b도는 각각 제1도의 A-A선과 B-B선에 의한 개략적인 단면도이고, 제9C도는 부분적인 평면도이며, 이들은 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제6공정을 표시하고 있다.
제10a도 및 10b도는 각각 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이고, 제10C도는 부분적인 평면도이며, 이들은 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제7공정을 표시하고 있다.
제11a도 및 11b도는 각각 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이고, 제11C도는 부분적인 평면도이며, 이들은 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제8공정을 표시하고 있다.
제12a도 및 12b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제9공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제13a도 및 13b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제10공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제14a도 및 14b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제11공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제15a도 및 15b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제12공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제16a도 및 16b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제13공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제17a도 및 17b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제14공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제18a도 및 18b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제5공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제19a도 및 19b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제16공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제20a도 및 20b도는, 본 발명의 제1실시예에 의한 반도체 장치의 제조 방법의 제17공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제21a도 및 21b도는, 본 발명의 제1의 실시예에 의한 반도체 장치의 제조 방법의 제18공정을 표시하며, 각각, 제1도의 A-A선과 B-B선에 따른 개략적인 단면도이다.
제22a도 및 22b도는, 본 발명의 제2실시예에 의한 반도체 장치의 구성을 개략적으로 표시하는 평면도이다.
제23도는 제22도의 C-C선에 따른 개략적인 단면도이다.
제24도는 본 발명의 제3의 실시예에 의한 반도체 장치의 구성을 개략적으로 표시하는 평면도이다.
제25도는 제24도의 D-D선에 따른 개략적인 단면도이다.
제26도는 종래의 MOS트랜지스터와 그에 접속된 배선층과의 접속 구조를 개략적으로 표시하는 평면도이다.
제27도는 제26도의 E-E선에 따른 개략적인 단면도이다.
제28도는 본 발명의 제4의 실시예에 의한 반도체 장치의 구성을 개략적으로 표시하는 평면도이다.
제29도는 제28도의 F-F선에 따른 개략적인 단면도이다.
제30도는 일반적인 DRAM의 블록도이다.
제31도는 메모리셀 어레이의 구성을 설명하기 위한 4비트분의 등가 회로도이다.
제32도는 종래의 반도체 장치의 구성을 개략적으로 표시하는 단면도이다.
제33도는 제32도의 H-H선에 따른 개략적인 단면도이다.
제34도는 종래의 반도체 장치에 있어서 배선이 단선되거나 형태가 열화되는 상태를 설명하기 위한 개략적인 단면도이다.
제35도는 제34도의 J-J선에 다른 개략적인 단면도이다.
제36도는 종래의 반도체 장치에 있어서 배선층이 형태에 있어서 불량인 상태를 표시하는 개략적인 평면도이다.
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이며, 특히, SOI(Silicon on Insulator)구조를 이용하는 MOS(Metal Oxide Semiconductor)트랜지스터(이하 SOI-MOSFET라 함)를 가지는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 기기의 현저한 확산으로 반도체 장치의 수요가 급속히 증대되고 있다.
기능적인 면에 있어서, 고속으로 동작할 수 있고, 대규모의 기억 용량을 가지는 반도체 장치가 요구되어 진다.
따라서, 반도체 장치의 집적화, 고속 응답성, 또는 고신뢰성에 관계되는 기술개발이 진전되고 있다.
기억 정보의 랜덤한 입/출력을 수행할 수 있는 반도체 장치로써 DRAM(Dynamic Random Access Memory)이 일반적으로 알려져 있다.
DRAM 은 다수의 정보 기억을 기억하는 기억 영역으로써 작용하는 메모리셀 어레이와, 외부와의 입/출력을 수행하는데 필요한 주변회로를 구비한다.
DRAM의 구성을 이하에 설명한다.
제30도는 일반적인 DRAM의 구성을 표시하는 블록도이다.
제30도를 참조하여, DRAM(650)은 메모리셀 어레이(651)와, 로우 및 칼럼 어드레스 버퍼(652)와, 로우 디코더(653)와, 칼럼 디코더(654)와, 센스 리프레시 증폭기(655)와, 데이터 인버퍼(656)와, 데이터 아웃 버퍼(657)와, 클럭 발생기(658)를 포함한다.
메모리셀 어레이65는 기억 정보의 데이터 신호를 기억하는 역할을 한다.
로우 및 칼럼 어드레스 버퍼(652)는 단위 기억 회로를 구성하는 메로리셀을 선택하기 위해 어드레스 버퍼 신호를 외부에서 받는 역할을 한다.
로우 디코더(653)와 칼럼 디코더(654)는 어드레스 버퍼 신호를 디코드하는 것에 의해서 메모리셀을 지정하는 역할을 한다.
센스 리프레시 증폭기(655)는 지정된 메모리셀에 기억된 신호를 증폭하고 판독하는 역할을 한다.
데이터 인버퍼(656)와 데이터 아웃 버퍼(657)는 데이터를 출력하거나 입력하는 역할을 한다.
클럭 발생기(658)는 클럭 신호를 발생하는 역할을 한다.
메모리셀 어레이(651)는 상기와 같이 구성된 DRAM의 반도체 칩상에서 넓은 면적을 점유하고 있다.
메모리셀 어레이651는, 매트릭스상으로 배열된 단위 기억 정보를 기억하기 위한 복수의 메모리셀을 포함한다.
제31도는 메모리셀 어레이의 구성을 설명하기 위한 4비트분의 등가 회로도이다.
제31도를 참조하여, 메모리셀은 일반적으로 1개의 MOS트랜지스터(610)와 그에 접속된 1개의 커패시터(630)를 포함한다.
메모리셀은 1트랜지스터/1커패시터형의 메모리셀로 널리 알려져 있다.
그러한 구성을 가지는 메모리셀은, 그의 단순한 구조로 인하여 메모리셀 어레이의 집적도를 향상시키는 것이 용이하기 때문에, 대용량의 DRAM에 널리 사용되고 있다.
제32도는, 1트랜지스터/1커패시터형의 메모리셀로써 SOI-MOSFET를 사용하는 종래의 반도체 장치를 개략적으로 표시하는 단면도이다.
제33도는 제32도의 H-H선에 따른 개략적인 단면도이다.
제32도 및 33도를 참조하여, 실리콘기판(611)의 전표면상에는 절연층(613)이 형성되어 있다.
절연층(613)의 표면상에는 실리콘층601이 섬(island)상으로 형성되어 있다.
MOS트랜지스터(610)는, 절연층(613)상의 실리콘층(61)을 사용하여(즉, SDI구조를 사용하여)형성되어 있다.
MOS트랜지스터(610)는 게이트 전극(603)과, 게이트 절연층(605)과, 한쌍의 소스/드레인 영역(607)을 포함하고 있다.
한쌍의 소스/드레인 영역(607)은 소정의 거리를 두고 실리콘층(601)상에 형성되어 있다.
소스/드레인 영역(607)은 LDD(Lightly Doped Drain)구조를 가지고 있다.
더욱 특히, 소스/드레인 영역(607)은, 비교적 저농도인 불순물 영역(607a)과, 비교적 고농도인 불순물 영역(607b)과의 2층 구조로 되어 있다.
한쌍의 소스/드레인 영역(607)에 의해서 샌드위치되는 영역상에, 게이트 절연층(605)을 그 사이에 삽입하여 게이트 전극(603)을 형성한다.
절연층(617)은 실리콘층(601)상에 형성되어 게이트 전극(603)의 표면을 커버한다.
제1의 층간 절연층(619)은 절연층(613)의 전표면상에 형성되어 MOS트랜지스터(610)를 커버한다.
한쌍의 소스/드레인 영역(607)중의 하나에 이르는 컨택트 홀(619a)은 제1의 층간 절연층(619)에서 형성된다.
컨택트홀(619a)을 통하여 소스/드레인 영역(607)에 전기적으로 접속되도록 커패시터(630)가 형성된다.
커패시터(630)는 하부 전극층(621)과, 커패시터 절연층(623)과, 상부전극층(625)을 포함한다.
하부 전극층(기억 노드)(621)은, 컨택트홀(619a)을 통하여 소스/드레인 영역(607)과 접촉하여 제1의 층간 절연층(619)상에 형성되어 있다.
커패시터 절연층(623)은, 하부 전극층(621)의 표면을 커버하도록 형성되어 있다.
상부 전극층(셀 플레이트)(625)은, 하부 전극층(621)을 커버하도록 커패시터 절연층(623)을 그 사이에 삽입하여 형성되어 있다.
제2의 층간 절연층(631)은 제의 층간 절연층(619)의 전표면상에 형성되어 커패시터(630)를 커버한다.
제1및 제2의 층간 절연층은, 그곳을 통하는 한쌍의 소스/드레인 영역(607)의 타바에 도달하여 설치되는 컨택트홀(631a)을 구비한다.
비트선(641)은, 컨택트홀(631a)을 통해 소스/드레인 영역(607)과 접촉하여 제2의 층간 절연층(631)상에 형성되어 있다.
제3의 층간 절연층(645)은, 제2의 층간 절연층(631)의 전표면상에 형성되어 비트선(641)의 표면을 커버한다.
소망의 형상으로 패턴되는 복수의 알루미늄 배선층(637)은 제3의 층간 절연층(645)의 표면상에 형성되어 있다.
상술한 그러한 SOI-MOSFET에 있어서, 커패시터(630)및 비트선(641)등의 배선과 실리콘기판(611)사이의 간격은 절연층(613)의 두께에 의해서 증대된다.
따라서, 배선과 기판 사이의 용량, 즉, 소위 배선 용량이 저감되고, 회로의 동작 속도가 증대된다.
그러한 SOI-MOSFET가 CMOS에 적용되는 경우, 래치업(latch-up)현상도 방지할 수 있다.
CMOS에 적용되는 그러한 SOI-MOSFET는, 단채널 효과, 전류 구동능력의 향상, 서브스레시홀드 특성의 향상과 같은 다양한 이점을 가진다.
따라서, 그러한 SOI-MOSFET가 DRAM의 메모리셀에 적용되는 경우, 소프트웨어 및 래치업이 억제되며, 리프레시 특성이 향상되는, 고신뢰성을 가지는 장치를 얻을 수 있다.
종래의 반도체 장치의 구성에 있어서, MOS트랜지스터(610), 커패시터(630), 비트선(641)은 상이한 층상에 형성되어서, 다음의 문제들을 야기시킨다.
제33도를 참조하여, 실리콘층(601)의 섬상은 절연층(613)상에 형성되어 있다.
실리콘층(601)과 절연층(613)의 경계에는 표면단차부9surface stepped portion)가 형성되어 있다.
따라서, 단차부를 커버하는 제1의 층간 절연층(619)에는, 하부의 단차에 의해서 영향받는 표면단차부가 생긴다.
표면단차부를 가지는 제1의 층간 절연층(619)의 표면상에는, 소망의 형상으로 패턴된 하부 전극층(621)이 형성되어 있다.
하부 전극층(621)와 제1의 증간 절연층(619)의 경계에는, 단차부가 역시 형성되어 있다.
더욱 특히, 증간 절연층(619)의 표면단차부상에는, 단차부가 더욱 형성되어 있다.
단차부를 커버하는 제2의 층간 절연층(631)은 제1의 층간 절연층(619)보다 더 큰 표면 단차부를 가진다.
상술한 바와 같이, 장치, 배선등의 도전층이 다층화되는 경우, 이러한 도전층을 절연하는 층간 절연층의 상부 층간 절연층에서 표면 단차부가 더욱 상징적으로 된다.
상술한 바와 같이, 종래의 메모리셀 구조에 있어서, MOS트랜지스터(610)와, 커패시터(630)와, 비트선(641)은 상이한 층상에 형성되어 있다.
이러한 도전층은 3층 구조를 가진고 있다.
따라서, 최상층의 층간 절연층(645)의 표면 단차부가 커지게 된다.
그러한 큰 표면 단차부를 가지는 층간 절연층(645)상에서 배선층(637)이 패턴되는 경우, 소망의 형상으로 배선층을 패턴하는 것이 상당히 곤란하다.
배선층(637)은 형태에 있어서 열화되거나 단선될 수 있다.
제34도는, 하층의 표면 단차부가 큰 경우에 배선층이 형태에 있어서 열화되거나 단선되는 것을 설명하는 개략적인 평면도이다
제35도는 제34도의 J-J선에 따른 개략적인 단면도이다.
제34도 및 제35도를 참조하여, 패턴하는 것에 의해서 배선층이 형성되는 경우, 제3의 층간 절연층(645)의 전표면상에 배선층으로써 작용하는 도전층(637)이 형성된다.
포토레지스트(647)는 도전층(637)상에 적용된다.
포토레지스트(647)의 소망 부분(647b)만이 노광되어, 그에 의해서 소망 형상의 레지스트 패턴(647b)이 형성된다.
그러나, 노광되어야만 하는 영역(647b)의하층상에 표면 단차부가 있는 경우, 노광될 수 없는 영역(647a)도 포토레지스트(647)의 노광시에 노광되어, 레지스트 패턴의 형상이 불량하게 된다.
특히, 제34도에 표시되는 것처럼, 볼록부에 의해서 둘러싸인 오목부(645a)에 있어서, 볼록부와 오목부(645a)의 경계의 측벽부에서 노광광이 반사된다.
그 결과, 오목부(645a)의 중심부상에 노광광이 집중되어, 소위 볼록 미러 현상이 야기된다.
볼록 미러 현상이 발생하는 경우, 포토레지스트(647)의 레지스트 패턴으로써 작용하는 부분(647a)이 대폭으로 노광된다.
패턴의 커다란 결함등이 레지스트 패턴(647a)상에서 나타나고, 레지스트 패턴(647a)의 형상에 있어서 열화가 야기된다.
형상이 열화된 레지스트 패턴(647a)을 마스크로 하여 도전층(637)을 에칭 제거하는 경우, 예를들어, 형상이 열화되고, 폭이 부분적으로 저감된 배선층(637)이 제36도의 평면도에 표시되는 것처럼 형성된다.
최악의 경우, 배선층(637)은 단선될 수 있다.
배선층(637)이 형상에 있어서 그렇게 열화될 경우, 배선층(637)의 배선 저항이 증가한다.
배선층(637)이 단선되는 경우, 배선층(637)은 더이상 배선으로써 작용하지 않는다.
본 발명의 하나의 목적은 최상층의 층간 절연층의 표면 단차부를 저감하는 것이다.
본 발명의 타의 목적은 층간 절연층의 표면 단차부를 저감하여 그의 상부 표면에서 도전층의 패터닝을 실행하는 것이다.
본 발명의 여전히 다른 목적은 도전층의 터너팅을 실행하여 도전층의 단선등을 방지할 수 있는 고전력 신뢰성을 가지는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명에 의한 반도체 장치에는, 반도체 기판, 제1의 절연층, 반도체층, 제1및 제2의 불순물 영역, 게이트 전극층, 제1의 도전층, 제2의 절연층, 제2의 도전층이 포함된다.
반도체 기판은 주표면을 가진다.
제1의 절연층은 반도체 기판의 주표면상에 형성된다.
반도체증은, 제1의 절연층의 상부 표면상에서 접촉하여 형성된, 제1의 도전형으로 되어 있다.
제1및 제2의 불순물 영여근, 소정의 간격을 두고 반도체층에 형성된, 제2의 도전형으로 되어 있다.
제1및 제2의 불순물 영역에 의해서 샌드위치되는 영역상에, 게이트 절연층을 그 사이에 삽입하여 게이트 전극층을 형성한다.
제1도전층은 제1의 불순물 영역에 접속되고, 제1의 절연층의 상부 표면상에 접촉하여 연장하고 있다.
제2의 절연층은 제1의 절연층상에 형성되어 반도체층과 제1의 도전층을 커버한다.
제2의 절연층은 제2의 불순물 영역에 이르는 개구를 가진다.
제2도전층은, 개구를 통하여 제2의 불순물 영역과 접촉하여 제2의 절연층상에 형성되어 있다.
본 발명에 의한 반도체 장치에 있어서, 반도체층과 제1도전층은 절연층의 상부 표면상에 접촉하여 형성되어 있다.
더욱 특히, 반도체층 및 제1도전층은 동일한 층상에 형성되어, 반도체층과 제1도전층 사이의 층간 절연층의 형성을 필요로 하지 않는다.
그 결과, 최상층의 층간 절연층의 표면 단차부가 다층 구조에 의해서 대량으로 증대되지 않는다.
최상층으로써 형성된 층간 절연층의 표면 단차부를 저감하는 할수있다.
층간 절연층의 표면상의 배선층의 패터닝은 고정밀로 수행될 수 있다.
따라서, 패터닝에 의한 현상에 있어서의 열화나 배선층으 단선을 방지할 수 있다.
본 발명에 의한 반도체 장치의 제조 방법은 다음의 스텝을 포함한다.
제1의 절연층은 반도체 기판의 주표면상에 형성된다.
제1도전형의 반도체층은 제1의 절연층의 상부 표면상에 접촉하여 형성된다.
게이트 전극층은 반도체층의 표면의 일부상에 게이트 절연층을 그사이에 삽입되도록 형성된다.
제1및 제2의 불순물 영역은 반도체층내에 형성되어, 게이트 전극층의 바로 아래에 위치하는 반도체층의 영역을 샌드위치한다.
제1도전층은 제1의 불순물 영역에 접속되어, 제1의 절연층의 상부 표면상에 접촉하여 연장한다.
제2의 절연층은 제1의 절연층상에 형성되어, 반도체층과 제1도전층을 커버한다.
제2의 절연층은 제2의 불순물 영역에 이르는 개구를 가진다.
제2의 도전층은, 개구부를 통하여 제2의 불순물 영역과 접촉하여 제2의 절연층상에 형성된다.
본 발명의 반도체 장치의 제조 방법에 의하면, 상술한 효과를 가지는 반도체 장치를 얻을 수 있다.
본 발명의 앞의 다른 목적들, 특징들, 국면들, 이점들은, 수반하는 도면과 관련되는 본 발명의 뒤따르는 상세한 설명으로부터 더욱 명백해질 것이다.
도면을 참조하여, 본 발명의 실시예를 이하 설명하겠다.
제1도를 참조하여, 메모리셀내에는, 복수의 워드선 W.L.m, W.L.m+1,…, W.L.m+1와 복수의 비트선 B.L.n, B.L.n+1, … B.L.n+j이 서로 직교하여 배치되어 있다.
더욱 특히, 복수의 워드선은 열방향으로 연장하고, 복수의 비트선은 행방향으로 연장한다.
각각의 워드선(3)과 각각의 비트선(41a)의 교차부에 근접하여 메모리셀이 배치되어 있다.
메모리셀은 1트랜지스터/1커패시터형의 메모리셀이며, 트랜지스터(10)와 커패시터(도시하지 않음)로 구성되어 있다.
제2도 및 제3도를 참조하여, 절연층(13)은, 실리콘 기판(11)의 전표면상에 대략 5000Å정도의 두께로 형성되어 있다.
절연층(13)의 표면상에는, 복수의 실리콘층(1)이 서로 소정의 간격을 두고 매트릭스상으로 배치되어 있다.
각각으 실리콘층(1)의 두께는 대략 1000Å 정도이며, 섬상으로 형성되어 있다.
실리콘 질화물층(15a)은, 실리콘층(1)을 둘러사도록 형성되어 있다.
실리콘층은, 실리콘 질화물층(15a)으로붙 노출된 측벽을 가지는 노치부위의 부분(1a)을 가진다.
실리콘층(1)은 노치부위의 부분(1a)에서 비트선(41a)과 접촉한다.
비트선(41a)은, 불순물이 그 안에 주입된 다결정 실리콘층(이하 도프된 다결정 실리콘이라 함)으로 형성되어 있다.
실리콘층(1)사이의 홈(61)은 실리콘 질화물층(15a)으로 채워져 있다.
실리콘층(1) 사이의 홈(63)은 실리콘 질화물의 측벽(15a)과 비트선(41a)으로 채워져 있다.
더욱 특히, 섬상인 복수의 실리콘층(1)으로 형성된 홈(61), (63)은 실리콘 질화물층(15a)과 비트선(41a)으로 채워져 있고, 실리콘층(1)사이의 단차부는 저감된다.
절연층(13)상의 실리콘층(1)을 사용하여(즉, SOI구조를 사용하여) MOS트랜지스터(10)를 형성한다.
MOS트랜지스터(10)는 게이트 전극(3), 게이트 절연층(5), 한쌍의 소스/드레인 영역(7)을 구비한다.
한쌍의 소스/드레인 영역(7)은 서로 소정의 간격을 두고 실리콘층(1)내에 형성되어 있다.
한쌍의 소스/드레인 영역(7)은 LDD구조를 가진다.
더욱 특히, 소스/드레인 영역(7)은, 비교적 저농도인 불순물 영역(7a)와 비교적 고농도인 불순물 영역(7b)의 2층 구조로 되어 있다.
한쌍의 소스/드레인 영역(7)에 의해서 샌드위치되는 영역상에는, 대략 150Å정도의 두께를 가지는 게이트 절연층(5)을 그 사이에 삽입하여 게이트 전극(3)이 형성되어 있다.
게이트 전극(3)의 두께는 대략 2000Å 정도이다.
게이트 전극(3)과 비트선(41a)의 교차점에서는, 게이트 전극(3)과 비트선(41a)사이에서 150Å정도의 두께를 가지는 절연층(43)이 구비되어 있다.
절연층(43)은 게이트 전극(3)을 비트선(41a)로부터 차단한다.
비트선(41a)은, 실리콘층(1)에 구비된 노치부위의 부분(1a)를 통하여 한쌍의 소스/드레인 영역(7)중의 하나에 접속되어 있다.
절연층(17)은 실리콘층(1)상에 형성되어 게이트 전극(3)의 표면을 커버한다.
게이트 전극(3)의 상부 표면상에 형성되는 절연층(17)의 두께는 대략 2000Å정도이다.
제1의 층간 절연층(19)은 기판의 전표면상에 형성되어 MOS트랜지스터(10)을 커버한다.
한쌍의 소스/드레인 영역(7)의 타편에 이르는 컨택트홀(19a)은 제1의 층간 절연층(19)내에 형성되어 있다.
커패시터(30)는, 컨택트홀(19a)을 통하여 소스/드레인 영역(7)과 전기적으로 접촉하여 형성된다.
커패시터(30)는, 하부 전극층(21), 커패시터 절연층(23), 상부 전극층(25)을 포함한다.
하부 전극층(21)은, 컨택트홀(19a)을 통하여 소스/드레인 영역(7)과 접촉하여 제1의 층간 절연층(19)상에 형성되어 있다.
하부 전극층(21)의 두께는 대략 2000Å이다.
커패시터 절연층(23)이 형성되어 하부 전극층(21)의 전표면을 커버한다.
커패시터 절연층(23)은, 예를들면, 실리콘 산화물층과 실리콘 질화물층의 2층 구조로 되어 있다.
이 경우, 실리콘 산화물층과 실리콘 질화물층은 막두께가 각각 150Å와 100Å이다.
3000Å정도의 두께를 가지는 상부 전극층(25)이 형성되어 커패시터 절연층(623)을 그 사이에 삽입하여 하부 전극층(21)을 커버한다.
제2의 층간 절연층(31)은 커패시터(30)을 커버하도록 형성된다. 소망의 형상으로 패턴되는 복수의 알루미늄 배선층(37)은 제2의 층간 절연층(31)의 표면상에 형성된다.
다음에, 본 발명의 제실시예의 반도체 장치의 제조 방법을 설명하겠다.
제4도를 참조하여, 실리콘 기판(11)을 준비한다.
제5도를 참조하여, 실리콘 기판(11)을 500-600℃로 가열하여, 상기 실리콘 기판(11)으로부터 산소 이온을 주입한다.
예를들면, 가속 에너지 200KeV, 도즈량 2.0×1018/㎠의 조건하에서 주입을 행한다.
산소 이온의 주입으로, 실리콘 기판(11)은 산소 이온과 반응하고, 그 결과 실리콘 산화물의 절연층(13)이 형성된다.
절연층(13)은 실리콘 기판(11)의 상부 표면으로부터 대략 1000Å-6000Å의 깊이에 형성되기 때문에, 1000Å정도의 두께를 가지는 실리콘층(1)은 절연층(13)상에 존재한다.
다음에, 예를들어, 1300℃ 이상의 고온에서, Ar/O2분위기에서, 약 5시간동안 열처리를 행한다.
그 결과, 산소 이온의 주입에 의해서 생성된 흠결이 소멸되고, 결정성이 회복된다.
단결정 실리콘층(1)이 형성된다.
제6a, 6b, 6c도를 참조하여, 실리콘층(1)은, 포토리소그래피법과 에칭법을 사용하여 소망의 형상으로 패턴된다.
복수의 실리콘층(1)은 섬상으로 형성되어, 노치부위(1a)을 가진다.
실리콘층(1)이 섬상으로 형성되어 있기 때문에, 홈(61), (63)은 실리콘층(1)사이에 형성되어 있다.
제7a, 7b, 7c도를 참조하여, 1.2㎛이상의 두께인 실리콘 질화물층(15)이 CVD법에 의해서 기판(11)의 전표면상에 형성되어 있다. 다음에, 실리콘 질화물층(15)의 전표면을 이방성 에칭한다.
제8a, 8b, 8c도를 참조하여, 전표면에 적용되는 이방성 에칭에 의해서, 실리콘 기판(1)사이의 홈(61)과 노치부위(1a)은 실리콘 질화물층(15a)으로 채워져있다.
한편, 실리콘층(1) 사이의 홈(63)은 실리콘 질화물층(15a)으로 완전히 채워지지 않는다.
실리콘 질화막(15a)은 측벽 스페이서의 형상으로 실리콘층(1)의 측벽상에 잔재한다.
홈(61)과 노치부위(1a)의 경우와 같이 홈을 완전하게 채우기 위해, 채워져야만 할 노치부위(1a)의 폭T1과 홈(16)의 폭T2의 1/2이상의 두께를 가지도록 실리콘 질화물층(15)이 형성되기만 한다.
더욱 특히, 홈(61)및 노치부위(1a)의 폭T1와 T2가 0.6㎛인 경우, 1.2㎛이상의 두께를 가지도록 형성된 후에 실리콘 질화물층(15)을 오버에칭한다.
제9a, 9b, 9c도를 참조하여, 포토레지스트(51)는 기판(11)의 전 표면에 적용된다.
포토레지스트(51)등을 노출하는 것에 의해서, 노치부위(1a)상에 홀패턴(51a)을 형성한다.
레지스트 패턴(51)을 마스크로 하여 홀패턴(51a)에 의해서 노광된 실리콘 질화물층(15a)을 에칭한다.
에칭은 비산(HF)을 사용하는 웨트 에칭이나 드라이 에칭에 의해서 수행되며, 이는 실리콘층(1)의 두께에 대하여 100%의 오버에칭이다.
제10a, 10b, 10c도를 참조하여, 노치부위(1a)로 채워진 실리콘 질화막(15a)은 에칭제거되고, 실리콘층(1)의 측벽은 노치부위(1a)에서 노광된다.
다음에, 레지스트 패턴(51)이 제거된다.
도프된 다결정 실리콘층(41)은 기판(11)의 전표면상에 형성된다. 도프된 다결정 실리콘층(41)의 전표면은 이방성 에칭한다.
제11a, 11b, 11c도를 참조하여, 노치부위(1a)와 홈(63)을 채우는 비트선(41a)이 에칭에 의해서 형성된다.
비트선(41a)은 노치부위(1a)에서 실리콘층(1)의 측벽과 접촉한다. 다음에, 열산화처리에 의해서, 실리콘층(1)의 상부표면과 다결정 실리콘의 비트선(41a)의 상부표면상에, 대략 150Å 두께인 실리콘 산화막(5) 및 (43)을 각각 형성한다.
제12a, 12b도를 참조하여, 홈(61), (63)및 노치부위(1a)은 실리콘 질화막(15a)과 비트선(41a)으로 채워진다.
약 2000Å정도의 두께인 도프된 다결정 실리콘층(3)은, 그의 상부 표면이 평탄화된 기판의 전표면상에 CVD법에 의해서 형성된다.
대략 2000Å정도의 두께인 실리콘 산화물층(17a)은, 도프된 다결정 실리콘층(3)의 전표면상에 CVD법에 의해서 형성된다.
제13a, 13b도를 참조하여, 소망의 형상을 가지는 레지스트 패턴(53)은 실리콘 산화막(17a)의 표면상에 형성된다.
레지스트 패턴(53)을 마스크로 하여, 실리콘 산화물층(17a)과 도프된 다결정 실리콘층(3)은 순차 에칭 제거되고, 패턴된다.
패턴에 의해서, 도프된 다결정 실리콘의 게이트 전극93)이 형성된다.
다음에, 레지스트 패턴(53)이 제거된다.
제14a, 14b도를 참조하여, 실리콘 산화물층(17a)과 게이트 전극(3)을 마스크로 하여 실리콘층(1)으로 이온을 주입한다.
이온 주입에 의해서, 비교적 저농도인 한쌍의 불순물 영역(7a)이 형성되어, 게이트 전극(3) 아래의 영역을 샌드위치한다.
제15a, 15b도를 참조하여, 실리콘 산화물층(17b)은, 기판의 전표면상에서 CVD법을 사용하여 형성된다.
실리콘 산화물층(17b)의 전표면을 이방성 에칭한다. 제16a, 16b도를 참조하여, 이방성 에칭에 의해서, 게이트 전극(3)과 실리콘 산화물층(17a)의 측벽을 커버하도록 측벽917b)이 형성된다.
게이트 전극(3)의 표면을 커버하는 절연층(17)은 실리콘 산화물층(17a)와 (17b)로 형성되어 있다.
절연층(17)과 게이트 전극(3)을 마스크로 하여, 실리콘층(1)으로 이온을 다시 주입한다.
이온 주입에 의해서, 절연층(17)아래의 영역을 샌드위치하도록 비교적 고농도인 한상의 불순물 영역(7b)이 형성된다.
LDD구조로된 소스/드레인 영역(7)은 비교적 고농도인 불순물 영역(7b)과 비교적 저농도인 불순물 영역(7a)으로 형성되어 있다.
MOS트랜지스터(10)의 구조는 한쌍의 소스/드레인 영역(7), 게이트 절연막(5), 게이트 전극(3)으로 되어 있다.
제17a, 17b도를 참조하여, 대략 4000Å정도의 두께를 가지는 제1의 층간 절연층(19)은, 기판의 전표면상에서, 예를들어, 실리콘 산화물로 형성되어, MOS트랜지스터(10)를 커버한다.
제18a, 18b도를 참조하여, 제1의 층간 절연층(19)의 전표면에 포토 레지스트 패턴(55)가 적용된다.
포토레지스트(55)는 노광등에 의해서 패턴된다.
포토레지스트(55)을 마스크로 하여, 제1의 층간 절연층(19)을 이방성 에칭하고, 대략 0.6㎛정도의 개구 직경을 가지는 컨택트홀(19a)을 형성한다.
한쌍의 소스/드레인 영역(7)중의 하나의 표면은 컨택트홀(19a)을 통하여 노광된다.
다음에, 레지스트 패턴(55)을 제거한다.
제19a, 19b도를 참조하여, 컨택트홀(19a)을 통하여 소스/드레인 영역(7)과 접촉하여 제1의 층간 절연층(19)의 전표면상에, 대략 2000Å 정도의 두께로 된 도프된 다결정 실리콘층(21)을 형성한다.
도프된 다결정 실리콘층(21)의 표면상에 소망의 형상을 가지는 레지스트 패턴(57)을 형성한다.
레지스트 패턴(57)을 마스크로 하여 도프된 다결정 실리콘층21을 에칭에 의하여 패턴한다.
패턴하는 것에 의해서, 소스/드레인 영역(7)과 접촉하는 하부 전극층(21)을 형성한다.
다음에, 레지스트 패턴(57)을 제거한다.
제20a, 20b도를 참조하여, 하부 전극층(21)의 전표면을 커버하도록 커패시터 절연층(23)이 형성된다.
CVD법에 의해 대략 150Å정도의 실리콘 산화물층과 대략 100Å정도의 실리콘 질화물층을 배치하는 것에 의해서, 커패시터 절연층(23)을 형성한다.
도프된 다결정 실리콘의 상부 전극층(25)은 대략 3000Å 정도의 두께로 CVD법에 의해서 형성되어, 커패시터 절연층(23)을 그 사이에 삽입하여 하부 전극층(21)을 커버한다.
커패시터(30)는, 하부 전극층(21), 커패시터 절연층(23), 상부 전극층(25)으로 구성된다.
제21a도 및 제21b도를 참조하여, 대략 10000Å 정도의 두께로 된 실리콘 산화층(31)은, 커패시터(30)를 커버하도록 형성된다.
레지스트막(도시되지 않음)은, 실리콘 산화물층(31)의 표면상에 그를 평탄화하기 위해서 형성된다.
레지스트막은 SOG(Spin On Glass)막의 적용에 의해서 형성되는 막일 수도 있다.
다음에, 레지스트막과 실리콘 산화물층(31)이 에치백된다.
그 결과, 그의 표면이 비교적 평탄하게 되고 가장 큰 막두께의 부분에서 7000Å의 두께를 가지는 제2의 층간 절연층(31)을 형성한다.
제2의 층간 절연층(31)의 표면상에 스퍼터법에 의해서 대략 5000Å정도의 두께로 된 알루미늄층을 형성한다. 다음에, 포토리소그래피법과 드라이 에칭법에 의해서 알루미늄 배선을 배턴함으로써, 소망의 형상을 가지는 알루미늄 배선층(37)을 형성한다.
이러한 실시예에 있어서, 실리콘층(1)과 비트선(41a)은 절연층(13)의 상부 표면상에 접촉하여 형성된다.
더욱 특히, 실리콘층(1)과 비트선(41a)은 동일한 층상에 형성되기 때문에, 종래의 반도체 장치의 구조와 비교하여 실리콘층(1)과 비트선(41a)사이의 층간 절연층의 수를 1층으로 감소하는 것이 가능하다.
본 실시예의 반도체 장치의 구조에 있어서, 다층구조로 인한 최상층의 층간 절연층의 표면 단차부의 상승적인 증대를 막을 수 있다.
즉, 최상층의 층간 절연층(31)의 표면 단차부는 하나의 중간 절연층으로 감소될 수 있다.
최상층의 층간 절연층의 표면상에서 고정밀로 배선층(37)을 패턴할 수 있다.
따라서, 배선층이 형상에 있어서 열화하거나 패터닝에 의해서 단선되는 것이 방지될 수 있다.
SOI-MOSFET(10)이 본 발명의 경우에 사용되는 경우, 홈(61), (63)에 의한 단차부는, 각각의 실리콘층(1)이 섬상으로 형성되기 때문에 각각의 실리콘층(1)에서 생성된다.
그러나, 홈(61)은 실리콘 질화물층(15a)으로 채워지고, 홈(63)은 실리콘 질화물층(15a)과 비트선(41a)으로 채워져있다.
홈(61), (63)내에 채워진 실리콘 질화물층(15a)과 비트선(41a)의 상부 표면은, 각각의 실리콘층(1)의 상부 표면과 실질적으로 동일 평면으로 되어 있다.
그 결과, 실리콘층(1) 사이의 홈에 의한 단차부가 감소되고, 실질적으로 평탄한 표면이 실현된다.
상술한 바와 같이, 이 실시예에서는 실리콘층(1) 사이의 홈에 의한 단차부가 저감되기 때문에, 최상층의 층간 절연층(31)의 표면 단차부를 저감할 수 있다.
게다가, 실리콘층(1)사이의 홈에 의한 단차부가 저감되기 때문에, 실리콘층(1)상에 연장하는 게이트 전극(3)의 패터닝 시의 정도도 증가한다.
따라서, 게이트 전극(3)은 형상의 열화나 단선으로 인해서 불편하게 되지 않고, 소망의 특성을 가지는 MOS트랜지스터(10)의 제작이 용이하게 된다.
본 실시예에서는 노치부위(1a)이 실리콘층(1)내에 제공된다는 점을 주목해야 한다.
실리콘층(1)내에 형서된 비트선(41a)과 소스/드레인 영역(7)은 노치부위(1a)에서 서로 접촉하는 구성으로 되어 있다.
그러나, 본 발명은 그에 한정되지 않는다. 이하, 실리콘층에 노치부위의 부분을 설치하고 않고 실리콘층내의 소스/드레인 영역과 비트선을 접속하는 제2및 제3의 실시예를 설명하겠다.
제22도 및 제23도를 참조하여, 노치부위의 부분은 실리콘층(101)내에 설치되지 않는다.
노치부위의 부분은, 실리콘층(101)을 둘러싸는 실리콘 질화물층(15a)으 일부에 설치된다.
실리콘층(101)의 측벽은, 실리콘 질화물층(15a)의 노치부위의 부분에서 부분적으로 노출된다.
비트선(41a)은 실리콘층(101)의 노출된 측벽과 접촉한다. 그 결과, 양방의 트랜지스터(10)에 의해서 공유된 실리콘층(101)내의 소스/드레인 영역(7)과, 비트선(14a)은 전기적으로 접속된다.
타의 구성은 제1의 실시예와 실질적으로 동일하기 때문에, 그의 설명을 생략한다.
제24도 및 제25도를 참조하여, 노치부위의 부분은 실리콘층(201)내에 구비되어 있지 않다.
노치부위의 부분은 실리콘층(201)을 둘러싸는 실리콘 질화물층(15a)내에 구비되어 있지 않다.
비트선(241a)은 실리콘층(201)사이의 홈을 채우도록 형성되어 있다.
도전층(242)은 실리콘층(201)과 비트선(241a)상에서 소망의 형상으로 형성되어 있다.
도전층(242)에 의해서, 실리콘층(201)과 비트선(241a)내에 형성되는 소스/드레인 영역(7)은 서로 전기적으로 접속된다.
타의 구성은 제1의 실시예와 실질적으로 동일하기 때문에, 그의 설명을 생략한다.
제1, 제2, 제3의 실시예의 설명에 있어서, 본 발명은 1트랜지스터/1커패시터형의 메모리셀에 적용되었다.
본 발명은 그에 한정되지 않고 트랜지스터와 배선층의 접속 구조에 적용될 수 있다.
이하, 종래예와 비교하여 제4의 실시예처럼, 트랜지스터와 그에 접속되는 배선층의 접속 구조에 본 발명이 적용되는 경우를 설명한다.
제26도 및 제27도를 참조하여, 층간 절연층(313)은 실리콘 기판(311)의 전포면상에 형성된다.
실리콘층(301)은 층간 절연층(313)의 표면상에서 섬상으로써 형성된다.
이러한 SOI구조를 사용하는 MOS트랜지스터(310)가 형서된다.
MOS트랜지스터(310)는 게이트 전극(303), 게이트 절연층(305), 한상의 소스/드레인 영역(307)을 포함한다.
한쌍의 소스/드레인 영역(307)은 소정의 간격을 두고 실리콘층(301)내에 형성된다.
소스/드레인 영역(307)은 비교적 저농도인 불순물 영역(307a)과 비교적 고농도인 불순물 영역(307b)의 2층 구조, 즉, 소위 LDD구조로 되어 있다.
한쌍의 소스/드레인 영역(307)에 의해서 샌드위치되는 영역상에는, 게이트 절연층(305)을 그 사이에 삽입하여 게이트 전극(303)이 형성되어 있다.
절연층(317)은 게이트 전극(303)을 커버하도록 형성되어 있다.
층간 절연층(319)은 절연층(313)의 전표면상에 형성되어 MOS트랜지스터(310)를 커버한다.
한쌍의 소스/드레인 영역(307)중의 하나에 이르는 컨택트홀(319a)은 층간 절연층(319)내에 형성된다.
도전층으로 된 플러그층(321)은 컨택트홀(319a)을 채우도록 형성된다.
배선층(325)은, 플러그층(321)의 상부 표면과 접촉하여 제1의 층간 절연층(319)상에서 배리어층(323)을 그 사이에 삽입하여 형성되어 있다.
제2의 층간 절연층(327)은 제1의 층간 절연층(319)의 전표면상에 형성디어, 배선층(325)을 커버한다.
제1및 제2의 층간 절연층(319), (327)에 있어서, 이러한 2층을 관통하여 한쌍의 소스/드레인 영역(307)의 타방에 이르는 컨택트홀(319b)이 형성된다.
도전층으로 된 플러그층(331)은 컨택트홀(319b)을 채우도록 형성된다.
플러그층(331)의 상부 표면과 접촉하여 제2의 층간 절연층(327)상에 배리어층(333)을 그 사이에 삽입하여 제2의 배선층(335)을 형성한다.
소스/드레인 영역(307)에 접속되는 배선층(325)및 (335)이 상이한 층상에 형성되는 경우, 제1및 제2의 층간 절연층(319), (327)의 2층은 종래의 구조에 요구되어진다.
그 결과, 상부에 위치하는 제2의 층간 절연층(327)에 있어서 표면 단차부는 비교적 커지게 되고, 앞의 경우와 같이, 정확하게 배선층(335)의 패터닝을 수행하는 것이 곤란하게 된다.
제28도 및 제29도를 참조하여, 이 실시예의 반도체 장치에 있어서, 게이트 전극(403), 게이트 절연층(405), 한쌍의 소스/드레인 영역(407)을 가지는 SOI-MOSFET(410)는 실리콘 기판(411)상에서 형성되는 실리콘층(401)내에 절연층(413)을 그 사이에 삽입하여 형성된다.
실리콘층(401)은, 절연층(413)의 상부 표면과 접촉하여 형성되어 있다.
절연층(413)의 상부 표면과 접촉하여 연장하도록, 실리콘층(401)의 측벽과의 접촉에 의해서 소스/드레인 영역(407)과 접촉하는 제1의 배선층(420)이 역시 형성된다.
더욱 특히, 실리콘층(410)으로된 소스/드레인 영역에 접속되는 제1의 배선층(420)은 실리콘층(401)과 동일한 층상에 형성된다.
타의 구성은 제26도 및 제27도에 표시된 것과 실질적으로 동일하기 때문에, 그의 설명을 생략한다.
상술한 바와 같이, 제1의 배선층(420)및 실리콘층(401)은 동일한 표면상에 형성되기 때문에, 층간 절연층은 실리콘층(401)과 제1의 배선층(420)의 사이에서 필요로 되지 않는다.
따라서, 최상층의 층간 절연층내의 표면 단차부가 다층 구조로 더욱 상승적으로 되는 것이 방지된다.
층간 절연층(419)의 표면 단차부는 제27도에 표시한 제2의 층간 절연층(327)보다 더 작게 될 수 있다.
그 결과, 층간 절연층(419)의 표면상에서 배리어층(433)을 그 사이에 삽입하여 형성되는 제2의 배선층(435)을 패턴하는 것이 정확하게 수행될 수 있고, 제2의 배선층(435)이 형상에 있어서 열화하거나 패터닝에 의해서 단선되는 것이 방지될 수 있다.
우선, 제2및 제3의 실시예에서 실리콘층과 비트선이 서로 접속되는 구조를 설명하겠다.
그러나, 비트선과 실리콘층은 점진적으로 형성될 수 있다.
실리콘층과 제1의 배선층이 서로 접촉되는 구성은 제4의 실시예에서도 기술되지만, 실리콘층과 제1의 배선층은 인데그릴(intergral)형상을 가진다.
본 발명의 반도체 장치에 있어서, 반도체층과 제1도의 도전층은 제1의 절연층의 상부 표면상에서 그와 접촉하여 형성되어 있다.
더욱 특히, 반도체층과 제1의 도전층은 동일한 층상에 형성되어 있다.
따라서, 최상층에 형성디는 층간 절연층의 표면 단차부를 저감하여, 층간 절연층의 표면상에서 배선층의 패터닝을 정확하게 수행할 수 있다.
그 결과, 형상의 열화나 배선층의 단선을 방지할 수 있다.
본 발명이 상세히 설명되고 기술되었다 하더라도, 이는 설명과 예시만에 의한 것이며 제한적인 것은 아니다.
따라서 본 발명의 정신과 범위는 계류된 청구항의 용어에 의해서만 한정될 뿐이다.

Claims (21)

  1. 주표면을 가지는 반도체 기판과;상기 반도체 기판의 주표면상에 형성된 제1의 절연층과;상기 제1의 절연층의 상부 표면상에 접촉하여 형성된 제1도전형의 반도체층과;소정의 간격으로 상기 반도체층내에 형성된 제2도전형의 제1및 제2의 불순물 영역과;상기 제1및 제2의 불순물 영역에 의해서 샌드위치되는 영역상에 게이트 절연층을 그 사이에 삽입하여 형성된 게이트 전극층과;상기 제1의 불순물 영역에 접속하고, 그리고 상기 제의 절연층의 상부 표면상에 접촉하여 연장되는 제1도전층과;상기 반도체층과 상기 제1도전층상에 형성되고, 상기 제2의 불순물 영역에 이르는 개구를 가지는 제2의 절연층과;상기 개구를 통하여 상기 제2의 불순물 영역과 접촉하여 상기 제2의 절연층상에 형성된 제2도전층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 측벽 절연층을 부가하며, 상기 측벽 절연층은 상기 반도체층의 측벽을 커버하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1도전층은 상기 반도체층의 측벽을 접촉시키는 것에 의해서 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 측벽 절연층은 상기 측벽 절연층의 측벽으로부터 상기 반도체층의 측벽에 이르는 제1의 노치부위를 가지며;상기 제1도전층은 상기 제1의 노치부위를 통하여 상기 반도체층의 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 반도체층은 그안에 형성된 상기 제1의 불순물 영역을 가지는 부위내에서 제2의 노치부위를 가지며, 상기 제1도전층은 상기 제의 노치부위를 통하여 상기 제2의 노치부위의 형상을 규정하는 상기 반도체층의 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 상기 제1도전층은 상부 도전층과 하부 도전층을 가지고, 상기 하부 도전층은 상기 반도체층의 측벽에서 그 사이에 삽입된 상기 측벽 절연층으로 형성되고, 그리고 상기 제1의 절연층의 상부 표면과 접촉하여 연장하며, 상기 상부 도전층은 상기 하부 도전층의 상부 표면 및 상기 반도체층의 상부 표면과 접촉하여 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 커패시터를 포함하며, 상기 제2도전층은 상기 커패시터의 하부 전극층으로서 작용하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1도전층은 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 게이트 전극층은 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1및 제2의 불순물 영역이 한쌍의 소스/드레인 영역으로서 작용하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 제3의 절연층과 배선층을 포함하며, 상기 제3의 절연층은 상기 제2도전층상에 형성되고, 상기 배선층은 상기 제3절연층상에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 서로 소정의 간격을 가지고 제1의 방향으로 배열된 복수의 반도체층과, 서로 소정의 간격을 가지고 상기 제1의 방향을 가로지르른 제2의 방향으로 배열된 복수의 반도체층과, 상기 반도체층의 각각의 측벽을 커버하는 측벽 절연층을 ㅍ함하되, 상기 측벽 절연층은, 상기 제1의 방향으로 배열된 서로 인접하는 상기 반도체층들 사이를 채우고, 상기 측벽 절연층과 상기 제1도전층은, 상기 제2방향으로 배열된 서로 인접하는 상기 반도체층들의 사이를 채우는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 제1의 방향으로 배열된 상기 각각의 복수의 반도체층내에 형성된 상기 각각의 제1의 불순물 영역은 상기 제1도전층에 의해서 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1도전층은 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 제2의 방향으로 배열된 상기 복수의 반도체층상에 형성된 상기 각각의 게이트 전극층은 서로 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 서로 전기적으로 접속되는 상기 게이트 전극층은 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판의 주표면상에 제1절연층을 형성하는 공정과;상기 제1의 절연층의 상부 표면상에서 상기 상부 표면과 접촉하여 제1도전형의 반도체층을 형성하는 공정과;상기 반도체층의 표면중의 일부분상에 게이트 절연층을 그 사이에 삽입하여 게이트 전극층을 형성하는 공정과;상기 반도체층내에 제2도전형의 제1및 제2의 불순물 영역을 형성하여, 상기 게이트 전극층의 바로 아래에 위치하는 상기 반도체층의 영역을 샌드위치하는 공정과;상기 제1의 불순물 영역에 접속하고 상기 제1절연층의 상부 표면과 접촉하여 연장하는 제도전층을 형성하는 공정과;상기 제1의 절연층상에, 상기 반도체층과 상기 제1도전층을 커버하며, 상기 제2의 불순물 영역에 이르는 개구를 가지는 제2절연층을 형성하는 공정과;상기 제2절연층사에 상기 개구를 통하여 상기 제2불순물영역과 접촉하는 제2도전층을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 반도체층의 측벽을 커버하기 위하여 측벽 절연층을 형성하는 공정을 포함하는 것에 있어서, 상기 제1도전층은 상기 반도체층의 측벽에서 상기 측벽 절연층을 그 사이에 삽입하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제18항에 있어서, 측벽 절연층을 형성하는 상기 공정은 상기 측벽 절연층의 측벽으로부터 상기 반도체층의 측벽에 이르는 제1의 노치부위를 갖기 위하여 상기 측벽 절연층을 형성하는 공정을 포함하고, 상기 제1도전층은 상기 제1의 노치부위를 통하여 상기 반도체층의 측벽과 접촉하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 반도체층을 형성하는 상기 공정은, 상기 제1의 불순물 영역이 형성하는 상기 반도체층의 영역의 측벽에서 제2의 노치부위를 형성하는 공정을 포함하고, 상기 제1도전층은, 상기 제1의 노치부위를 통하여 상기 제2의 노치부위의 형상을 규정하는 상기 반도체층의 측벽과 접촉하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제18항에 있어서, 상기 제1도전층은 상부 도전층과 하부 도전층을 가지도록 형성되고, 상기 하부 도전층은 상기 반도체층의 측벽에서 상기 측벽 절연층을 그 사이에 삽입하여 형성되고, 상기 제1의 절연층의 상부 표면과 접촉하여 연장하며, 상기 상부 도전층은 상기 하부 도전층의 상부 표면 및 상기 반도체층의 상부 표면과 접촉하여 형성되어, 상기 제1의 불순물 영역에 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019940013930A 1993-06-22 1994-06-20 반도체장치 및 그의 제조방법 KR0139863B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5150231A JPH0722517A (ja) 1993-06-22 1993-06-22 半導体装置およびその製造方法
JP93-150231 1993-06-22

Publications (2)

Publication Number Publication Date
KR950002040A KR950002040A (ko) 1995-01-04
KR0139863B1 true KR0139863B1 (ko) 1998-07-01

Family

ID=15492421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940013930A KR0139863B1 (ko) 1993-06-22 1994-06-20 반도체장치 및 그의 제조방법

Country Status (4)

Country Link
US (1) US5406102A (ko)
JP (1) JPH0722517A (ko)
KR (1) KR0139863B1 (ko)
DE (1) DE4421633C2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585284A (en) * 1993-07-02 1996-12-17 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a SOI DRAM
JP3251778B2 (ja) * 1993-09-27 2002-01-28 三菱電機株式会社 半導体記憶装置およびその製造方法
TW274628B (ko) * 1994-06-03 1996-04-21 At & T Corp
JP3304635B2 (ja) * 1994-09-26 2002-07-22 三菱電機株式会社 半導体記憶装置
JPH08222710A (ja) * 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
JP3600335B2 (ja) * 1995-03-27 2004-12-15 株式会社東芝 半導体装置
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer
JPH1022466A (ja) * 1996-03-01 1998-01-23 Motorola Inc 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法
JP3529220B2 (ja) 1996-04-26 2004-05-24 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
JP2000058783A (ja) * 1998-08-06 2000-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100360592B1 (ko) * 1999-12-08 2002-11-13 동부전자 주식회사 반도체 장치 및 그 제조 방법
US7880267B2 (en) * 2006-08-28 2011-02-01 Micron Technology, Inc. Buried decoupling capacitors, devices and systems including same, and methods of fabrication
US8030697B2 (en) * 2007-09-18 2011-10-04 Samsung Electronics Co., Ltd. Cell structure of semiconductor device having an active region with a concave portion
KR101096976B1 (ko) * 2009-12-09 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
CN101976682B (zh) * 2010-08-27 2013-01-02 东南大学 一种提高电流密度的n型绝缘体上硅横向器件及其制备工艺
CN101976681B (zh) * 2010-08-27 2012-09-26 东南大学 一种提高电流密度的p型绝缘体上硅横向器件及其制备工艺

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0073487B1 (en) * 1981-08-31 1988-07-20 Kabushiki Kaisha Toshiba Method for manufacturing three-dimensional semiconductor device
JP2509708B2 (ja) * 1989-09-07 1996-06-26 株式会社東芝 Ｓｏｉ型半導体装置及びその製造方法
JP3003188B2 (ja) * 1990-09-10 2000-01-24 ソニー株式会社 半導体メモリ及びその製造方法
JP3126739B2 (ja) * 1990-12-06 2001-01-22 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04239768A (ja) * 1991-01-23 1992-08-27 Sony Corp スタックトキャパシタ構造
JPH04324660A (ja) * 1991-04-24 1992-11-13 Sony Corp 半導体装置の配線形成方法

Also Published As

Publication number Publication date
DE4421633A1 (de) 1995-02-02
DE4421633C2 (de) 2001-02-22
JPH0722517A (ja) 1995-01-24
KR950002040A (ko) 1995-01-04
US5406102A (en) 1995-04-11

Similar Documents

Publication Publication Date Title
KR0139863B1 (ko) 반도체장치 및 그의 제조방법
US5216266A (en) Semiconductor memory device having memory cells formed in trench and manufacturing method therefor
US7026679B2 (en) Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size
US7214572B2 (en) Semiconductor memory device and manufacturing method thereof
US7084028B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US5012309A (en) Semiconductor memory device comprising capacitor portions having stacked structures
KR101013302B1 (ko) 측면 및 상부 게이트가 형성된 판독 트랜지스터를 가진듀얼 포트 게인 셀
KR100225545B1 (ko) 반도체기억장치 및 디램 형성방법
US5998822A (en) Semiconductor integrated circuit and a method of manufacturing the same
WO2023272880A1 (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
US6048767A (en) Method of forming a semiconductor memory device
KR100265763B1 (ko) 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법
JP2905642B2 (ja) 半導体装置およびその製造方法
JP3272517B2 (ja) 半導体装置の製造方法
US6911687B1 (en) Buried bit line-field isolation defined active semiconductor areas
US6362501B1 (en) DRAM cell array not requiring a device isolation layer between cells
JPH05259410A (ja) マスクｒｏｍ
US20010020710A1 (en) Semiconductor memory device and manufacturing method thereof
US6716715B2 (en) Dram bit lines
US6215141B1 (en) Semiconductor device including a transistor having portions of source and drain regions removed by the same amount
KR100855284B1 (ko) 에스램의 국부 배선 형성방법
KR100202134B1 (ko) 반도체 소자 및 그의 제조방법
KR20010058449A (ko) 반도체 메모리장치의 제조방법
KR20000044902A (ko) 강유전체 메모리 소자 제조 방법
JPH0279466A (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020227

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee