JPH04324660A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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- JPH04324660A JPH04324660A JP3122456A JP12245691A JPH04324660A JP H04324660 A JPH04324660 A JP H04324660A JP 3122456 A JP3122456 A JP 3122456A JP 12245691 A JP12245691 A JP 12245691A JP H04324660 A JPH04324660 A JP H04324660A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線形成
方法に関し、特にＤＲＡＭ等におけるビット線等の配線
に用いて好適な配線形成方法に関する。
方法に関し、特にＤＲＡＭ等におけるビット線等の配線
に用いて好適な配線形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置において、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板
、特にシリコン基板同士の貼り合わせ技術及びシリコン
基板に対する選択研磨技術を用いて絶縁層上に薄膜のシ
リコン層を形成した基板を用いた場合、シリコン層の下
側に配線の一部、例えばビット線を配することが可能と
なる。
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板
、特にシリコン基板同士の貼り合わせ技術及びシリコン
基板に対する選択研磨技術を用いて絶縁層上に薄膜のシ
リコン層を形成した基板を用いた場合、シリコン層の下
側に配線の一部、例えばビット線を配することが可能と
なる。
【０００３】この貼り合わせにより形成された基板を用
いた半導体装置、例えばＤＲＡＭの一例の断面構造を図
７に示す。同図において、素子形成領域を構成するシリ
コン層１の下に、絶縁層２を介してビット線３が形成さ
れ、このビット線３とシリコン層１内の一方のソース・
ドレイン領域４ａとが例えばｐｏｌｙ ｐｌｕｇ技術
によってコンタクトホール（接続孔）５に埋め込まれた
多結晶シリコン層６により電気的に接続され、他方のソ
ース・ドレイン領域４ｂには、積層型のキャパシタ（ス
タックトキャパシタ）のキャパシタ下部電極７が接続さ
れている。
いた半導体装置、例えばＤＲＡＭの一例の断面構造を図
７に示す。同図において、素子形成領域を構成するシリ
コン層１の下に、絶縁層２を介してビット線３が形成さ
れ、このビット線３とシリコン層１内の一方のソース・
ドレイン領域４ａとが例えばｐｏｌｙ ｐｌｕｇ技術
によってコンタクトホール（接続孔）５に埋め込まれた
多結晶シリコン層６により電気的に接続され、他方のソ
ース・ドレイン領域４ｂには、積層型のキャパシタ（ス
タックトキャパシタ）のキャパシタ下部電極７が接続さ
れている。
【０００４】次に、かかる構造のＤＲＡＭにおけるビッ
ト線の従来の形成方法につき、図８〜図１１の各工程図
に基づいて説明する。先ず、図８に示すように、シリコ
ン基板８上の所定箇所、即ち素子分離領域となる部分の
シリコン表面を選択的にエッチング除去して凹部９を形
成したのち、全面に二酸化シリコンＳｉＯ２からなる絶
縁層２を形成する。その後、図９に示すように、シリコ
ン基板８上の素子形成領域（シリコン層１）となる部分
の中央部分に絶縁層２を貫通するコンタクトホール５を
穿設する。そして、このコンタクトホール５を埋めるよ
うに全面に多結晶シリコン層をＣＶＤ法などにより形成
したのち、エッチバックしてコンタクトホール５内にｐ
ｏｌｙ ｐｌｕｇ技術によって多結晶シリコン層６を
埋め込む。その後、全面にひ素（Ａｓ）をイオン注入す
ることにより、多結晶シリコン層６の上部にひ素（Ａｓ
）を導入する。
ト線の従来の形成方法につき、図８〜図１１の各工程図
に基づいて説明する。先ず、図８に示すように、シリコ
ン基板８上の所定箇所、即ち素子分離領域となる部分の
シリコン表面を選択的にエッチング除去して凹部９を形
成したのち、全面に二酸化シリコンＳｉＯ２からなる絶
縁層２を形成する。その後、図９に示すように、シリコ
ン基板８上の素子形成領域（シリコン層１）となる部分
の中央部分に絶縁層２を貫通するコンタクトホール５を
穿設する。そして、このコンタクトホール５を埋めるよ
うに全面に多結晶シリコン層をＣＶＤ法などにより形成
したのち、エッチバックしてコンタクトホール５内にｐ
ｏｌｙ ｐｌｕｇ技術によって多結晶シリコン層６を
埋め込む。その後、全面にひ素（Ａｓ）をイオン注入す
ることにより、多結晶シリコン層６の上部にひ素（Ａｓ
）を導入する。
【０００５】次に、図１０に示すように、コンタクトホ
ール５の開口部を含む全面にポリサイド層を形成したの
ち、このポリサイド層をパターニングしてビット線３を
形成する。その後、このビット線３を含む全面に二酸化
シリコンＳｉＯ２からなる絶縁層１０を形成し、しかる
のち全面に多結晶シリコン層１１を形成し、この多結晶
シリコン層１１の表面を例えばポリッシング等の周知の
平坦化技術によって平坦化する。その後、平坦化された
多結晶シリコン層１１の端面に別のシリコン基板１２を
貼り合わせる。
ール５の開口部を含む全面にポリサイド層を形成したの
ち、このポリサイド層をパターニングしてビット線３を
形成する。その後、このビット線３を含む全面に二酸化
シリコンＳｉＯ２からなる絶縁層１０を形成し、しかる
のち全面に多結晶シリコン層１１を形成し、この多結晶
シリコン層１１の表面を例えばポリッシング等の周知の
平坦化技術によって平坦化する。その後、平坦化された
多結晶シリコン層１１の端面に別のシリコン基板１２を
貼り合わせる。
【０００６】続いて、図１１に示すように、他方のシリ
コン基板８の裏面から選択研磨を行う。この選択研磨は
絶縁層２が露出するまで行う。この選択研磨によって絶
縁層２で囲まれた島状のシリコン層（素子形成領域）１
が形成されるとともに、この絶縁層２による素子分離領
域１３が形成される。その後は、図７に示すように、ワ
ード線（ゲート電極）１４及びソース・ドレイン領域４
ａ，４ｂを形成したのち、層間絶縁層１５、キャパシタ
下部電極７、誘電体膜１６、キャパシタ上部電極１７、
層間絶縁膜１８及びメタル配線１９を順次積層すること
によってＤＲＡＭを得る。なお、メタル配線１９は、ワ
ード線１４の低抵抗化を図るためのシャント用（裏打ち
用）の配線である。
コン基板８の裏面から選択研磨を行う。この選択研磨は
絶縁層２が露出するまで行う。この選択研磨によって絶
縁層２で囲まれた島状のシリコン層（素子形成領域）１
が形成されるとともに、この絶縁層２による素子分離領
域１３が形成される。その後は、図７に示すように、ワ
ード線（ゲート電極）１４及びソース・ドレイン領域４
ａ，４ｂを形成したのち、層間絶縁層１５、キャパシタ
下部電極７、誘電体膜１６、キャパシタ上部電極１７、
層間絶縁膜１８及びメタル配線１９を順次積層すること
によってＤＲＡＭを得る。なお、メタル配線１９は、ワ
ード線１４の低抵抗化を図るためのシャント用（裏打ち
用）の配線である。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のビット線形成方法では、先ず、図９において、
コンタクトホール５に埋め込まれた多結晶シリコン層６
の上部にひ素（Ａｓ）を導入したのち、図１０において
、シリコン基板８，１２同士を貼り合わせるようにして
いるため、以下のような問題が生じる。
た従来のビット線形成方法では、先ず、図９において、
コンタクトホール５に埋め込まれた多結晶シリコン層６
の上部にひ素（Ａｓ）を導入したのち、図１０において
、シリコン基板８，１２同士を貼り合わせるようにして
いるため、以下のような問題が生じる。
【０００８】すなわち、シリコン基板８，１２同士の貼
り合わせは、約１１００℃の高温下で３０分程度行われ
るため、多結晶シリコン層６に導入されたひ素（Ａｓ）
がこの多結晶シリコン層６中を高速に拡散して上部のシ
リコン層１にまで達し、さらには、シリコン層１中を横
方向に拡散するという現象が生じる（図１２参照）。こ
のように、ひ素（Ａｓ）がシリコン層１中に拡散した場
合、その後のワード線（ゲート電極）１４の形成処理に
おいて、チャネル領域確保のためにひ素の拡散領域を避
けてワード線１４を形成する必要があり、その分、シリ
コン層１の面積が増大化し、このシリコン層１に作り込
むＤＲＡＭの集積度を低下させてしまうという問題があ
る。
り合わせは、約１１００℃の高温下で３０分程度行われ
るため、多結晶シリコン層６に導入されたひ素（Ａｓ）
がこの多結晶シリコン層６中を高速に拡散して上部のシ
リコン層１にまで達し、さらには、シリコン層１中を横
方向に拡散するという現象が生じる（図１２参照）。こ
のように、ひ素（Ａｓ）がシリコン層１中に拡散した場
合、その後のワード線（ゲート電極）１４の形成処理に
おいて、チャネル領域確保のためにひ素の拡散領域を避
けてワード線１４を形成する必要があり、その分、シリ
コン層１の面積が増大化し、このシリコン層１に作り込
むＤＲＡＭの集積度を低下させてしまうという問題があ
る。
【０００９】特に、近年、デバイスの高集積化に伴いコ
ンタクトホール５とゲート電極（ワード線１４）との間
の距離（図７中のｘ）は狭まる傾向にあり（例えば、４
ＭビットＳＲＡＭセルの場合、ｘ≒０．４μｍ程度）、
上述した問題の早期解決が望まれる。そこで、本発明は
、貼り合わせ基板の表面シリコン層中をコンタクトホー
ル側からの不純物が拡散するのを防止しつつ基板下（裏
面）の配線を可能とした半導体装置の配線形成方法を提
供することを目的とする。
ンタクトホール５とゲート電極（ワード線１４）との間
の距離（図７中のｘ）は狭まる傾向にあり（例えば、４
ＭビットＳＲＡＭセルの場合、ｘ≒０．４μｍ程度）、
上述した問題の早期解決が望まれる。そこで、本発明は
、貼り合わせ基板の表面シリコン層中をコンタクトホー
ル側からの不純物が拡散するのを防止しつつ基板下（裏
面）の配線を可能とした半導体装置の配線形成方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、貼り合わせに
より形成された基板上に、絶縁層を介してその下層に設
けられた配線層とその上層に設けられた素子形成用半導
体層を有し、前記絶縁層に穿設された接続孔に、前記配
線層と前記素子形成用半導体層の電気的接続をなす接続
用半導体層を埋め込んだ半導体装置の配線形成方法にお
いて、前記配線層に不純物を導入する際に、少なくとも
前記接続用半導体層に接する領域を除く領域に対して不
純物を導入することとする。
より形成された基板上に、絶縁層を介してその下層に設
けられた配線層とその上層に設けられた素子形成用半導
体層を有し、前記絶縁層に穿設された接続孔に、前記配
線層と前記素子形成用半導体層の電気的接続をなす接続
用半導体層を埋め込んだ半導体装置の配線形成方法にお
いて、前記配線層に不純物を導入する際に、少なくとも
前記接続用半導体層に接する領域を除く領域に対して不
純物を導入することとする。
【００１１】
【作用】本発明による配線形成方法において、配線層に
不純物を導入する際に、少なくとも接続用半導体層に接
する領域を除く領域に対して不純物を導入することで、
接続用半導体層の周囲のみ不純物の導入を行わない。こ
れにより、高温条件下での貼り合わせの際に、配線層中
の不純物が素子形成用半導体層中を広域拡散するのを防
止できる。また、貼り合わせ後のイオン注入によって接
続用半導体層を介しての素子形成用半導体層と配線層と
の電気的接続も達成できる。
不純物を導入する際に、少なくとも接続用半導体層に接
する領域を除く領域に対して不純物を導入することで、
接続用半導体層の周囲のみ不純物の導入を行わない。こ
れにより、高温条件下での貼り合わせの際に、配線層中
の不純物が素子形成用半導体層中を広域拡散するのを防
止できる。また、貼り合わせ後のイオン注入によって接
続用半導体層を介しての素子形成用半導体層と配線層と
の電気的接続も達成できる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。先ず、本発明による配線形成方法を用いて
例えばＤＲＡＭを製造する場合の製造工程につき、図１
〜図６の各工程図に基づいて順に説明する。なお、シリ
コン基板８上の素子分離領域となる部分のシリコン表面
を選択的にエッチング除去して凹部９を形成したのち、
全面に二酸化シリコンＳｉＯ２からなる絶縁層２を形成
し、シリコン基板８上の素子形成領域となる部分の中央
部に絶縁層２を貫通するコンタクトホール５を穿設し、
その後、このコンタクトホール５を埋めるように全面に
多結晶シリコン層６をＣＶＤ法などにより形成したのち
、エッチバックしてコンタクトホール５内にｐｏｌｙ
ｐｌｕｇ技術によって多結晶シリコン層６を埋め込む
までの製造工程は、従来の製造工程と同じである。
に説明する。先ず、本発明による配線形成方法を用いて
例えばＤＲＡＭを製造する場合の製造工程につき、図１
〜図６の各工程図に基づいて順に説明する。なお、シリ
コン基板８上の素子分離領域となる部分のシリコン表面
を選択的にエッチング除去して凹部９を形成したのち、
全面に二酸化シリコンＳｉＯ２からなる絶縁層２を形成
し、シリコン基板８上の素子形成領域となる部分の中央
部に絶縁層２を貫通するコンタクトホール５を穿設し、
その後、このコンタクトホール５を埋めるように全面に
多結晶シリコン層６をＣＶＤ法などにより形成したのち
、エッチバックしてコンタクトホール５内にｐｏｌｙ
ｐｌｕｇ技術によって多結晶シリコン層６を埋め込む
までの製造工程は、従来の製造工程と同じである。
【００１３】図１は、本発明による配線形成方法に係る
製造工程を示す工程図である。コンタクトホール５内に
多結晶シリコン層６を埋め込んだら、先ず、コンタクト
ホール５の開口部を含む絶縁層２の全面に亘って多結晶
シリコン層を形成し、続いて図１に示すように、コンタ
クトホール５を中心にその開口部より距離ｙだけ大きい
レジスト２０によってマスクして全面に亘って形成され
た多結晶シリコン層にＮ型の不純物、例えばひ素（Ａｓ
）をイオン注入し、しかるのち、この不純物が導入され
た多結晶シリコン層をパターニングしてビット線３を形
成する。これにより、ビット線３には、コンタクトホー
ル５の開口部より距離ｙだけ離れた領域に対して不純物
が導入されたことになる。
製造工程を示す工程図である。コンタクトホール５内に
多結晶シリコン層６を埋め込んだら、先ず、コンタクト
ホール５の開口部を含む絶縁層２の全面に亘って多結晶
シリコン層を形成し、続いて図１に示すように、コンタ
クトホール５を中心にその開口部より距離ｙだけ大きい
レジスト２０によってマスクして全面に亘って形成され
た多結晶シリコン層にＮ型の不純物、例えばひ素（Ａｓ
）をイオン注入し、しかるのち、この不純物が導入され
た多結晶シリコン層をパターニングしてビット線３を形
成する。これにより、ビット線３には、コンタクトホー
ル５の開口部より距離ｙだけ離れた領域に対して不純物
が導入されたことになる。
【００１４】次に、図２に示すように、このビット線３
を含む全面に二酸化シリコンＳｉＯ２からなる絶縁層１
０を例えばＣＶＤ法等で形成したのち、図３に示すよう
に、全面に多結晶シリコン層１１を形成し、この多結晶
シリコン層１１の表面を例えばポリッシング等の周知の
平坦化技術によって平坦化する。その後、図４に示すよ
うに、平坦化された多結晶シリコン層１１の端面に別の
シリコン基板１２を貼り合わせたのち、約１１００℃の
高温にて約３０分程度の熱処理を施すことにより、貼り
合わせ界面ａを強固に密着させる。この高温にての熱処
理により、ビット線３に導入された不純物が拡散してコ
ンタクトホール５中に多結晶シリコン層６に所定の深さ
位置まで進入する。
を含む全面に二酸化シリコンＳｉＯ２からなる絶縁層１
０を例えばＣＶＤ法等で形成したのち、図３に示すよう
に、全面に多結晶シリコン層１１を形成し、この多結晶
シリコン層１１の表面を例えばポリッシング等の周知の
平坦化技術によって平坦化する。その後、図４に示すよ
うに、平坦化された多結晶シリコン層１１の端面に別の
シリコン基板１２を貼り合わせたのち、約１１００℃の
高温にて約３０分程度の熱処理を施すことにより、貼り
合わせ界面ａを強固に密着させる。この高温にての熱処
理により、ビット線３に導入された不純物が拡散してコ
ンタクトホール５中に多結晶シリコン層６に所定の深さ
位置まで進入する。
【００１５】ここで、ビット線３に不純物を導入しない
範囲を決める図１の距離ｙ、即ちコンタクトホール５と
の余裕に関しては、多結晶シリコン中の該当不純物の拡
散係数を考慮して決定する。すなわち、シリコン‐多結
晶シリコン界面の濃度を例えば１０１７／ｃｍ３ 程度
にするとし、多結晶シリコン配線（ビット線３）の不純
物濃度を１０２０／ｃｍ３とすれば、 １０１７／１０２０＝ｅｒｆｃ｛（ｙ＋ｚ）／２（
Ｄ・ｔ）１／２ ｝を満足するように、ｙ，ｚの値を決
定する。ここに、Ｄは１１００℃での該当不純物の拡散
係数（ｃｍ２／ｓｅｃ）、ｔは貼り合わせ時間（ｓｅｃ
） 、ｚは絶縁層２の厚みを表している。別のシリコン
基板１２との貼り合わせ後、もう一方のシリコン基板１
の裏面から選択研磨を、絶縁層２が露出するまで行う。 この選択研磨によって絶縁層２に囲まれた素子形成領域
である島状のシリコン層１が約１０００Åの厚みで形成
されるとともに、この絶縁層２による素子分離領域１３
が形成される。
範囲を決める図１の距離ｙ、即ちコンタクトホール５と
の余裕に関しては、多結晶シリコン中の該当不純物の拡
散係数を考慮して決定する。すなわち、シリコン‐多結
晶シリコン界面の濃度を例えば１０１７／ｃｍ３ 程度
にするとし、多結晶シリコン配線（ビット線３）の不純
物濃度を１０２０／ｃｍ３とすれば、 １０１７／１０２０＝ｅｒｆｃ｛（ｙ＋ｚ）／２（
Ｄ・ｔ）１／２ ｝を満足するように、ｙ，ｚの値を決
定する。ここに、Ｄは１１００℃での該当不純物の拡散
係数（ｃｍ２／ｓｅｃ）、ｔは貼り合わせ時間（ｓｅｃ
） 、ｚは絶縁層２の厚みを表している。別のシリコン
基板１２との貼り合わせ後、もう一方のシリコン基板１
の裏面から選択研磨を、絶縁層２が露出するまで行う。 この選択研磨によって絶縁層２に囲まれた素子形成領域
である島状のシリコン層１が約１０００Åの厚みで形成
されるとともに、この絶縁層２による素子分離領域１３
が形成される。
【００１６】次に、図５に示すように、全面にＮ型の不
純物、例えばリン（Ｐ）をイオン注入する（注入エネル
ギー１５０〜２００ＫｅＶ，注入量約１×１０１６ｃｍ
−２）。このとき、リン（Ｐ）は、素子形成領域である
シリコン層１を通り抜けて絶縁層２及び多結晶シリコン
層６中に入るので、シリコン層１の不純物濃度にはほと
んど影響を及ぼさない。しかも、多結晶シリコン層６内
には、電気的接続に十分なリン（Ｐ）が導入される。こ
のイオン注入によるリン（Ｐ）の濃度分布は、ピーク値
の負荷差ＲＰ が約２５００Å、標準偏差ΔＲＰ が約
７５０Åである。続いて、図６に示すように、熱処理を
施して多結晶シリコン層６に導入されたリン（Ｐ）を拡
散させることにより、絶縁層２の上層のシリコン層１と
その下層のビット線３との電気的接続を達成する。
純物、例えばリン（Ｐ）をイオン注入する（注入エネル
ギー１５０〜２００ＫｅＶ，注入量約１×１０１６ｃｍ
−２）。このとき、リン（Ｐ）は、素子形成領域である
シリコン層１を通り抜けて絶縁層２及び多結晶シリコン
層６中に入るので、シリコン層１の不純物濃度にはほと
んど影響を及ぼさない。しかも、多結晶シリコン層６内
には、電気的接続に十分なリン（Ｐ）が導入される。こ
のイオン注入によるリン（Ｐ）の濃度分布は、ピーク値
の負荷差ＲＰ が約２５００Å、標準偏差ΔＲＰ が約
７５０Åである。続いて、図６に示すように、熱処理を
施して多結晶シリコン層６に導入されたリン（Ｐ）を拡
散させることにより、絶縁層２の上層のシリコン層１と
その下層のビット線３との電気的接続を達成する。
【００１７】次に、図７に示すように、シリコン層１上
にゲート絶縁膜を介して多結晶シリコン層等によるワー
ド線１４をパターニングにより形成する。その後、ワー
ド線１４をマスクとして例えばＮ型の不純物をイオン注
入してシリコン層１にソース・ドレイン領域４ａ，４ｂ
を形成する。この時点で、ワード線１４及びソース・ド
レイン４ａ，４ｂからなるスイッチング素子Ｔｒが形成
される。さらに、全面に二酸化シリコンＳｉＯ２等から
なる層間絶縁層１５を形成したのち、ソース・ドレイン
４ａ，４ｂに対応する箇所の層間絶縁層１５に貫通孔を
穿設する。その後、２層目の多結晶シリコン層を全面に
形成したのち、パターニングしてキャパシタ下部電極７
を形成する。このとき、このキャパシタ下部電極７は、
その間の距離がコンタクトホール５の開口幅と同じか、
やや広い程度にまで比較的広く形成される。
にゲート絶縁膜を介して多結晶シリコン層等によるワー
ド線１４をパターニングにより形成する。その後、ワー
ド線１４をマスクとして例えばＮ型の不純物をイオン注
入してシリコン層１にソース・ドレイン領域４ａ，４ｂ
を形成する。この時点で、ワード線１４及びソース・ド
レイン４ａ，４ｂからなるスイッチング素子Ｔｒが形成
される。さらに、全面に二酸化シリコンＳｉＯ２等から
なる層間絶縁層１５を形成したのち、ソース・ドレイン
４ａ，４ｂに対応する箇所の層間絶縁層１５に貫通孔を
穿設する。その後、２層目の多結晶シリコン層を全面に
形成したのち、パターニングしてキャパシタ下部電極７
を形成する。このとき、このキャパシタ下部電極７は、
その間の距離がコンタクトホール５の開口幅と同じか、
やや広い程度にまで比較的広く形成される。
【００１８】次に、キャパシタ下部電極７を含む全面に
薄膜の誘電体膜１６を例えば減圧ＣＶＤ法等により形成
したのち、誘電体膜１６上に多結晶シリコン層からなる
共通のキャパシタ上部電極１７を形成する。そして、全
面に二酸化シリコンＳｉＯ２等からなる層間絶縁層１８
を形成したのち、ワード線１４の低抵抗化を図るための
シャント用のメタル配線１９をパターニングにより形成
し、以上により本発明に係るＤＲＡＭを得る。
薄膜の誘電体膜１６を例えば減圧ＣＶＤ法等により形成
したのち、誘電体膜１６上に多結晶シリコン層からなる
共通のキャパシタ上部電極１７を形成する。そして、全
面に二酸化シリコンＳｉＯ２等からなる層間絶縁層１８
を形成したのち、ワード線１４の低抵抗化を図るための
シャント用のメタル配線１９をパターニングにより形成
し、以上により本発明に係るＤＲＡＭを得る。
【００１９】上述したように、ビット線３を形成する多
結晶シリコン層に不純物を導入する場合、コンタクトホ
ール５の周辺をレジスト２０でマスクし、ビット３に対
してコンタクトホール５の周囲のみ不純物を導入しない
ようにすることにより、高温条件下でシリコン基板８，
１２同士を貼り合わせる際に、ビット線３の不純物の拡
散がコンタクトホール５の所定の深さ位置で停止し、素
子形成領域であるシリコン層１まで拡散することはなく
、また貼り合わせ後のイオン注入によってコンタクトホ
ール５に埋め込まれた多結晶シリコン層６を介してのシ
リコン層１とビット線３との電気的接続が達成されるこ
とになる。
結晶シリコン層に不純物を導入する場合、コンタクトホ
ール５の周辺をレジスト２０でマスクし、ビット３に対
してコンタクトホール５の周囲のみ不純物を導入しない
ようにすることにより、高温条件下でシリコン基板８，
１２同士を貼り合わせる際に、ビット線３の不純物の拡
散がコンタクトホール５の所定の深さ位置で停止し、素
子形成領域であるシリコン層１まで拡散することはなく
、また貼り合わせ後のイオン注入によってコンタクトホ
ール５に埋め込まれた多結晶シリコン層６を介してのシ
リコン層１とビット線３との電気的接続が達成されるこ
とになる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
シリコン基板同士の貼り合わせにより形成されるＳＯＩ
基板において、素子形成用半導体層下にビット線等の配
線層を形成し、この配線層に対して不純物を導入する場
合、この配線層と素子形成用半導体層の電気的接続をな
す接続用半導体層の周囲のみ不純物を導入しないように
したことにより、高温条件下でシリコン基板同士を貼り
合わせる際に配線層の不純物が拡散しても、素子形成用
半導体層まで拡散することはないので、素子の集積度を
落とさずに、信頼度の高い配線形成が可能となる。
シリコン基板同士の貼り合わせにより形成されるＳＯＩ
基板において、素子形成用半導体層下にビット線等の配
線層を形成し、この配線層に対して不純物を導入する場
合、この配線層と素子形成用半導体層の電気的接続をな
す接続用半導体層の周囲のみ不純物を導入しないように
したことにより、高温条件下でシリコン基板同士を貼り
合わせる際に配線層の不純物が拡散しても、素子形成用
半導体層まで拡散することはないので、素子の集積度を
落とさずに、信頼度の高い配線形成が可能となる。
【図１】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その１）
Ｍの製造の工程図（その１）
【図２】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その２）
Ｍの製造の工程図（その２）
【図３】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その３）
Ｍの製造の工程図（その３）
【図４】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その４）
Ｍの製造の工程図（その４）
【図５】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その５）
Ｍの製造の工程図（その５）
【図６】本発明による配線形成方法が適用されるＤＲＡ
Ｍの製造の工程図（その６）
Ｍの製造の工程図（その６）
【図７】貼り合わせによるＳＯＩ基板を用いたＤＲＡＭ
の一例の断面構造図
の一例の断面構造図
【図８】従来例によるＤＲＡＭの製造の工程図（その１
）
）
【図９】従来例によるＤＲＡＭの製造の工程図（その２
）
）
【図１０】従来例によるＤＲＡＭの製造の工程図（その
３）
３）
【図１１】従来例によるＤＲＡＭの製造の工程図（その
４）
４）
【図１２】従来例における不純物の拡散状態を示す説明
図
図
１ シリコン層（素子形成領域）
３ ビット線（配線層）
４ａ，４ｂ ソース・ドレイン領域
５ コンタクトホール
６ 多結晶シリコン層
７ キャパシタ下部電極
８，１２ シリコン基板
１４ ワード線
１７ キャパシタ上部電極
２０ レジスタ
Claims (1)
- 【請求項１】 貼り合わせにより形成された基板上に
、絶縁層を介してその下層に設けられた配線層とその上
層に設けられた素子形成用半導体層を有し、前記絶縁層
に穿設された接続孔に、前記配線層と前記素子形成用半
導体層の電気的接続をなす接続用半導体層を埋め込んだ
半導体装置の配線形成方法において、前記配線層に不純
物を導入する際に、少なくとも前記接続用半導体層に接
する領域を除く領域に対して不純物を導入することを特
徴とする半導体装置の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122456A JPH04324660A (ja) | 1991-04-24 | 1991-04-24 | 半導体装置の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122456A JPH04324660A (ja) | 1991-04-24 | 1991-04-24 | 半導体装置の配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324660A true JPH04324660A (ja) | 1992-11-13 |
Family
ID=14836303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122456A Pending JPH04324660A (ja) | 1991-04-24 | 1991-04-24 | 半導体装置の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406102A (en) * | 1993-06-22 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
-
1991
- 1991-04-24 JP JP3122456A patent/JPH04324660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406102A (en) * | 1993-06-22 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
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