JPH0279466A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0279466A
JPH0279466A JP63230816A JP23081688A JPH0279466A JP H0279466 A JPH0279466 A JP H0279466A JP 63230816 A JP63230816 A JP 63230816A JP 23081688 A JP23081688 A JP 23081688A JP H0279466 A JPH0279466 A JP H0279466A
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JP
Japan
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trench
region
layer
semiconductor region
type well
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Application number
JP63230816A
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English (en)
Inventor
Hideki Genjiyou
源城 英毅
Ikuo Ogawa
育夫 小河
Takayuki Matsukawa
隆行 松川
Masao Nagatomo
長友 正男
Yoshiki Okumura
奥村 喜紀
Atsushi Hachisuga
敦司 蜂須賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH0279466A publication Critical patent/JPH0279466A/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体記憶装置の製造方法に関し、特に半
導体基板に2つの異なる導電型の半導体領域を有し、一
方の半導体領域にはトレンチが形成されている半導体記
憶装置の製造方法に関するものである。
し従来の技術] この発明はCMOSダイナミック型ランダム・アクセス
・メモリ(以下、DRAMと称する。)に適用されたと
き、最も好ましい効果が得られるので、以下、CMOS
−DRAMについて説明する。DRAMは既によく知ら
れている。第2図はそのような従来のDRAMの全体構
成の一例を示すブロック図である。
第2図を参照して、DRAMは、記憶部分てある複数の
メモリセルを含むメモリセルアレイ100と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ200、列デコーダ300と、入出力回路に接続され
たセンスアンプを含む人出力インターフエイス部とを備
える。記憶部分である複数のメモリセルは、複数行、複
数列からなるマトリクス状に設けられている。各メモリ
セルは、行デコーダ200に接続された対応のワード線
と、列デコーダ300に接続された対応のビット線に接
続され、それによってメモリセルアレイ100を構成し
ている。外部から与えられる行アドレス信号と列アドレ
ス信号とを受けて、行デコーダ200と列デコーダ30
0により選択された各1本のワード線とビット線によっ
てメモリセルが選択される。選択されたメモリセルにデ
ータが書込まれたり、あるいはそのメモリセルに蓄えら
れていたデータが読出されたりする。このデータの読出
/書込の指示は制御回路に与えられる読出/書込制御信
号によって行なわれる。
データはN(−nXm)ビットのメモリセルアレイ10
0に蓄積される。読出/書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ200による特定のワード線
の選択(0本のワード線のうち、1本のワード線の選択
)によってmビットのメモリセルがビット線を介してセ
ンスアンプに結合される。次に、列デコーダ300によ
る特定のビット線の選択(111本のビット線のうち、
1本のビット線の選択)によって、その中の1個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出、あるいは書込が行なわれる。
第3図はメモリセルの書込/読出動作を説明するために
示されたDRAMの1つのメモリセル10の等価回路図
である。この図によれば、1つのメモリセル10は1組
の電界効果型トランジスタQとキャパシタCsとからな
る。7F3.界効果型トランジスタQのゲート電極はワ
ード線2oに接続され、一方のソース/ドレイン電極は
キャパシタC5の一方の電極につながれ、他方のソース
/ドレイン電極はビット線30に接続されている。デー
タの書込時には、ワード線20に所定の電圧が印加され
ることによって電界効果型トランジスタQか導通ずるの
で、ビット線30に印加された電荷かキャパシタCsに
蓄えられる。一方、データの読出時には、ワード線20
に所定の電圧が印加されることによって電界効果型トラ
ンジスタQが導通ずるので、キャパシタCsに蓄えられ
ていた電荷がビット線30を介して取出される。
第4図は折返しビット線構成のDRAMのメモリセルア
レイ部の甲面配置を示す部分弔面図である。第4図には
4つのメモリセルが示されており、各メモリセルは、隣
接メモリセルと分離された動作領域Al、A2.A3に
形成された、1組の電界効宋型トランジスタQl、Q2
.Q3.Q4とキャパシタCsl、Cs2.Cs3.C
s4とから構成される。各トランジスタQl、Q2.Q
3゜Q4を構成するゲート電極は各メモリセルに対応す
るワード線20に連なっている。ワード線20の上には
このワード線20と絶縁され、かつ直交するようにビッ
ト線30が形成されている。ビット線30はコンタクト
孔C1,C2,C3を介してメモリセルに接続されてい
る。第4図に示された平面パターンにおいて、キャパシ
タを基板に形成されたトレンチ内に設けた場合の■−■
線における断面は、第5A図〜第5L図(メモリセル形
成領域以外の領域(周辺回路)における断面も含む。)
において工程順に示されている。以下、この提案されて
いるトレンチ内にキャパシタを有するCMO3J4!!
DRAMの製造方法について第5A図〜第5L図を参照
して説明する。なお、第5A図〜第5L図は、破断線よ
り左側にメモリセルを、右側に周辺回路における1つの
MOsトランジスタを示す。
まず、第5A図を参照して、P型シリコン基板1の上に
熱酸化法等によって下敷酸化膜12が形成される。下敷
酸化膜12の上には化学的気相薄膜成長法等によって窒
化膜13が形成される。
次に、第5B図を参照して、窒化膜13の上にはレジス
ト膜14が堆積された後、所定のバターンに従って、−
ド敷酸化膜12、窒化膜13、レジスト膜14が選択的
に除去される。これらのバターニングされた膜をマスク
として、リンイオンまたはヒ素イオン等のN型不純物イ
オンが、矢印で示される方向に10〜2001c e 
Vの加速電圧でP型シリコン基板1の上に注入される。
さらに、第5C図を参照して、レジスト膜14が除去さ
れた後、熱酸化か施される。これによって、イオン注入
されたP型シリコン基板1の上部には厚い酸化膜12a
が形成され、その下の領域には注入されたN型不純物イ
オンが拡散されることによってN型拡不鈍物散領域3a
が形成される。
その後、第5D図を参照して、窒化膜13が除去された
後、厚い酸化膜12aをマスクとして矢印で示される方
向に、ボロンイオン等のP型不純物イオンが10〜20
0keV程度の加速電圧でP型シリコンu仮1の上に注
入される。
第5E図に示すように、下敷酸化膜12および厚い酸化
膜123がドライエツチング等によって除去される。そ
の後、P型シリコン基板1に熱処理が施されることによ
って、イオン注入されたN型不純物イオンおよびP型不
純物イオンが凸拡散する。これによって、P型シリコン
基板1内にはP型ウェル層2とN型ウェル層3が形成さ
れる。
そして、第5F図に示すように、P型ウェル層2とN型
ウェル層3との境界部に反転防止層としてP型不純物拡
散領域5が形成され、その上には分離用フィールド酸化
膜4が形成される。なお、図示していないか、メモリセ
ル間の分離用フィールド酸化膜、およびトランジスタ等
の素子分離用フィールド酸化膜も同時に形成される。
第5G図を参照して、P型ウェル層2にトレンチが形成
される。このトレンチの底面部に反転防止層としてP型
不純物拡散領域5がイオン注入法等によって形成される
。このP型不純物拡散領域5の上には、素子分離のため
の厚い分離酸化膜4が形成される。トレンチの側壁部に
は、イオン注入法等によって、キャパシタの一方の電極
となるN型不鈍物拡散項域6が形成された後、熱酸化法
や化学的気相薄膜成長法などによってキャパシタ:A電
体膜11が形成される。キャパシタ誘電体膜11の上に
は、導電性の不純物、たとえば、リンやヒ素を含んだポ
リシリコン系材料を化学的気相薄膜成長法等の方法によ
って堆積し、選択的に除去することにより、セルプレー
ト9、つまりキャパシタの他方の電極が形成される。
第5H図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系飼料などの電極材料、あるい
はこれらの複合構造、たとえば、比較的薄い酸化膜と電
極材料との多層構造などにより埋め込み用積層1.6 
aが形成される。
そして、第5I図に示すように、埋め込み堆積層16a
が、エッチバックによって、その堆積層がトレンチ内の
みを充填するように、除去される。
このエツチング工程において、P型ウェル層2とN型ウ
ェル層3との間に形成された段差部分に残渣22が発生
する場合がある。この残渣22を除去するために、オー
バエツチングが施されると、埋め込み分離層16がトレ
ンチ内を完全に充填しなくなる。この残渣22に起因す
る問題については後述する。
その後、第5J図を参照して、シリコン基板の全面上に
絶縁膜17aが熱酸化等の方法で形成された後、その上
にポリシリコン膜15が堆積される。ポリシリコン膜1
5の上には所定のパターンに従ったレジスト膜14が形
成される。
第5に図を参照して、レジスト膜14をマスクとしてエ
ツチングが施されることにより、メモリセル形成領域と
してのP型ウェル層2の領域内にはゲート絶縁膜17お
よびゲート電極と一体構成のワード線20が形成される
。また、N型ウェル層3の領域には、同様にゲート電極
7およびゲート絶縁膜17が間隔を隔てて形成される。
最後に、第5L図に示すように、P型ウェル層2の領域
内には、上述のように形成されたトレンチ内に形成され
るキャパシタに接続するように、谷メモリセルを構成す
るNチャネルMOSトランジスタが形成される。各Nチ
ャネルMOSトランジスタは、ゲート電極としてのワー
ド線20とドレインまたはソース領域となるN型不純物
拡散領域61.62とから構成される。このNチャネル
MOS)ランジスタを1M成する一方のN型不純物拡散
領域62は、コンタクト孔Cを介して、シリコン酸化膜
からなる層間絶縁膜18の上に形成されたアルミニウム
層等からなるビット線30に接続される。一方、メモリ
セル形成領域以外の領域において、N型ウェル層3の領
域内においては周辺回路等を部i成するPチャネルMO
S+−ランジスタが形成される。このPチャネルMOS
トランジスタは、N型ウェル層3の領域内においてはゲ
ート電極7とソースまたはドレイン領域となるP型不純
物拡散領域51.52とから構成される。
なお、この工程におけるNチャネルMOS)ランジスタ
の形成は、メモリセル以外を構成するNチャネルMOS
トランジスタの形成も含む。
このようにして、トレンチ内にメモリセルのキャパシタ
を有するCMOS型DRAMが形成される。
[発明が解決しようとする課題] 従来のトレンチ内にメモリセルのキャパシタを有するC
MOS型DRAMにおいては、トレンチが形成されるP
型ウェル層の領域の表面が、N型ウェル層の領域の表面
よりもその水準が高くなっている。そのため、m51図
に示したように、トレンチ溝のみに堆積層を充填する工
程において、ウェル層間の境界領域に形成された段差部
分に堆積層の残渣が発生する場合がある。この残渣が残
されたまま、DRAMが製造されると、この残渣に起因
する電気的な短絡等が引き起こされるという問題点があ
った。また、この残渣を除去するために、オーバエツチ
ングが施されると、堆積層がトレンチ内を完全に埋め尽
くすことができなくなり、トレンチ溝の上方に形成され
る配線層との電気的な短絡が引き起こされるという問題
点があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、ウェル層間の境界領域に残渣が発生
することのない半導体記憶装置の製造方法を提供するこ
とをlit的とする。
[課題を解決するだめの手段] この発明に従った半導体記憶装置の製造方法によれば、
まず、主表面を有する第1導電型の半導体基板が準備さ
れる。次に、この半導体基板に第2導電型の半導体領域
が形成されることによって、第1導電型の第1半導体函
域と、第1半導体領域の主表面より水■の低い主表面を
有する第2導電型の第2半導体領域とに半導体基板は区
分される。
第1半導体領域内にはトレンチが形成される。このトレ
ンチ内を充填材料で充填するために、第1半導体領域の
主表面と第2半導体領域の主表面の上に充填材料が堆積
される。トレンチ内に充填材料を充填した状態で、第1
千導体領域の主表面が露出するように、第1半導体領域
の主表面上に堆積した充填制#1は除去される。第1半
導体領域の露出された主表面およびトレンチの部分をマ
スクした状態で、残存している充填材料は除去される。
[作用] この発明においては、第1半導体領域に形成されたトレ
ンチを充填材料によって充填するとき、この充填材料は
、2段階の除去工程を経て選択的に除去される。まず、
充填材料がトレンチを充填した状態で、第1半導体領域
の主表面が露出するように除去される。その後、残存し
ている充填材料は、第1半導体領域の露出された主表面
およびトレンチの部分をマスクした状態で除去される。
そのため、半導体領域の境界領域に形成された段差部分
に充填材料の残渣が発生することはない。
したがって、電気的な短絡等の問題が引き起こされるこ
とはない。
[実施例〕 以下、この発明の一実施例を図について説明する。
第1A図〜第1N図はこの発明に従った半導体記憶装置
の製造方法の一例、たとえば、トレンチ内にメモリセル
のキャパシタを白゛するCMO5型DRAMの製造方法
を工程順に示す断面図であり、第5A図〜第5L図に示
された断面部分と同様の部分を示している。
まず、第1A図を参照して、P型シリコン基板1の上に
熱酸化法等によって下敷酸化膜12が形成される。下敷
酸化膜12の上には化学的気相薄膜成長法等によって窒
化膜13が形成される。
次に、第1B図を参照して、窒化膜13の上にレジスト
膜14が堆積された後、所定のパターンに従って、下敷
酸化膜12、窒化膜13、レジスト膜14が選択的に除
去される。これらのバターニングされた膜をマスクとし
て、リンイオンまたはヒ素イオン等のN型不純物イオン
が、矢印で示される方向に10〜200 !(e Vの
加速電圧でP型シリコ・ン基板1の上に注入される。
さらに、第1C図を参照して、レジスト膜14が除去さ
れた後、熱酸化が施される。これによって、イオン注入
されたP型シリコン基板1の上部には厚い酸化膜12a
が形成され、その下の6n域には注入されたN型不純物
イオンが拡散されることによってN型不鈍物拡散頭域3
aが形成される。
その後、第1D図を参照して、窒化膜13が除去された
後、厚い酸化膜12aをマスクとして矢印で示される方
向に、ボロンイオン等のP型不純物イオンが10〜20
0keV程度の加速電圧でP型シリコン基板1の上に注
入される。
第1E図に示すように、下敷酸化膜12および厚い酸化
膜12aがドライエツチング等によって除去される。そ
の後、P型シリコン基板1に熱処理が施されることによ
って、イオン注入されたN型不純物イオンおよびP型不
純物イオンが熱拡散する。これによって、Puシリコン
基板1内にはP型ウェル層2とNuウェル層3が形成さ
れる。
そして、第1F図に示すように、P型ウェル層2とN型
ウェル層3との境界部に反転防止層としてP型不純物拡
散領域5が形成され、その上には分離用フィールド酸化
膜4が形成される。なお、図示していないが、メモリセ
ル間の分離用フィールド酸化膜、およびトランジスタ等
の素子分離用フィールド酸化膜も同時に形成される。
第1G図を参照して、P型ウェル層2にトレンチが形成
される。このトレンチの底面部に反転防止層としてP型
不純物拡散領域5がイオン注入法等によって形成される
。このP型不純物拡散領域5の上には、素子分離のため
の厚い分離酸化膜4が形成される。トレンチの側壁部に
は、イオン注入法等によって、キャパシタの一方の電極
となるN型不純物拡散領域6が形成された後、熱酸化法
や化学的気相薄膜成長法等によってキャパシタ誘電体膜
11が形成される。キャパシタ誘電体膜11の上には、
導電性の不純物、たとえば、リンやヒ素を含んだポリシ
リコン系材料を化学的気相薄膜成長法等の方法によって
堆積し、選択的に除去することにより、セルプレート9
、つまりキャパシタの他方の電極が形成される。
第1H図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系材、料などの電極材料、ある
いはこれらの複合構造、たとえば、比較的薄い酸化膜と
電極材料との多層構造などにより埋め込み堆積層16a
が形成される。
そして、第1I図に示すように、埋め込み堆積層16a
が、エッチバックによって、その堆積層がトレンチ内の
みを充填し、かつ、P型ウェル層2の領域の表面と同一
の水準を保つようになるまで除去される。つまり、この
エツチング工程においては、P型ウェル層2の表面が露
出する程度にエッチバックし、P型ウェル層2とN型ウ
ェル層3との間に形成された段差部分、およびN型ウェ
ル層3の領域の表面には埋め込み堆積層16aが残され
たままとしておくものである。
その後、第1J図を参照して、トレンチが形成された領
域、すなわち、P型ウェル層2の領域の土にのみ、選択
的にレジスト膜14が形成される。
このレジスト膜14をマスクとして、さらに埋め込み堆
積層16aのエツチングが行なわれる。
これによって、第1に図に示すように、埋め込み堆積層
16aはトレンチのみを充填し、埋め込み分離層16が
形成される。P型ウェル層2とN型ウェル層3との間に
形成された段差部分に埋め込み堆積層16aの残渣が発
生することはない。
第1L図を参照して、シリコン基板の全面上に絶縁膜1
7aが熱酸化等の方法で形成された後、その上にポリシ
リコン膜15が堆積される。ポリシリコン膜15の上に
は所定のパターンに従ったレジスト膜14が形成される
第1M図に示すように、レジスト膜14をマスクとして
エツチングが施されることにより、メモリセル形成領域
としてのP型ウェル層2の領域内にはゲート絶縁膜17
およびゲート電極と一体構成のワード線20が形成され
る。また、N型ウェル層3の領域には、同様にゲート電
極7およびゲート絶縁膜17が間隔を隔てて形成される
最後に、第1N図に示すように、P型ウェル層2の項域
内には、上述のように形成されたトレンチ内に形成され
るキャパシタに接続するように、各メモリセルを構成す
るNチャネルMOSトランジスタが形成される。各Nチ
ャネルMOSトランジスタは、ゲート?HMとしてのワ
ード線20とドレインまたはソース領域となるN型不純
物拡散領域61.62とから(1M成される。このNチ
ャネルMO3I−ランジスタを構成する一方のN型不純
物拡散領域62は、コンタクト孔Cを介して、シリコン
酸化膜からなる層間絶縁膜18の上に形成されたアルミ
ニウム層等からなるビット線30に接続される。一方、
メモリセル形成領域以外のfi/1域において、N型ウ
ェル層3の領域内においては周辺回路等を構成するPチ
ャネルMO3)ランジスタが形成される。このPチャネ
ルMOSトランジスタは、N型ウェル層3の領域内にお
いてはゲート電極7とP型不純物拡散領域51.52と
から構成される。
このようにして、トレンチが形成される半導体領域にお
けるシリコン基板の主表面の水阜か他の゛V導体領域に
おけるシリコン基板の主表面の水僧よりも高くなってい
る、トレンチ内にメモリセルのキャパシタを有するCM
O5型DRA〜1が、それらの半導体領域間に形成され
た段差部分に残渣が発生ずることなく、形成される。
なお、上記実施例においては、P!!シリコン基板内に
P型ウェル層とN型ウェル層とを形成する例について示
したが、P型シリコン基板内にN型ウェル層のみを形成
するCMO5型DRAMについても本発明は適用され得
る。
[発明の効果] 以上のように、この発明によれば主表面の水W、Nの高
い半導体領域内に形成されたトレンチ内を充填材料によ
って充填する工程において、半導体領域間の境界部に形
成される段差部分に残渣が発生することはない。したが
って、電気的な短絡が引き起こされることのない半導体
記憶装置を提供することが可能になる。
【図面の簡単な説明】
第1A図、第1B図、第1C図、第1D図、第1E図、
第1F図、第1G図、第1H図、第1I図、第1J図、
第1 K図、第1L図、′@IM図、第1N図はこの発
明に従った半導体記憶装置の製造方法、たとえば、トレ
ンチ・キャパシタセルを1丁するCMO5’C!!DR
AMの製造方法を工程順に示す断面図である。 第2図は従来のDRAMの全体構成を示すブロック図で
ある。 第3図は第2図に示されたD RA Mの1つのメモリ
セルに対応する等価回路図である。 第4図は従来のDRAMのメモリセル形成領域を示す部
/A牢而面である。 第5A図、第5B図、第5C図、第5D図、第5E図、
第5F図、第5G図、第5H図、第51図、第5J図、
第5に図、第5L図は、従来の半導体記憶装置の製造方
法、たとえば、トレンチ・キャパシタセルを有するCM
O3型D RA Mの製造方法を工程順に示す断面図で
ある。 図において、1はP型シリコン基板、2はP型ウェル層
、3はN型ウェル層、16aは埋め込み堆積層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】  主表面を有する第1導電型の半導体基板を準備する工
    程と、 前記半導体基板に第2導電型の半導体領域を形成するこ
    とによって、第1導電型の第1半導体領域と、前記第1
    半導体領域の主表面より水準の低い主表面を有する第2
    導電型の第2半導体領域とに前記半導体基板を区分する
    工程と、 前記第1半導体領域内にトレンチを形成する工程と、 前記トレンチ内を充填材料で充填するために、前記第1
    半導体領域の主表面と前記第2半導体領域の主表面の上
    に前記充填材料を堆積する工程と、前記トレンチ内に前
    記充填材料を充填した状態で、前記第1半導体領域の主
    表面が露出するように、前記第1半導体領域の主表面上
    に堆積した充填材料を除去する工程と、 前記第1半導体領域の露出された主表面および前記トレ
    ンチの部分をマスクした状態で、残存している前記充填
    材料を除去する工程とを備えた、半導体記憶装置の製造
    方法。
JP63230816A 1988-09-14 1988-09-14 半導体記憶装置の製造方法 Pending JPH0279466A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011102024T5 (de) 2010-06-15 2013-06-06 Denki Kagaku Kogyo Kabushiki Kaisha Abdeckband

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011102024T5 (de) 2010-06-15 2013-06-06 Denki Kagaku Kogyo Kabushiki Kaisha Abdeckband

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