JPH0279466A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置の製造方法に関し、特に半
導体基板に２つの異なる導電型の半導体領域を有し、一
方の半導体領域にはトレンチが形成されている半導体記
憶装置の製造方法に関するものである。

し従来の技術］ この発明はＣＭＯＳダイナミック型ランダム・アクセス
・メモリ（以下、ＤＲＡＭと称する。）に適用されたと
き、最も好ましい効果が得られるので、以下、ＣＭＯＳ
−ＤＲＡＭについて説明する。ＤＲＡＭは既によく知ら
れている。第２図はそのような従来のＤＲＡＭの全体構
成の一例を示すブロック図である。

第２図を参照して、ＤＲＡＭは、記憶部分てある複数の
メモリセルを含むメモリセルアレイ１００と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ２００、列デコーダ３００と、入出力回路に接続され
たセンスアンプを含む人出力インターフエイス部とを備
える。記憶部分である複数のメモリセルは、複数行、複
数列からなるマトリクス状に設けられている。各メモリ
セルは、行デコーダ２００に接続された対応のワード線
と、列デコーダ３００に接続された対応のビット線に接
続され、それによってメモリセルアレイ１００を構成し
ている。外部から与えられる行アドレス信号と列アドレ
ス信号とを受けて、行デコーダ２００と列デコーダ３０
０により選択された各１本のワード線とビット線によっ
てメモリセルが選択される。選択されたメモリセルにデ
ータが書込まれたり、あるいはそのメモリセルに蓄えら
れていたデータが読出されたりする。このデータの読出
／書込の指示は制御回路に与えられる読出／書込制御信
号によって行なわれる。

データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ２００による特定のワード線
の選択（０本のワード線のうち、１本のワード線の選択
）によってｍビットのメモリセルがビット線を介してセ
ンスアンプに結合される。次に、列デコーダ３００によ
る特定のビット線の選択（１１１本のビット線のうち、
１本のビット線の選択）によって、その中の１個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出、あるいは書込が行なわれる。

第３図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル１０の等価回路図
である。この図によれば、１つのメモリセル１０は１組
の電界効果型トランジスタＱとキャパシタＣｓとからな
る。７Ｆ３．界効果型トランジスタＱのゲート電極はワ
ード線２ｏに接続され、一方のソース／ドレイン電極は
キャパシタＣ５の一方の電極につながれ、他方のソース
／ドレイン電極はビット線３０に接続されている。デー
タの書込時には、ワード線２０に所定の電圧が印加され
ることによって電界効果型トランジスタＱか導通ずるの
で、ビット線３０に印加された電荷かキャパシタＣｓに
蓄えられる。一方、データの読出時には、ワード線２０
に所定の電圧が印加されることによって電界効果型トラ
ンジスタＱが導通ずるので、キャパシタＣｓに蓄えられ
ていた電荷がビット線３０を介して取出される。

第４図は折返しビット線構成のＤＲＡＭのメモリセルア
レイ部の甲面配置を示す部分弔面図である。第４図には
４つのメモリセルが示されており、各メモリセルは、隣
接メモリセルと分離された動作領域Ａｌ、Ａ２．Ａ３に
形成された、１組の電界効宋型トランジスタＱｌ、Ｑ２
．Ｑ３．Ｑ４とキャパシタＣｓｌ、Ｃｓ２．Ｃｓ３．Ｃ
ｓ４とから構成される。各トランジスタＱｌ、Ｑ２．Ｑ
３゜Ｑ４を構成するゲート電極は各メモリセルに対応す
るワード線２０に連なっている。ワード線２０の上には
このワード線２０と絶縁され、かつ直交するようにビッ
ト線３０が形成されている。ビット線３０はコンタクト
孔Ｃ１，Ｃ２，Ｃ３を介してメモリセルに接続されてい
る。第４図に示された平面パターンにおいて、キャパシ
タを基板に形成されたトレンチ内に設けた場合の■−■
線における断面は、第５Ａ図〜第５Ｌ図（メモリセル形
成領域以外の領域（周辺回路）における断面も含む。）
において工程順に示されている。以下、この提案されて
いるトレンチ内にキャパシタを有するＣＭＯ３Ｊ４！！
ＤＲＡＭの製造方法について第５Ａ図〜第５Ｌ図を参照
して説明する。なお、第５Ａ図〜第５Ｌ図は、破断線よ
り左側にメモリセルを、右側に周辺回路における１つの
ＭＯｓトランジスタを示す。

まず、第５Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。

次に、第５Ｂ図を参照して、窒化膜１３の上にはレジス
ト膜１４が堆積された後、所定のバターンに従って、−
ド敷酸化膜１２、窒化膜１３、レジスト膜１４が選択的
に除去される。これらのバターニングされた膜をマスク
として、リンイオンまたはヒ素イオン等のＮ型不純物イ
オンが、矢印で示される方向に１０〜２００１ｃ　ｅ　
Ｖの加速電圧でＰ型シリコン基板１の上に注入される。

さらに、第５Ｃ図を参照して、レジスト膜１４が除去さ
れた後、熱酸化か施される。これによって、イオン注入
されたＰ型シリコン基板１の上部には厚い酸化膜１２ａ
が形成され、その下の領域には注入されたＮ型不純物イ
オンが拡散されることによってＮ型拡不鈍物散領域３ａ
が形成される。

その後、第５Ｄ図を参照して、窒化膜１３が除去された
後、厚い酸化膜１２ａをマスクとして矢印で示される方
向に、ボロンイオン等のＰ型不純物イオンが１０〜２０
０ｋｅＶ程度の加速電圧でＰ型シリコンｕ仮１の上に注
入される。

第５Ｅ図に示すように、下敷酸化膜１２および厚い酸化
膜１２３がドライエツチング等によって除去される。そ
の後、Ｐ型シリコン基板１に熱処理が施されることによ
って、イオン注入されたＮ型不純物イオンおよびＰ型不
純物イオンが凸拡散する。これによって、Ｐ型シリコン
基板１内にはＰ型ウェル層２とＮ型ウェル層３が形成さ
れる。

そして、第５Ｆ図に示すように、Ｐ型ウェル層２とＮ型
ウェル層３との境界部に反転防止層としてＰ型不純物拡
散領域５が形成され、その上には分離用フィールド酸化
膜４が形成される。なお、図示していないか、メモリセ
ル間の分離用フィールド酸化膜、およびトランジスタ等
の素子分離用フィールド酸化膜も同時に形成される。

第５Ｇ図を参照して、Ｐ型ウェル層２にトレンチが形成
される。このトレンチの底面部に反転防止層としてＰ型
不純物拡散領域５がイオン注入法等によって形成される
。このＰ型不純物拡散領域５の上には、素子分離のため
の厚い分離酸化膜４が形成される。トレンチの側壁部に
は、イオン注入法等によって、キャパシタの一方の電極
となるＮ型不鈍物拡散項域６が形成された後、熱酸化法
や化学的気相薄膜成長法などによってキャパシタ：Ａ電
体膜１１が形成される。キャパシタ誘電体膜１１の上に
は、導電性の不純物、たとえば、リンやヒ素を含んだポ
リシリコン系材料を化学的気相薄膜成長法等の方法によ
って堆積し、選択的に除去することにより、セルプレー
ト９、つまりキャパシタの他方の電極が形成される。

第５Ｈ図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系飼料などの電極材料、あるい
はこれらの複合構造、たとえば、比較的薄い酸化膜と電
極材料との多層構造などにより埋め込み用積層１．６　
ａが形成される。

そして、第５Ｉ図に示すように、埋め込み堆積層１６ａ
が、エッチバックによって、その堆積層がトレンチ内の
みを充填するように、除去される。

このエツチング工程において、Ｐ型ウェル層２とＮ型ウ
ェル層３との間に形成された段差部分に残渣２２が発生
する場合がある。この残渣２２を除去するために、オー
バエツチングが施されると、埋め込み分離層１６がトレ
ンチ内を完全に充填しなくなる。この残渣２２に起因す
る問題については後述する。

その後、第５Ｊ図を参照して、シリコン基板の全面上に
絶縁膜１７ａが熱酸化等の方法で形成された後、その上
にポリシリコン膜１５が堆積される。ポリシリコン膜１
５の上には所定のパターンに従ったレジスト膜１４が形
成される。

第５に図を参照して、レジスト膜１４をマスクとしてエ
ツチングが施されることにより、メモリセル形成領域と
してのＰ型ウェル層２の領域内にはゲート絶縁膜１７お
よびゲート電極と一体構成のワード線２０が形成される
。また、Ｎ型ウェル層３の領域には、同様にゲート電極
７およびゲート絶縁膜１７が間隔を隔てて形成される。

最後に、第５Ｌ図に示すように、Ｐ型ウェル層２の領域
内には、上述のように形成されたトレンチ内に形成され
るキャパシタに接続するように、谷メモリセルを構成す
るＮチャネルＭＯＳトランジスタが形成される。各Ｎチ
ャネルＭＯＳトランジスタは、ゲート電極としてのワー
ド線２０とドレインまたはソース領域となるＮ型不純物
拡散領域６１．６２とから構成される。このＮチャネル
ＭＯＳ）ランジスタを１Ｍ成する一方のＮ型不純物拡散
領域６２は、コンタクト孔Ｃを介して、シリコン酸化膜
からなる層間絶縁膜１８の上に形成されたアルミニウム
層等からなるビット線３０に接続される。一方、メモリ
セル形成領域以外の領域において、Ｎ型ウェル層３の領
域内においては周辺回路等を部ｉ成するＰチャネルＭＯ
Ｓ＋−ランジスタが形成される。このＰチャネルＭＯＳ
トランジスタは、Ｎ型ウェル層３の領域内においてはゲ
ート電極７とソースまたはドレイン領域となるＰ型不純
物拡散領域５１．５２とから構成される。

なお、この工程におけるＮチャネルＭＯＳ）ランジスタ
の形成は、メモリセル以外を構成するＮチャネルＭＯＳ
トランジスタの形成も含む。

このようにして、トレンチ内にメモリセルのキャパシタ
を有するＣＭＯＳ型ＤＲＡＭが形成される。

［発明が解決しようとする課題］ 従来のトレンチ内にメモリセルのキャパシタを有するＣ
ＭＯＳ型ＤＲＡＭにおいては、トレンチが形成されるＰ
型ウェル層の領域の表面が、Ｎ型ウェル層の領域の表面
よりもその水準が高くなっている。そのため、ｍ５１図
に示したように、トレンチ溝のみに堆積層を充填する工
程において、ウェル層間の境界領域に形成された段差部
分に堆積層の残渣が発生する場合がある。この残渣が残
されたまま、ＤＲＡＭが製造されると、この残渣に起因
する電気的な短絡等が引き起こされるという問題点があ
った。また、この残渣を除去するために、オーバエツチ
ングが施されると、堆積層がトレンチ内を完全に埋め尽
くすことができなくなり、トレンチ溝の上方に形成され
る配線層との電気的な短絡が引き起こされるという問題
点があった。

そこで、この発明は上記のような問題点を解消するため
になされたもので、ウェル層間の境界領域に残渣が発生
することのない半導体記憶装置の製造方法を提供するこ
とをｌｉｔ的とする。

［課題を解決するだめの手段］ この発明に従った半導体記憶装置の製造方法によれば、
まず、主表面を有する第１導電型の半導体基板が準備さ
れる。次に、この半導体基板に第２導電型の半導体領域
が形成されることによって、第１導電型の第１半導体函
域と、第１半導体領域の主表面より水■の低い主表面を
有する第２導電型の第２半導体領域とに半導体基板は区
分される。

第１半導体領域内にはトレンチが形成される。このトレ
ンチ内を充填材料で充填するために、第１半導体領域の
主表面と第２半導体領域の主表面の上に充填材料が堆積
される。トレンチ内に充填材料を充填した状態で、第１
千導体領域の主表面が露出するように、第１半導体領域
の主表面上に堆積した充填制＃１は除去される。第１半
導体領域の露出された主表面およびトレンチの部分をマ
スクした状態で、残存している充填材料は除去される。

［作用］ この発明においては、第１半導体領域に形成されたトレ
ンチを充填材料によって充填するとき、この充填材料は
、２段階の除去工程を経て選択的に除去される。まず、
充填材料がトレンチを充填した状態で、第１半導体領域
の主表面が露出するように除去される。その後、残存し
ている充填材料は、第１半導体領域の露出された主表面
およびトレンチの部分をマスクした状態で除去される。

そのため、半導体領域の境界領域に形成された段差部分
に充填材料の残渣が発生することはない。

したがって、電気的な短絡等の問題が引き起こされるこ
とはない。

［実施例〕 以下、この発明の一実施例を図について説明する。

第１Ａ図〜第１Ｎ図はこの発明に従った半導体記憶装置
の製造方法の一例、たとえば、トレンチ内にメモリセル
のキャパシタを白゛するＣＭＯ５型ＤＲＡＭの製造方法
を工程順に示す断面図であり、第５Ａ図〜第５Ｌ図に示
された断面部分と同様の部分を示している。

まず、第１Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。

次に、第１Ｂ図を参照して、窒化膜１３の上にレジスト
膜１４が堆積された後、所定のパターンに従って、下敷
酸化膜１２、窒化膜１３、レジスト膜１４が選択的に除
去される。これらのバターニングされた膜をマスクとし
て、リンイオンまたはヒ素イオン等のＮ型不純物イオン
が、矢印で示される方向に１０〜２００　！（ｅ　Ｖの
加速電圧でＰ型シリコ・ン基板１の上に注入される。

さらに、第１Ｃ図を参照して、レジスト膜１４が除去さ
れた後、熱酸化が施される。これによって、イオン注入
されたＰ型シリコン基板１の上部には厚い酸化膜１２ａ
が形成され、その下の６ｎ域には注入されたＮ型不純物
イオンが拡散されることによってＮ型不鈍物拡散頭域３
ａが形成される。

その後、第１Ｄ図を参照して、窒化膜１３が除去された
後、厚い酸化膜１２ａをマスクとして矢印で示される方
向に、ボロンイオン等のＰ型不純物イオンが１０〜２０
０ｋｅＶ程度の加速電圧でＰ型シリコン基板１の上に注
入される。

第１Ｅ図に示すように、下敷酸化膜１２および厚い酸化
膜１２ａがドライエツチング等によって除去される。そ
の後、Ｐ型シリコン基板１に熱処理が施されることによ
って、イオン注入されたＮ型不純物イオンおよびＰ型不
純物イオンが熱拡散する。これによって、Ｐｕシリコン
基板１内にはＰ型ウェル層２とＮｕウェル層３が形成さ
れる。

そして、第１Ｆ図に示すように、Ｐ型ウェル層２とＮ型
ウェル層３との境界部に反転防止層としてＰ型不純物拡
散領域５が形成され、その上には分離用フィールド酸化
膜４が形成される。なお、図示していないが、メモリセ
ル間の分離用フィールド酸化膜、およびトランジスタ等
の素子分離用フィールド酸化膜も同時に形成される。

第１Ｇ図を参照して、Ｐ型ウェル層２にトレンチが形成
される。このトレンチの底面部に反転防止層としてＰ型
不純物拡散領域５がイオン注入法等によって形成される
。このＰ型不純物拡散領域５の上には、素子分離のため
の厚い分離酸化膜４が形成される。トレンチの側壁部に
は、イオン注入法等によって、キャパシタの一方の電極
となるＮ型不純物拡散領域６が形成された後、熱酸化法
や化学的気相薄膜成長法等によってキャパシタ誘電体膜
１１が形成される。キャパシタ誘電体膜１１の上には、
導電性の不純物、たとえば、リンやヒ素を含んだポリシ
リコン系材料を化学的気相薄膜成長法等の方法によって
堆積し、選択的に除去することにより、セルプレート９
、つまりキャパシタの他方の電極が形成される。

第１Ｈ図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系材、料などの電極材料、ある
いはこれらの複合構造、たとえば、比較的薄い酸化膜と
電極材料との多層構造などにより埋め込み堆積層１６ａ
が形成される。

そして、第１Ｉ図に示すように、埋め込み堆積層１６ａ
が、エッチバックによって、その堆積層がトレンチ内の
みを充填し、かつ、Ｐ型ウェル層２の領域の表面と同一
の水準を保つようになるまで除去される。つまり、この
エツチング工程においては、Ｐ型ウェル層２の表面が露
出する程度にエッチバックし、Ｐ型ウェル層２とＮ型ウ
ェル層３との間に形成された段差部分、およびＮ型ウェ
ル層３の領域の表面には埋め込み堆積層１６ａが残され
たままとしておくものである。

その後、第１Ｊ図を参照して、トレンチが形成された領
域、すなわち、Ｐ型ウェル層２の領域の土にのみ、選択
的にレジスト膜１４が形成される。

このレジスト膜１４をマスクとして、さらに埋め込み堆
積層１６ａのエツチングが行なわれる。

これによって、第１に図に示すように、埋め込み堆積層
１６ａはトレンチのみを充填し、埋め込み分離層１６が
形成される。Ｐ型ウェル層２とＮ型ウェル層３との間に
形成された段差部分に埋め込み堆積層１６ａの残渣が発
生することはない。

第１Ｌ図を参照して、シリコン基板の全面上に絶縁膜１
７ａが熱酸化等の方法で形成された後、その上にポリシ
リコン膜１５が堆積される。ポリシリコン膜１５の上に
は所定のパターンに従ったレジスト膜１４が形成される
。

第１Ｍ図に示すように、レジスト膜１４をマスクとして
エツチングが施されることにより、メモリセル形成領域
としてのＰ型ウェル層２の領域内にはゲート絶縁膜１７
およびゲート電極と一体構成のワード線２０が形成され
る。また、Ｎ型ウェル層３の領域には、同様にゲート電
極７およびゲート絶縁膜１７が間隔を隔てて形成される
。

最後に、第１Ｎ図に示すように、Ｐ型ウェル層２の項域
内には、上述のように形成されたトレンチ内に形成され
るキャパシタに接続するように、各メモリセルを構成す
るＮチャネルＭＯＳトランジスタが形成される。各Ｎチ
ャネルＭＯＳトランジスタは、ゲート？ＨＭとしてのワ
ード線２０とドレインまたはソース領域となるＮ型不純
物拡散領域６１．６２とから（１Ｍ成される。このＮチ
ャネルＭＯ３Ｉ−ランジスタを構成する一方のＮ型不純
物拡散領域６２は、コンタクト孔Ｃを介して、シリコン
酸化膜からなる層間絶縁膜１８の上に形成されたアルミ
ニウム層等からなるビット線３０に接続される。一方、
メモリセル形成領域以外のｆｉ／１域において、Ｎ型ウ
ェル層３の領域内においては周辺回路等を構成するＰチ
ャネルＭＯ３）ランジスタが形成される。このＰチャネ
ルＭＯＳトランジスタは、Ｎ型ウェル層３の領域内にお
いてはゲート電極７とＰ型不純物拡散領域５１．５２と
から構成される。

このようにして、トレンチが形成される半導体領域にお
けるシリコン基板の主表面の水阜か他の゛Ｖ導体領域に
おけるシリコン基板の主表面の水僧よりも高くなってい
る、トレンチ内にメモリセルのキャパシタを有するＣＭ
Ｏ５型ＤＲＡ〜１が、それらの半導体領域間に形成され
た段差部分に残渣が発生ずることなく、形成される。

なお、上記実施例においては、Ｐ！！シリコン基板内に
Ｐ型ウェル層とＮ型ウェル層とを形成する例について示
したが、Ｐ型シリコン基板内にＮ型ウェル層のみを形成
するＣＭＯ５型ＤＲＡＭについても本発明は適用され得
る。

［発明の効果］ 以上のように、この発明によれば主表面の水Ｗ、Ｎの高
い半導体領域内に形成されたトレンチ内を充填材料によ
って充填する工程において、半導体領域間の境界部に形
成される段差部分に残渣が発生することはない。したが
って、電気的な短絡が引き起こされることのない半導体
記憶装置を提供することが可能になる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図、
第１　Ｋ図、第１Ｌ図、′＠ＩＭ図、第１Ｎ図はこの発
明に従った半導体記憶装置の製造方法、たとえば、トレ
ンチ・キャパシタセルを１丁するＣＭＯ５’Ｃ！！ＤＲ
ＡＭの製造方法を工程順に示す断面図である。 第２図は従来のＤＲＡＭの全体構成を示すブロック図で
ある。 第３図は第２図に示されたＤ　ＲＡ　Ｍの１つのメモリ
セルに対応する等価回路図である。 第４図は従来のＤＲＡＭのメモリセル形成領域を示す部
／Ａ牢而面である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図、第５１図、第５Ｊ図、
第５に図、第５Ｌ図は、従来の半導体記憶装置の製造方
法、たとえば、トレンチ・キャパシタセルを有するＣＭ
Ｏ３型Ｄ　ＲＡ　Ｍの製造方法を工程順に示す断面図で
ある。 図において、１はＰ型シリコン基板、２はＰ型ウェル層
、３はＮ型ウェル層、１６ａは埋め込み堆積層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　主表面を有する第１導電型の半導体基板を準備する工
   程と、 前記半導体基板に第２導電型の半導体領域を形成するこ
   とによって、第１導電型の第１半導体領域と、前記第１
   半導体領域の主表面より水準の低い主表面を有する第２
   導電型の第２半導体領域とに前記半導体基板を区分する
   工程と、 前記第１半導体領域内にトレンチを形成する工程と、 前記トレンチ内を充填材料で充填するために、前記第１
   半導体領域の主表面と前記第２半導体領域の主表面の上
   に前記充填材料を堆積する工程と、前記トレンチ内に前
   記充填材料を充填した状態で、前記第１半導体領域の主
   表面が露出するように、前記第１半導体領域の主表面上
   に堆積した充填材料を除去する工程と、 前記第１半導体領域の露出された主表面および前記トレ
   ンチの部分をマスクした状態で、残存している前記充填
   材料を除去する工程とを備えた、半導体記憶装置の製造
   方法。