KR970063759A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

고신뢰성으로 미세화 및 고속 동작에 적합한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은 반도체 기판(100)의 2개의 게이트 전극(106,106a,107,107a), 이들 게이트 전극(106,106a,107,107a)간의 반도체 기판(100)과는 반대의 도전형을 갖는 소스 영역(109), 각 게이트 전극(106n106a,107,107a)을 사이로 해서 소스 영역(109)과 반대측에 위치하는 반도체 기판(100)과는 반대의 도전형의 드레인 영역(109a), 층간 절연막(111), 게이트 전극(106,106a,107,107a) 사이에 형성되며 소스 영역(109)과 접촉되며 또 상부가 층간 절연막(111)으로부터 노출되지 않는 상태로 형성된 고융점 금속으로 이루어지는 단면이 기둥 형상인 전극(115), 드레인 영역(109a)과 접촉하고 상부가 층간 절연막(111)으로부터 노출된 상태로 형성되며 전극(115)과 동일한 고융점 금속을 이용하여 구성된 단면이 기둥 형상인 컨택트 홀 전극(115)을 구비하고 있다.

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도
제2도는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 도면.
제3도는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도.
제4도는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 사시도.
제5도는 본 발명의 실시예에 따른 반도체 장치의 회로 구성을 설명하는 도면.

Claims (26)

  1. 반도체 기판, 상기 반도체 기판 상에 소정 간격으로 형성된 적어도 2개의 게이트 전극, 상기 2개의 게이트 전극 상호간에 대응하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제1반도체 영역, 상기 2개의 게이트 전극중 한쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대 측에 위치하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제2반도체 영역, 상기 2개의 게이트 전극중 다른쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대측에 위치하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제3반도체 영역, 전면에 형성된 층간 절연막, 상기 2개의 게이트 전극 상호간에 형성되며 상기 제1반도체 영역과 접촉하며 또 상부가 상기 층간 절연막으로부터 노출되지 않는 상태로 형성된 고융점 금속으로 이루어지는 단면이 기둥 형상인 제1전극, 상기 제2반도체 영역과 접촉하며 상부가 상기 층간 절연막으로부터 노출된 상태로 형성되며 상기 제1전극과 동일한 고융점 금속을 사용하여 구성된 단면이 기둥 형상인 제2전극, 및 상기 제3반도체 영역과 접촉하며 상부가 상기 층간 절연막으로부터 노출된 상태로 형성되며 상기 제1전극과 동일한 고융점 금속을 사용하여 구성된 단면이 기둥 형상인 제3전극을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1전극은 상기 2개의 게이트 전극 간의 최상부의 폭이 상기 제1전극의 깊이의 1/2 이상의 길이인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판, 상기 반도체 기판 상에 소정 간격으로 형성된 적어도 2개의 게이트 전극, 상기 2개의 게이트 전극 상호간에 대응하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제1반도체 영역, 상기 2개의 게이트 전극중 한쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대측에 위치하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제2반도체 영역, 상기 2개의 게이트 전극중 다른쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대측에 위치하는 상기 반도체 기판의 표면 영역에 형성되며 상기 반도체 기판과는 반대의 도전형을 갖는 제3반도체 영역, 전면에 형성된 층간 절연막, 적어도 일부가 상기 2개의 게이트 전극 상호간의 상기 제1반도체 영역에 접촉하며 또 상부가 상기 층간 절연막으로부터 노출되지 않는 상태의 부분과 상부가 상기 층간 절연막으로부터 노출하는 상태의 부분으로 이루어지며, 고융점 금속을 이용하여 구성된 단면이 기둥 형상인 전극을 구비한 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 전극은 상기 2개의 게이트 전극 간의 최상부의 폭이 상기 전극 깊이의 1/2 이상의 길이인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극이며, 상기 각 게이트 전극의 측벽에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극인 것을 특징으로 하는 반도체 장치.
  8. 제2하에 있어서,상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극이며, 상기 각 게이트 전극의 측벽에 절연막이 형성되어 있는 것을 특징으로 하는 반도체.
  9. 제3항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극인 것을 특징으로 하는 반도체 장치.
  10. 제3항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극이며, 상기 각 게이트 전극의 측벽에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제4항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극인 것을 특징으로 하는 반도체 장치.
  12. 제4항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극이며, 상기 각 게이트 전극의 측벽에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판, 상기 반도체 기판 상에 소정 간격으로 형성된 적어도 2개의 게이트 전극, 상기 게이트 전극 상호간에 대응하는 상기 반도체 기판의 표면 영역에 형성된 하나의 소스 확산층, 및 상기 2개의 게이트 전극 각각의 게이트 전극을 사이로 해서 상기 소스 확산층과 반대측에 위치하는 상기 반도체 기판의 표면 영역에 형성된 2개의 드레인 확산층을 구비하는 2개를 한 조로 해서 트랜지스터가 동일 방향으로 복수조 격자 형상으로 배치되며, 상기 한 조의 2개의 트랜지스터가 나란한 행방향으로 직각의 열방향의 상기 각 게이트 전극이 상호 접속된 복수의 워드선을 갖는 메모리 셀 군, 상기 메모리 셀 군 상에 형성된 층간 절연막, 각각의 행의 상기 각 드레인 확산층의 위 및 상기 층간 절연막 상의 영역을 적어도 포함하는 상기 행방향의 띠 형상으로 금속에 의해 형성된 복수의 비트선, 적어도 하나의 상기 비트선을 따라 상기 비트선의 형성 영역 이외의 상기 층간 절연막 상에 상기 행방향의 띠 형상으로 상기 비트선과 같은 금속으로 형성된 적어도 하나의 소스선, 각각의 열의 상기 소스 확산층을 접속함과 동시에 상기 각 소스 확산층의 위를 포함하는 띠 형상의 영역에 형성되며, 또 상기 각 소스 확산층 상의 상기 층간 절연막을 통해 그 위의 상기 비트선과 절연되며, 또 상기 소스선 아래의 상기 층간 절연막을 관통하여 상기 소스선과 접속되며 고융점 금속에 의해 상기 행방향의 단면이 기둥 형상으로 형성된 제1전극, 및 상기 층간 절연막을 관통하여 상기 각 드레인 확산층과 그 위에 있는 상기 비트선에 접속되며 상기 제1전극과 동일 고융점 금속에 의해 단면이 기둥 형상으로 형성된 복수의 제2전극을 구비한 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서, 상기 제1전극은 상기 2개의 게이트 전극 간의 최상부의 폭이 깊이의 1/2 이상의 길이인 것을 특징으로 하는 반도체 장치.
  15. 제13항 또는 제14항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 구비하는 2층 게이트 전극으로, 상기 열방향의 각 제어 게이트 전극이 상호 접속되어 복수의 워드선이 되는 것을 특징으로 하는 반도체 장치.
  16. 제13항 또는 제14항에 있어서, 상기 각 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극으로, 상기 열방향의 각 제어 게이트 전극이 상호 접속되어 복수의 워드선이 되며, 상기 각 게이트 전극의 측벽에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판 상에 소정 간격으로 적어도 2개의 게이트 전극을 형성하는 제1공정, 상기 반도체 기판과는 반대의 도전형의 불순물을 확산하고 상기 2개의 게이트 전극 상호간에 대응하는 상기 반도체 기판의 표면 영역의 제1반도체 영역, 상기 2개의 게이트 전극중 한쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대측에 위치하는 상기 반도체 기판의 표면 영역의 제2반도체 영역 및 상기 2개의 게이트 전극중 다른쪽 게이트 전극을 사이로 해서 상기 제1반도체 영역과 반대측에 위치하는 상기 반도체 기판의 표면 영역의 제3반도체 영역을 형성하는 제2공정, 그 후, 전면에 제1층간 절연막을 형성하는 공정, 에칭에 의해 상기 제2반도체 영역 및 상기 제3반도체 영역에 대응하는 상기 제1층간 절연막의 컨택트 홀과 상기 제1반도체 영역에 대응하는 상기 제1층간 절연막에 상기 제1반도체 영역을 노출시키는 깊이로 단면이 기둥 형상인 개구부를 형성하는 공정, 전면에 고융점 금속막을 퇴적하여 상기 컨택트 홀 및 상기 개구부를 매립하는 공정, 전면의 상기 고융점 금속막을 에칭하여 상기 제1층간 절연막을 노출하는 공정, 및 계속해서 상기 컨택트 홀과 상기 제1반도체 영역에 접속되는 제1배선층의 형성 예정 영역인 상기 개구부의 상부 영역을 적어도 덮는 레지스트를 마스크로 해서 상기 제1배선층의 형성 예정영역이 아닌 상기 개구부 내에 있는 상기 고융점 금속막을 선택적으로 에칭하는 제2공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2공정에서 에칭에 의해 상부가 상기 제1배선층의 형성 예정 영역이 아닌 상기 개구부 내에 있는 상기 고융점 금속막의 깊이를 상기 고융점 금속막의 짧은 쪽의 폭의 2배 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항 또는 제18항에 있어서, 상기 제1공정에서 형성되는 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 구비하는 2층 게이트 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항 또는 제18항에 있어서, 상기 제1공정에서 형성되는 게이트 전극은 부유 게이트 전극 및 제어 게이트 전극을 갖는 2층 게이트 전극이며, 상기 제1공정에 게속하여 전면에 절연막을 퇴적하는 공정, 및 상기 제2공정의 앞에 상기 절연막을 에칭함으로써 상기 게이트 전극의 측벽에 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17항 또는 제18항에 있어서, 상기 제3공정에 이어서, 전면에 제2층간 절연막을 형성하는 공정, 상기 제2층간 절연막을 에칭함으로써 상기 컨택트 홀과 상기 제1배선층의 형성 예정 영역인 상기 개구부의 상부 영역에 있는 상기 고융점 금속막을 노출시키는 공정, 및 상기 제1배선층의 형성 예정 영역인 상기 개구부의 상부 영역을 포함하는 영역의 상기 제1배선층과 상기 컨택트 홀의 상부를 포함하는 영역에 상기 제1반도체 영역 및 제2반도체 영역에 접속되는 제2배선층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 반도체 기판 상에 차례로 인접하여 형성된 한쪽의 드레인 확산층, 한쪽의 게이트 전극, 공통의 소스 확산층, 다른쪽 게이트 전극 및 다른쪽 드레인 확산층을 구비하는 2개로 한 조의 트랜지스터가 동일 방향으로 복수조 격자 형상으로 배치되며, 상기 격자 형상의 한 조의 2개의 트랜지스터가 나란한 행방향으로 직각의 열방향의 상기 각 게이트 전극이 상호 접속된 복수의 워드선과 각각의 행의 상기 각 드레인 확산층에 접속되는 상기 행방향의 복수의 비트선을 구비하는 메모리 셀 군을 구비한 반도체 장치의 제조 방법에 있어서, 상기 각 소스 확산층과 상기 각 드레인 확산층을 형성한 후, 전면에 제1층간 절연막을 형성하는 제1공정, 에칭에 의해 상기 각 드레인 확산층에 대응하는 상기 제1층간 절연막의 복수의 컨택트 홀과 상기 열방향의 상기 한조의 트랜지스터에 대응한 각각의 열의 상기 각 소스 확산층을 포함하는 띠 형상의 그리고 상기 소스 확산층을 노출시키는 깊이의 상기 제1층간 절연막의 개구부를 형성하는 공정, 전면에 고융점 금속막을 퇴적하여 상기 컨택트 홀 및 상기 개구부를 매립하고 전면의 상기 고융점 금속막을 에칭하여 상기 제1층간 절연막을 노출시키는 공정, 및 상기 각 컨택트 홀 및 상기 소스 확산층과 접속되는 적어도 하나의 비트선을 따르는 띠 형상의 소스선의 형성 예정 영역인 상기 개구부의 상부 영역을 적어도 덮는 레지스트를 마스크로 해서 상기 소스선의 형성 예정 영역이 아닌 상기 개구부 내에 있는 상기 고융점 금속막을 선택적으로 에칭하는 제2공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 았어서, 상기 제2공정에서 상부가 상기 소스선의 형성 예정 영역이 아닌 상기 개구부 내에 있는 상기 고융점 금속막의 깊이를 상기 한쪽의 게이트 전극과 상기 다른 쪽의 게이트 전극 사이의 최상부의 폭의 2배 이하로 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제22항 또는 제23항에 있어서, 상기 제1공정 전에 부유 게이트 전극 및 제어 게이트 전극을 구비하는 상기 각 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제22항 또는 제23항에 있어서, 상기 제1공정 전에 부유 게이트 전극 및 제어 게이트 전극을 구비하는 상기 각 게이트 전극을 형성하는 공정, 및 계속해서 전면에 절연막을 퇴적하고 상기 절연막을 에칭함으로써 상기 각 게이트 전극의 측벽에 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제22항 또는 제23항에 있어서, 상기 제2공정에 이어서 전면에 제2층간 절연막을 퇴적하고 에칭에 의해 상기 각 컨택트 홀의 고융점 금속막의 상부와 상기 소스선 형성 예정 영역의 상기 개구부의 상기 고융점 금속막의 상부를 노출시키는 공정, 및 상기 각각의 행의 상기 각 컨택트 홀의 고융점 금속막을 접속하는 비트선과 상기 소스선 형성 예정 영역의 상기 개구부의 고융점 금속막을 접속하는 소스선을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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