CN108666311A - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN108666311A
CN108666311A CN201710193278.9A CN201710193278A CN108666311A CN 108666311 A CN108666311 A CN 108666311A CN 201710193278 A CN201710193278 A CN 201710193278A CN 108666311 A CN108666311 A CN 108666311A
Authority
CN
China
Prior art keywords
pattern
layer
semiconductor
clearance wall
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710193278.9A
Other languages
English (en)
Other versions
CN108666311B (zh
Inventor
张峰溢
李甫哲
陈界得
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201710193278.9A priority Critical patent/CN108666311B/zh
Priority to US15/925,778 priority patent/US10347644B2/en
Publication of CN108666311A publication Critical patent/CN108666311A/zh
Priority to US16/273,057 priority patent/US10784265B2/en
Application granted granted Critical
Publication of CN108666311B publication Critical patent/CN108666311B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种半导体元件及其制作方法。半导体元件包含具有存储器单元区以及周边区的半导体基底、设置于周边区内的栅极线、覆盖于栅极线与半导体基底上的蚀刻停止层、覆盖于蚀刻停止层上的第一绝缘层、两个设置于周边区内的半导体基底上的接触插塞、两个分别设置于各接触插塞上的接垫，以及设置于接垫之间的第二绝缘层。接触插塞分别位于栅极线的两侧，且接触插塞贯穿蚀刻停止层与第一绝缘层，以与半导体基底接触。第二绝缘层不与蚀刻停止层相接触。

Description

半导体元件及其制作方法
技术领域
本发明是涉及一种半导体元件及其制作方法，特别是涉及一种具有空气间隙的半导体元件及其制作方法。
背景技术
传统制作动态随机存取存储器的方法是将晶体管制作于基底中，并通过字符线将排列在同一方向上的晶体管的栅极串联，然后于晶体管上设置与字符线交错的位线。接着，为了避免与位线或与字符线电连接，存储节点接触可通过任两相邻的字符线与任两相邻的位线所围绕出的区域与晶体管的源极/漏极区连接。然而，随着存储器单元的尺寸越来越小，位线与存储节点接触之间的间距会越来越近，使得位线与存储节点接触之间的阻容延迟(RC delay)效应增加，进而影响元件运作。
因此，在存储器单元的尺寸越来越小的趋势下，减少位线与存储节点接触之间的阻容延迟效应为业界努力的目标。
发明内容
本发明的主要目的之一在于提供一种半导体元件及其制作方法，以于位线与存储节点接触之间形成空气间隙，进而降低位线与存储节点接触之间的阻容延迟效应。
本发明的一实施例提供一种半导体元件，包括半导体基底、栅极线、蚀刻停止层、第一绝缘层、两接触插塞、两接垫以及一第二绝缘层。半导体基底具有存储器单元区以及周边区。栅极线设置于周边区内的半导体基底上。蚀刻停止层覆盖于栅极线与周边区内的半导体基底上。第一绝缘层覆盖于蚀刻停止层上。接触插塞设置于周边区内的半导体基底上，并分别位于栅极线的两侧，且接触插塞贯穿蚀刻停止层与绝缘层，以与半导体基底接触。接垫分别设置于各接触插塞上。第二绝缘层设置于接垫之间，且第二绝缘层不与蚀刻停止层相接触。
本发明的另一实施例提供一种半导体元件的制作方法。首先，提供半导体结构，其中半导体结构包括半导体基底、位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案，位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案设置于半导体基底上，位线结构沿着一第一方向延伸，第一间隙壁设置于牺牲间隙壁与位线结构之间，且牺牲间隙壁设置于第一间隙壁与存储节点接触之间以及第一间隙壁与绝缘图案之间。然后，在位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案上覆盖一导电层。随后，图案化导电层，以形成导电图案，并暴露出绝缘图案以及部分的牺牲间隙壁。接着，移除牺牲间隙壁，以于存储节点接触与第一间隙壁之间形成空气间隙。之后，图案化导电图案，以于存储节点接触上形成存储节点接垫。
本发明通过于存储接点接触与位线结构之间形成空气间隙，进而可降低位线结构与存储节点接触之间的阻容延迟效应。此外，本发明利用形成存储节点接垫的导电层覆盖周边电路上的第一绝缘层，并形成存储节点接垫步骤中的其中一图案化制作工艺来暴露出牺牲间隙壁，由此可在不破坏周边电路的情况下进一步形成空气间隙。并且，本发明还可通过形成存储节点接垫步骤中的其中另一图案化制作工艺来形成存储器单元区内的存储节点接垫以及周边区内的接垫，如此一来本发明可在不增加制作工艺步骤的情况下形成具有空气间隙与周边电路的半导体元件。
附图说明
图1到图12所示为本发明一实施例的半导体元件的制作方法示意图。
主要元件符号说明
100 半导体元件 102 半导体基底
104 绝缘图案 106 导电层
108 导电图案 108a 条状导电区块
108b 导电区块 110 存储节点接垫
112 区块 114 接垫
ST 半导体结构 BL 位线结构
BL1、GL1 下层导电层 BL2、GL2 上层导电层
SC 存储节点接触 SP1 第一间隙壁
SP2 第二间隙壁 SS 牺牲间隙壁
AG 空气间隙 R1 存储器单元区
R2 周边区 AR 主动区
STI 元件隔离层 WL 字符线结构
D1 第一方向 D2 第二方向
G 栅极 GI 栅极绝缘层
GLS 栅极线结构 GL 栅极线
CT 接触插塞 OP 开口
CL1 第一盖层 CL2 第二盖层
IN1 第一绝缘层 IN2 第二绝缘层
IN3 第三绝缘层 IN4 第四绝缘层
IN5 第五绝缘层 ES 蚀刻停止层
SD1 第一源极/漏极区 SD2 第二源极/漏极区
MP 掩模图案 SP 条状图案
PT 图案转移层 TP 转移图案
OL 有机层 SH 含硅层
RE1 第一凹陷 RE2 第二凹陷
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。须注意，以下附图仅为示意，其尺寸与元件间的比例关系可与实际不同，且不以此为限。
请参阅图1至图12，所示为本发明一实施例制作半导体元件方法的示意图，其中图2为沿着图1的剖线A-A’、B-B’及C-C’的剖视示意图，图3、图5与图6所示分别为对应图1的剖线A-A’、B-B’及C-C’的不同步骤示意图，图8为沿着图7的剖线D-D’、E-E’及F-F’的剖视示意图，图9与图10所示分别为对应图8的剖线D-D’、E-E’及F-F’的不同步骤示意图，图11为本发明一实施例的半导体元件的上视示意图，且图12为沿着图11的剖线G-G’及H-H’的剖视示意图。如图1与图2所示，首先提供半导体结构ST。于本实施例中，半导体结构ST可包括半导体基底102、位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104。位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104设置于半导体基底102上。各位线结构BL分别沿着第一方向D1延伸，且位线结构BL可沿着第二方向D2排列。举例而言，第一方向D1可与第二方向D2垂直，但不以此为限。位线结构BL可包括单层或多层的导电层，举例来说，位线结构BL可包括双层堆叠的导电层，下层导电层BL1可例如包括多晶硅或掺杂多晶硅，上层导电层BL2可例如包括钨、铝、镍或钴。此外，位线结构BL还可包括第一盖层CL1，设置于上层导电层BL2上，用以保护位线结构BL。第一盖层CL1可包括与牺牲间隙壁SS具有高蚀刻选择比的材料，例如氮化硅，但不限于此。
另外，第一间隙壁SP1设置于牺牲间隙壁SS与位线结构BL之间，且牺牲间隙壁SS设置于第一间隙壁SP1与存储节点接触SC之间以及第一间隙壁SP1与绝缘图案104之间。具体而言，绝缘图案104可呈阵列方式排列，存储节点接触SC也可呈阵列方式排列，使两相邻列的绝缘图案104可分别位于各位线结构BL的两侧，且两相邻列的存储节点接触SC可分别位于各位线结构BL的两侧，并且位于任两相邻之位线结构BL之间的各绝缘图案104与各存储节点接触SC依序沿着第一方向D1交替排列。再者，各位线结构BL的两侧壁可分别形成有第一间隙壁SP1，使第一间隙壁SP1位于各位线结构BL与同一列的存储节点接触SC之间以及各位线结构BL与同一列的绝缘图案104之间。并且，各第一间隙壁SP1上可形成有牺牲间隙壁SS，使得各牺牲间隙壁SS位于各第一间隙壁SP1与同一列的存储节点接触SC之间以及各第一间隙壁SP1与同一列的绝缘图案104之间。在本实施例中，半导体结构ST可选择性另包括第二间隙壁SP2，设置于各牺牲间隙壁SS与对应的存储节点接触SC之间以及各牺牲间隙壁SS与对应的绝缘图案104之间。第一间隙壁SP1的材料与第二间隙壁SP2的材料可分别包括与牺牲间隙壁SS具有高蚀刻选择比的材料，举例来说，第一间隙壁SP1与第二间隙壁SP2可包括氮化硅，且牺牲间隙壁SS可包括氧化硅，但不限于此。在另一实施例中，半导体结构ST也可不包含有第二间隙壁，使得牺牲间隙壁SS与存储节点接触SC以及绝缘图案104相接触。
在本实施例中，半导体基底102可具有存储器单元区R1及周边区R2，其中存储器单元区R1可用以制作储存电荷的存储器单元，周边区R2可用以制作电连接至存储器单元或其他周边电路的晶体管。因此，半导体结构ST于位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104下方可包含有晶体管。举例而言，晶体管可为非平面型的晶体管。换句话说，存储器单元区R1内的半导体基底102可包括多个主动区AR，分别沿着一方向延伸。半导体结构ST可另包括元件隔离层STI以及多条字符线结构WL，其中元件隔离层STI围绕各主动区AR，且每一字符线结构WL沿着第二方向D2埋入半导体基底102中。各主动区AR可被两相邻的字符线结构WL贯穿。各字符线结构WL均可包括栅极G与栅极绝缘层GI，且栅极绝缘层GI设置于栅极G与主动区AR之间。字符线结构WL与位线结构BL之间可设置有第四绝缘层IN4，以将两者电性绝缘。并且，各主动区AR可包括两个第一源极/漏极区SD1以及一第二源极/漏极区SD2，其中各第一源极/漏极区SD1与第二源极/漏极区SD2可分别设置于对应的字符线结构WL的两侧。各第一源极/漏极区SD1可与对应的一存储节点接触SC相接触，且第二源极/漏极区SD2可与位线结构BL相接触。此外，半导体结构ST可选择性另包括第三绝缘层IN3，设置于各牺牲间隙壁SS与元件隔离层STI之间，且第三绝缘层IN3的材料可由与牺牲间隙壁SS具有高蚀刻选择比的材料所构成，例如氮化硅，但不限于此，由此可避免后续移除牺牲间隙壁SS时破坏元件隔离层STI的结构。本发明的晶体管并不限于上述结构。在另一实施例中，各主动区AR可为鳍状结构，突出于半导体基底102的上表面。在另一实施例中，晶体管也可为平面型晶体管。本技术领域技术人员应知非平面型晶体管与平面型晶体管的结构以及相关的变化设计，因此在此不再赘述。
此外，本实施例的半导体结构ST还可包括周边电路的晶体管，位于周边区R2内。举例而言，周边电路的晶体管可包括栅极线结构，设置于周边区R2内的半导体基底102上，且位于周边区R2内的半导体基底102中可具有源极与漏极(图未示)，分别设置于栅极线结构GLS的两侧。栅极线结构GLS可包括栅极线GL与第二盖层CL2，其中第二盖层CL2设置于栅极线GL上。栅极线GL可包括双层堆叠的导电层。举例来说，下层导电层GL1可与下层导电层BL1同时形成，上层导电层GL2可与上层导电层BL2同时形成，且第二盖层CL2可于第一盖层CL1同时形成，再一同蚀刻形成各栅极线GL与各位线结构BL，但本发明不以此为限。另外，半导体结构ST还可包括蚀刻停止层ES、第一绝缘层IN1以及两接触插塞CT。蚀刻停止层ES设置于周边区R2内的半导体基底102上，用以保护下方的晶体管。第一绝缘层IN1覆盖于蚀刻停止层ES上。接触插塞CT设置于周边区R2内的半导体基底102上，并分别位于栅极线GL的两侧，且接触插塞CT贯穿蚀刻停止层ES与第一绝缘层IN1，以分别与半导体基底102的源极以及漏极相接触。第一绝缘层IN1可包括与牺牲间隙壁SS相同的材料，例如氧化硅，但不限于此。
如图3所示，在半导体结构ST上覆盖导电层106。具体而言，导电层106覆盖于存储器单元区R1内的位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104上覆盖导电层106，并且也覆盖于周边区R2内的第一绝缘层IN1与接触插塞CT上。导电层106可例如包括钨，但不限于此。
如图4所示，在覆盖导电层106之后，图案化导电层106，以形成导电图案108，并暴露出绝缘图案104以及一部分的牺牲间隙壁SS。于本实施例中，导电图案108可包括多条条状导电区块108a，分别沿着第二方向D2延伸并横跨位线结构BL，且位于同一行的存储节点接触SC上，因此部分位线结构BL、部分第一间隙壁SP1、部分牺牲间隙壁SS与绝缘图案104会被暴露出，但本发明不限于此。值得说明的是，此步骤并不会图案化位于周边区R1内的第一绝缘层IN1上的导电层106，因此导电图案108还可包括导电区块108b覆盖周边区R1内的第一绝缘层IN1与接触插塞CT，使得第一绝缘层IN1并未被暴露出。在另一实施例中，各条状导电区块108a也可以沿着第一方向D1延伸，位于各位线结构BL之间，且各条状导电区块108a可位于同一列的存储节点接触SC上，如此各位线结构BL、第一间隙壁SP1与牺牲间隙壁SS可全部被暴露出。
如图5所示，在形成导电图案108的步骤之后，进行第一蚀刻制作工艺，移除未被各条状导电区块108a覆盖的牺牲间隙壁SS，以于存储节点接触SC与第一间隙壁SP1之间形成空气间隙AG。具体而言，由于牺牲间隙壁SS沿着位线结构BL的侧壁延伸，因此在第一蚀刻制作工艺中，除了被暴露出的牺牲间隙壁SS被移除之外，位于条状导电区块108a下的牺牲间隙壁SS也会被移除。值得说明的是，由于周边区R1内的导电层106并未被移除，因此导电区块108b可在第一蚀刻制作工艺中保护第一绝缘层IN1，使第一绝缘层IN1不会被移除。
如图10所示，在移除牺牲间隙壁SS的步骤之后，图案化导电图案108，以于各存储节点接触SC上分别形成对应的存储节点接垫110。在本实施例中，形成存储节点接垫110的步骤具体描述如下。
如图6所示，在形成空气间隙AG之后，可于导电图案108以及位线结构BL上先覆盖图案转移层PT。具体来说，图案转移层PT覆盖于存储器单元区R1内的条状导电区块108a、位线结构BL、第一间隙壁SP1、第二间隙壁SP2、绝缘图案104与空气间隙AG上，并覆盖于周边区R2内的导电区块108b上。图案转移层PT可例如包括氮化硅，但不限于此。值得说明的是，由于空气间隙AG的宽度足够小，例如2纳米，因此图案转移层PT可覆盖空气间隙AG，且不会填入空气间隙AG中。
接着，如图7与图8所示，在图案转移层PT上形成掩模图案MP。在本实施例中，掩模图案MP可包括多条条状图案SP，分别沿着第一方向D1延伸，并对应存储节点接触SC与绝缘图案104，也就是各条状图案SP设置于存储器单元区R1内，且分别设置于沿着同一第一方向D1排列的存储节点接触SC以及绝缘图案104上，即位于同一列的存储节点接触SC上，而且该些沿着第一方向D1延伸的条状图案SP与该些沿着第二方向D2的条状导电区块108a交错的部分即定义出各存储节点接垫110的位置。此外，掩模图案MP还可包括两区块112，设置于周边区R1内的导电区块108b上，也就是各区块112分别位于对应的接触插塞CT的正上方。举例而言，掩模图案MP可通过形成三层结构所形成。也就是在图案转移层PT上依序形成有机层OL、含硅层SH以及光致抗蚀剂层，然后图案化光致抗蚀剂层，以形成光致抗蚀剂图案。接着，再将光致抗蚀剂图案转移至含硅层SH与有机层OL，进而形成掩模图案MP。在另一实施例中，当各条状导电区块108a沿着第一方向D1延伸时，各条状图案SP可沿着第二方向D2延伸，且横跨各位线结构BL，并位于同一行存储节点接触SC上，换句话说，该些沿着第二方向D2延伸的条状图案SP与该些沿着第一方向D1的条状导电区块108a交错的部分即定义出各存储节点接垫110的位置。
随后，如图9所示，将掩模图案MP转移至图案转移层PT，以形成转移图案TP，并暴露出位线结构BL上以及栅极线GL上的导电图案108。然后，可移除掩模图案MP。但不限于此。在另一实施例中，掩模图案MP也可以在后续第二蚀刻制作工艺中移除。
接下来，如图10所示，进行第二蚀刻制作工艺，图案化导电图案108。在本实施例中，可使用对转移图案TP与导电图案108蚀刻选择比为1的蚀刻液，以同时蚀刻转移图案TP以及导电图案108，如此可移除位于位线结构BL上的各条状导电区块108a，并留下位于各存储节点接触SC上的部分条状导电图案108a，进而于存储器单元区R1内形成多个存储节点接垫110。须注意，在存储器单元区R1内，当位线结构BL上的条状导电图案108a被移除时，位线结构BL的第一盖层CL1、第一间隙壁SP1、空气间隙AG与第二间隙壁SP2会被暴露出。在本实施例中，部分第一盖层CL1、部分第一间隙壁SP1与部分第二间隙壁SP2也会被移除，以于各位线结构BL上形成第一凹陷RE1。值得说明的是，由于第一盖层CL1具有一定的厚度，因此第二蚀刻制作工艺并不会暴露出上层导电层BL2。并且，由于空气间隙AG的宽度足够小，第二蚀刻制作工艺并不会进一步扩大或加深空气间隙AG。除此之外，第二蚀刻制作工艺还可蚀刻周边区R2内的栅极线GL上的导电区块108b，以于各接触插塞CT上分别形成接垫114，并于接垫114之间形成开口OP，且开口OP暴露出第一绝缘层IN1。在本实施例中，第二蚀刻制作工艺还可选择性地蚀刻部分第一绝缘层IN1，以于第一绝缘层IN1上形成第二凹陷RE2，但第二凹陷RE2并未贯穿第一绝缘层IN1，使得蚀刻停止层ES并未被暴露出，以避免栅极线GL受到损伤。在另一实施例中，第二蚀刻制作工艺也可不蚀刻出第一凹陷RE1与第二凹陷RE2。
如图11与图12所示，在图案化导电图案108之后，在开口OP中形成第二绝缘层IN2，以形成本实施例的半导体元件100，其中第二绝缘层IN2不与蚀刻停止层ES相接触，其间仍有部分的第一绝缘层IN1。在本实施例中，第二绝缘层IN2填满第二凹陷RE2与开口OP，但不限于此。并且，第二绝缘层IN2不与各接触插塞CT接触。此外，形成第二绝缘层IN2的步骤也会于第一凹陷RE1中形成第五绝缘层IN5，且第五绝缘层IN5填满第一凹陷RE1，并覆盖空气间隙AG。
综上所述，本发明通过于存储接点接触与位线结构之间形成空气间隙，进而可降低位线结构与存储节点接触之间的阻容延迟效应。此外，本发明利用形成存储节点接垫的导电层覆盖周边电路上的第一绝缘层，并形成存储节点接垫步骤中的其中一图案化制作工艺来暴露出牺牲间隙壁，由此可在不破坏周边电路的情况下进一步形成空气间隙。并且，本发明还可通过形成存储节点接垫步骤中的其中另一图案化制作工艺来形成存储器单元区内的存储节点接垫以及周边区内的接垫，如此一来本发明可在不增加制作工艺步骤的情况下形成具有空气间隙与周边电路的半导体元件。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种半导体元件，包括：
半导体基底，具有一存储器单元区以及一周边区；
栅极线，设置于该周边区内的该半导体基底上；
蚀刻停止层，覆盖于该栅极线与该周边区内的该半导体基底上；
第一绝缘层，覆盖于该蚀刻停止层上；
两接触插塞，设置于该周边区内的该半导体基底上，并分别位于该栅极线的两侧，且该两个接触插塞贯穿该蚀刻停止层与该绝缘层，以与该半导体基底接触；
两接垫，分别设置于各该接触插塞上；以及
第二绝缘层，设置于该两个接垫之间，且该第二绝缘层不与该蚀刻停止层相接触。
2.如权利要求1所述的半导体元件，其中该第二绝缘层不与该两个接触插塞相接触。
3.如权利要求1所述的半导体元件，其中该半导体基底具有多个主动区，位于该存储器单元区内，且该半导体元件另包括：
位线结构，设置于该存储器单元区内的该半导体基底上；
第一间隙壁，设置于该位线结构的一侧壁上；以及
存储节点接触，设置于该位线结构之一侧，其中该第一间隙壁设置于该存储节点接触与该位线结构之间，且该存储节点接触与该第一间隙壁之间具有一空气间隙。
4.如权利要求3所述的半导体元件，还包括第二间隙壁，设置于该空气间隙与该存储节点接触之间。
5.一种半导体元件的制作方法，包括：
提供一半导体结构，其中该半导体结构包括一半导体基底、一位线结构、一第一间隙壁、一牺牲间隙壁、一存储节点接触以及一绝缘图案，该位线结构、该第一间隙壁、该牺牲间隙壁、该存储节点接触以及该绝缘图案设置于该半导体基底上，该位线结构沿着一第一方向延伸，该第一间隙壁设置于该牺牲间隙壁与该位线结构之间，且该牺牲间隙壁设置于该第一间隙壁与该存储节点接触之间以及该第一间隙壁与该绝缘图案之间；
在该半导体结构上覆盖一导电层；
图案化该导电层，以形成一导电图案，并暴露出该绝缘图案以及一部分的该牺牲间隙壁；
移除该牺牲间隙壁，以于该存储节点接触与该第一间隙壁之间形成一空气间隙；以及
图案化该导电图案，以于该存储节点接触上形成一存储节点接垫。
6.如权利要求5所述的半导体元件的制作方法，其中该半导体结构还包括一字符线结构，沿着一第二方向埋入该半导体基底中，且该导电图案沿着该第二方向延伸并横跨该位线结构。
7.如权利要求5所述的半导体元件的制作方法，还包括于形成该空气间隙之后于该导电图案以及该位线结构上覆盖一图案转移层。
8.如权利要求7所述的半导体元件的制作方法，还包括：
在形成该图案转移层之后，在该图案转移层上形成一掩模图案，其中该掩模图案包括一条状图案，沿着该第一方向延伸，并对应该存储节点接触以及该绝缘图案；以及
将该掩模图案转移至该图案转移层，以形成一转移图案，并暴露出该位线结构上的该导电图案。
9.如权利要求8所述的半导体元件的制作方法，其中图案化该导电图案包括进行一蚀刻制作工艺，同时蚀刻该转移图案以及该导电图案，以移除位于该位线结构上的该导电图案，并留下位于该存储节点接触上的该导电图案。
10.如权利要求5所述的半导体元件的制作方法，其中该半导体基底具有一存储器单元区以及一周边区，且该半导体结构还包括：
栅极线，设置于该周边区内的该半导体基底上；
蚀刻停止层，覆盖于该栅极线与该周边区内的该半导体基底上；
第一绝缘层，覆盖于该蚀刻停止层上；以及
两接触插塞，设置于该周边区内的该半导体基底上，并位于该栅极线的两侧，且该两个接触插塞贯穿该蚀刻停止层与该第一绝缘层，以与该半导体基底接触，其中覆盖该导电层包括于该第一绝缘层与该两个接触插塞上覆盖该导电层。
11.如权利要求10所述的半导体元件的制作方法，其中图案化该导电层还包括于各该接触插塞上分别形成一接垫。
12.如权利要求11所述的半导体元件的制作方法，其中图案化该导电层还包括于该两个接垫之间形成一开口，该开口暴露出该第一绝缘层。
13.如权利要求12所述的半导体元件的制作方法，还包括于图案化该导电图案之后，在该开口中形成一第二绝缘层，其中该第二绝缘层不与该蚀刻停止层相接触。
14.如权利要求5所述的半导体元件的制作方法，其中该半导体结构还包括第二间隙壁，设置于该牺牲间隙壁与该存储节点接触之间以及该牺牲间隙壁与该绝缘图案之间。
15.如权利要求5所述的半导体元件的制作方法，其中该第一间隙壁包括氮化硅，该牺牲间隙壁包括氧化硅，且该导电层包括钨。
CN201710193278.9A 2017-03-28 2017-03-28 半导体元件及其制作方法 Active CN108666311B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710193278.9A CN108666311B (zh) 2017-03-28 2017-03-28 半导体元件及其制作方法
US15/925,778 US10347644B2 (en) 2017-03-28 2018-03-20 Manufacturing method of semiconductor device
US16/273,057 US10784265B2 (en) 2017-03-28 2019-02-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710193278.9A CN108666311B (zh) 2017-03-28 2017-03-28 半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN108666311A true CN108666311A (zh) 2018-10-16
CN108666311B CN108666311B (zh) 2021-05-18

Family

ID=63669769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710193278.9A Active CN108666311B (zh) 2017-03-28 2017-03-28 半导体元件及其制作方法

Country Status (2)

Country Link
US (2) US10347644B2 (zh)
CN (1) CN108666311B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710678A (zh) * 2020-06-19 2020-09-25 福建省晋华集成电路有限公司 半导体存储器件
CN113078157A (zh) * 2020-01-06 2021-07-06 华邦电子股份有限公司 存储器结构及其形成方法
CN113823629A (zh) * 2020-06-18 2021-12-21 华邦电子股份有限公司 具有防护柱的半导体存储装置及其制造方法
CN114497041A (zh) * 2020-10-26 2022-05-13 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
US11785765B2 (en) 2020-06-12 2023-10-10 Winbond Electronics Corp. Semiconductor memory device with guard pillar and manufacturing method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR20200027816A (ko) * 2018-09-05 2020-03-13 삼성전자주식회사 소자분리층을 갖는 반도체 소자 및 그 제조 방법
KR20220080293A (ko) 2020-12-07 2022-06-14 삼성전자주식회사 절연 패턴들을 갖는 반도체 소자 및 그 형성 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536650A (zh) * 2003-02-06 2004-10-13 ���ǵ�����ʽ���� 制造半导体集成电路的方法及由此制造的半导体集成电路
CN102543687A (zh) * 2011-11-30 2012-07-04 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN104347592A (zh) * 2013-07-31 2015-02-11 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN103579121B (zh) * 2012-07-18 2016-08-24 钜晶电子股份有限公司 半导体结构的制造方法
CN106469725A (zh) * 2015-08-18 2017-03-01 华邦电子股份有限公司 存储元件及其制造方法
CN106504985A (zh) * 2015-09-04 2017-03-15 爱思开海力士有限公司 半导体结构及其制造方法
CN108389861A (zh) * 2017-02-03 2018-08-10 联华电子股份有限公司 半导体元件及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536650A (zh) * 2003-02-06 2004-10-13 ���ǵ�����ʽ���� 制造半导体集成电路的方法及由此制造的半导体集成电路
CN102543687A (zh) * 2011-11-30 2012-07-04 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN103579121B (zh) * 2012-07-18 2016-08-24 钜晶电子股份有限公司 半导体结构的制造方法
CN104347592A (zh) * 2013-07-31 2015-02-11 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN106469725A (zh) * 2015-08-18 2017-03-01 华邦电子股份有限公司 存储元件及其制造方法
CN106504985A (zh) * 2015-09-04 2017-03-15 爱思开海力士有限公司 半导体结构及其制造方法
CN108389861A (zh) * 2017-02-03 2018-08-10 联华电子股份有限公司 半导体元件及其形成方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078157A (zh) * 2020-01-06 2021-07-06 华邦电子股份有限公司 存储器结构及其形成方法
CN113078157B (zh) * 2020-01-06 2023-06-02 华邦电子股份有限公司 存储器结构及其形成方法
US11785765B2 (en) 2020-06-12 2023-10-10 Winbond Electronics Corp. Semiconductor memory device with guard pillar and manufacturing method thereof
CN113823629A (zh) * 2020-06-18 2021-12-21 华邦电子股份有限公司 具有防护柱的半导体存储装置及其制造方法
CN113823629B (zh) * 2020-06-18 2024-03-12 华邦电子股份有限公司 具有防护柱的半导体存储装置及其制造方法
CN111710678A (zh) * 2020-06-19 2020-09-25 福建省晋华集成电路有限公司 半导体存储器件
CN111710678B (zh) * 2020-06-19 2022-03-04 福建省晋华集成电路有限公司 半导体存储器件
CN114497041A (zh) * 2020-10-26 2022-05-13 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Also Published As

Publication number Publication date
US10784265B2 (en) 2020-09-22
US20180286871A1 (en) 2018-10-04
US10347644B2 (en) 2019-07-09
US20190189621A1 (en) 2019-06-20
CN108666311B (zh) 2021-05-18

Similar Documents

Publication Publication Date Title
CN108666311A (zh) 半导体元件及其制作方法
US9105514B2 (en) Three-dimensional non-volatile memory device, memory system including the same, and method of manufacturing the same
JP5522622B2 (ja) 半導体記憶装置及びその製造方法
KR20110092514A (ko) 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법
TW201405640A (zh) 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
US8022409B2 (en) Semiconductor device with omega gate and method for fabricating a semiconductor device
JP2010141107A (ja) 半導体装置及びその製造方法
KR950034789A (ko) 반도체 집적회로장치 및 그 제조방법
JP2009253288A (ja) 半導体メモリ素子及びその製造方法
US9343467B2 (en) Semiconductor device
CN111816673A (zh) 磁性随机存储器及其形成方法
TW201707194A (zh) 三維記憶體
CN108281424A (zh) 半导体元件以及其制作方法
KR20070103200A (ko) 낸드 플래시 메모리 소자 및 그 제조방법
CN101174635B (zh) 快闪存储器及其制造方法
CN111816671A (zh) 磁性随机存储器及其形成方法
CN111816757A (zh) 磁性随机存储器及其形成方法
CN111816672A (zh) 磁性随机存储器及其形成方法
CN111816674A (zh) 磁性随机存储器及其形成方法
CN111816758A (zh) 磁性随机存储器及其形成方法
JP2008218638A (ja) 半導体装置およびその製造方法
JPH1126436A (ja) 半導体装置の製造方法
CN111816759A (zh) 磁性随机存储器及其形成方法
KR100364802B1 (ko) 더미 셀 배치 방법
CN115020323A (zh) 图案形成方法、数据线接触部形成方法及器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant