CN101174635B - 快闪存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种快闪存储器及其制造方法。该方法包括提供半导体基板，其包括彼此平行地交替布置的第一有源区域和隔离区域、及使第一有源区域彼此连接的第二有源区域。在半导体基板上形成穿隧绝缘层、电荷储存层及隔离掩模。蚀刻隔离掩模、电荷储存层、穿隧绝缘层及半导体基板以在隔离区域上形成沟槽。在沟槽上形成隔离结构。在包括隔离结构的结构上依序形成介电层、导电层及硬掩模。图案化硬掩模、导电层、介电层及电荷储存层以形成交叉第一有源区域的漏极选择线、字元线及源极选择线。由离子注入工艺在第一有源区域上形成结区域。在相邻源极选择线间的第一及第二有源区域上形成公共源极。

Description

快闪存储器及其制造方法
技术领域
本发明涉及一种快闪存储器及其制造方法；更特别地，涉及一种与NAND快闪存储器的单元阵列相关的快闪存储器及其制造方法。
背景技术
NAND快闪存储器的存储单元阵列包括串结构(string structure)。该串结构包括：漏极选择晶体管，其中漏极连接至位元线(bit line)；源极选择晶体管，其中源极连接至公共源极线；以及多个存储单元，串联连接于该漏极选择晶体管与该源极选择晶体管之间。多个串结构电隔离且并联耦接。通过并联连接漏极选择晶体管的栅极形成漏极选择线，通过并联连接源极选择晶体管的栅极形成源极选择线，通过并联连接存储单元的栅极形成字元线(word line)。串结构还沿垂直方向彼此连接。换句话说，一串结构中的漏极选择晶体管的漏极连接至另一串结构的漏极选择晶体管的漏极，一串结构的源极选择晶体管的源极连接至另一串结构的源极选择晶体管的源极。
图1是布局图，示出传统NAND快闪存储器的单元区域中的有源区域和隔离区域。如上所述，串结构沿垂直方向彼此连接且沿水平方向通过隔离结构以并行方式彼此隔离。因此，有源区域101和隔离区域102纵向地以并行方式布置在NAND快闪存储器的单元区域中。
图2是示出在有源区域的半导体基板上产生位错(dislocation)104处的照片。
参考图1及图2，隔离区域102沿一方向纵向延伸，在隔离区域102中形成隔离结构103。因为隔离区域102沿一方向纵向延伸，所以隔离结构103亦沿相同方向延伸。通常，在形成隔离结构103的工艺中，以绝缘材料填充沟槽(trench)。因此，该工艺使得应力施加至半导体基板的有源区域101。当隔离结构103沿一方向延伸时，相同应力以大面积施加至有源区域101，在有源区域101的区域产生位错104。在有源区域101中的位错104造成电流泄漏及其它不期望的特性。因此，位错不利地影响快闪存储器的操作特性(例如编程操作、抹除操作及读取操作)。
发明内容
本发明的实施例驱散通过隔离结构施加至有源区域的应力，藉以改善快闪存储器的操作特性。
依据本发明一实施例的快闪存储器包括半导体基板，该半导体基板包括以彼此平行方式交替布置的第一有源区域及隔离区域、以及使该第一有源区域彼此连接的第二有源区域。在该隔离区域上形成隔离结构。形成漏极选择线、字元线及源极选择线，使得该漏极选择线、字元线及源极选择线与该第一有源区域相交。在漏极选择线与相邻字元线之间、在相邻的字元线之间、以及在源极选择线与相邻字元线之间的第一有源区域上形成结区域。在相邻的漏极选择线之间的第一有源区域上形成漏极。在相邻源极选择线之间的第一有源区域及第二有源区域上形成公共源极。
在本发明的实施例中，每个第二有源区域具有与每个第一有源区域的宽度基本相同或者小于每个第一有源区域的宽度的3倍的宽度是合意的。所述源极选择线之间的距离与每个第二有源区域的宽度基本相同或者小于每个第二有源区域的宽度的10倍也是合意的。
依据本发明另一实施例的快闪存储器包括在有源区域之间的半导体基板上形成的第一沟槽，该第一沟槽沿一方向定义。第二沟槽形成在有源区域上且将第一沟槽彼此连接。在第一沟槽中形成隔离结构。形成漏极选择线、字元线及源极选择线，以便使该漏极选择线、字元线及源极选择线与该有源区域相交。在漏极选择线与相邻字元线之间、在相邻字元线之间、以及在源极选择线与相邻字元线之间的有源区域上形成结区域。在相邻漏极选择线之间的有源区域上形成漏极。在相邻源极选择线之间的第一沟槽及第二沟槽的侧壁及底表面上形成公共源极。
在上面的实施例中，优选每个第一沟槽具有小于相邻源极选择线之间的距离的宽度。优选每个第二沟槽具有大致上相同于该有源区域的宽度或者小于该有源区域的宽度的3倍的宽度。该源极选择线之间的距离大致上相同于每个第二沟槽的宽度或者小于每个第二沟槽的宽度的10倍也是合意的。
一种依据本发明一实施例制造快闪存储器的方法包括提供半导体基板，该半导体基板包括以彼此平行方式交替布置的第一有源区域及隔离区域、以及使该第一有源区域彼此连接的第二有源区域。在该半导体基板上形成穿隧绝缘层、电荷储存层及隔离掩模。蚀刻该隔离掩模、该电荷储存层、该穿隧绝缘层及该半导体基板以在每个隔离区域上形成沟槽。在每个隔离区域的沟槽上形成隔离结构。在包括该隔离结构的结构上依序形成介电层、用于控制栅极的导电层及硬掩模。图案化该硬掩模、该用于控制栅极的导电层、该介电层及该电荷储存层以形成与每个第一有源区域相交的漏极选择线、字元线及源极选择线。经由离子注入工艺在该第一有源区域上形成结区域。在相邻源极选择线之间的第一有源区域及第二有源区域上形成公共源极。
在上面的方法中，每个第二有源区域具有与每个第一有源区域的宽度基本相同或者小于每个第一有源区域的宽度的3倍的宽度是合意的。该源极选择线之间的距离与该第二有源区域的宽度基本相同或者小于该第二有源区域的宽度的10倍也是合意的。
一种依据本发明另一实施例制造快闪存储器的方法包括在半导体基板上形成穿隧绝缘层、电荷储存层及隔离掩模。蚀刻该隔离掩模、该电荷储存层、该穿隧绝缘层及该半导体基板以在隔离区域上形成第一沟槽，且在有源区域的一部分上形成第二沟槽以便使该第一沟槽彼此连接。在每个第一沟槽及每个第二沟槽中形成隔离结构。在包括该隔离结构的结构上依序形成介电层、用于控制栅极的导电层、及硬掩模。图案化该硬掩模、该用于控制栅极的导电层、该介电层及该电荷储存层以形成与该有源区域相交的漏极选择线、字元线、及源极选择线。在包括该字元线的结构上形成层间绝缘层。在该层间绝缘层上形成接触孔以暴露在相邻源极选择线之间的一区域。从该第二沟槽的上侧移除经由该接触孔所暴露的隔离结构。在相邻源极选择线之间的第一沟槽及第二沟槽的侧壁及底表面上形成公共源极。
在上面的方法中，优选该第二沟槽具有与该有源区域的宽度基本相同或者小于该有源区域的宽度的3倍的宽度。也优选相邻源极选择线之间的距离与该第二沟槽的宽度基本相同或者小于该第二沟槽的宽度的10倍。该方法可以进一步包括在形成该层间绝缘层之前，实施离子注入工艺以在相邻漏极选择线之间、在相邻字元线之间、及在相邻源极选择线之间的半导体基板上形成结区域。另外，该方法可以进一步包括在形成该层间绝缘层之前，在该漏极选择线、该字元线、及该源极选择线的侧壁上形成间隔物。
附图说明
本发明的上述和其他目的、特征和优点将从下面结合附图对优选实施例的描述变得显然，附图中：
图1是布局图，示出传统NAND快闪存储器的单元区域中的有源区域及隔离区域；
图2是示出半导体基板的有源区域中产生位错处的照片；
图3是依据本发明一实施例的快闪存储器的布局图；
图4A至4C是沿图3的线A-A′及线B-B′取得的剖面图；
图5是依据本发明另一实施例的快闪存储器的布局图；以及
图6A至6F是沿图5的线A-A′及线B-B′的剖面图。
具体实施方式
将参考附图详细描述本发明的实施例。然而，本发明并非局限于下面所述的实施例，而可以以各种配置来实现。实施例公开本发明的示例。本领域技术人员参考所附权利要求书将意识到本发明的完整范围。
在下面的描述中，“在半导体基板上有一层或另一层”的表述意味着一层或另一层可以直接接触该半导体基板或者第三层可以设置在该两层之间。另外，为了提供对说明书的较佳理解，在图中夸大地示出每层的厚度和尺寸。此外，在附图中相同的附图标记表示相同的元件。
图3是依据本发明一实施例的快闪存储器的布局图。NAND快闪存储器的单元阵列包括隔离区域304和有源区域300a。在每个隔离区域上形成沟槽或隔离结构305。隔离区域304和有源区域300a交替布置成彼此平行。通常，隔离区域和有源区域布置得平行于位元线的方向。形成漏极选择线DSL和源极选择线SSL，使得漏极选择线和源极选择线与有源区域300a相交。在漏极选择线DSL与源极选择线SSL之间形成多条字元线WL0-WLn。在相邻的选择线(DSL、SSL)之间、字元线与相邻选择线之间、以及相邻的字元线之间的每个有源区域300a上形成结区域。在相邻的漏极选择线DSL之间形成的结区域变成漏极，在漏极上形成漏极接触插塞DCT。在相邻的源极选择线SSL之间形成的结区域变成公共源极CS，在公共源极CS上形成源极接触线SCT。
隔离结构不形成在相邻源极选择线SSL之间。在相邻源极选择线SSL之间结区域彼此连接。换句话说，有源区域300a不被源极选择线SSL中断。更确切地说，有源区域300a彼此连接且纵向延伸。杂质注入到相邻源极选择线SSL之间的有源区域300a中，从而彼此平行地形成源极选择线SSL和公共源极CS。在相邻源极选择线SSL之间纵向延伸的有源区域300a的宽度基本等于或大于与选择线DSL或SSL或者字元线(例如WL0)交叉的有源区域的宽度且小于与选择线DSL或SSL或者字元线(例如WL0)交叉的有源区域的宽度的三倍。相邻源极选择线SSL之间的距离可以基本等于或大于在相邻源极选择线SSL之间纵向延伸的有源区域300a的宽度且小于在相邻源极选择线SSL之间纵向延伸的有源区域300a的宽度的10倍。
于是，在形成公共源极CS的每个区域处中断隔离区域304。因此，通过分开隔离区域304驱散在有源区域300a上施加的应力，由此防止在有源区域300a中产生位错。
图4A至4C是沿图3的线A-A′和线B-B′的剖面图。
参考图3和图4A，在半导体基板300上依序形成穿隧绝缘层301、电荷储存层302和隔离掩模303。隔离掩模303形成得具有暴露隔离区域304的图案。隔离掩模303可具有包括缓冲氧化物层、氮化物层和防反射层的堆迭结构。随后，使用蚀刻工艺蚀刻隔离区域304的电荷储存层302、穿隧绝缘层301和半导体基板300，其中隔离掩模303设置为蚀刻掩模。在隔离区域304中形成沟槽，未形成沟槽的区域视为有源区域300a。沟槽304和有源区域300a交替布置得彼此平行。在稍后形成公共源极CS的区域中有源区域300a彼此连接。换句话说，在稍后形成公共源极CS的区域中没有形成沟槽。作为上述结构的结果，在相邻的源极选择线SSL之间所有的有源区域300a彼此连接，通过连接的有源区域300a不连续地形成沟槽304。
参考图3和图4B，依序形成介电层306、用于控制栅极(control gate)的导电层307和硬掩模308。然后，利用硬掩模308通过蚀刻工艺蚀刻用于控制栅极的导电层307、介电层306和电荷储存层302。由此形成漏极选择线DSL、源极选择线SSL和字元线WL0-WLn。在相邻的源极选择线SSL之间不暴露沟槽；仅暴露有源区域300a。
应使包括在漏极选择线DSL和源极选择线SSL中的电荷储存层302及用于控制栅极的导电层307彼此连接。因此，在形成用于控制栅极的导电层307之前，可以蚀刻其上形成选择线DSL和SSL的区域上的介电层。这样，在选择线DSL和SSL上仅保留介电层306的一部分，或者移除介电层306。
参考图3和图4C，通过实施离子注入工艺形成结区域309。在相邻的选择线DSL、SSL之间和相邻的字元线WL0-WLn之间形成结区域309。在相邻的漏极选择线DSL之间设置的结区域变成漏极。漏极通过隔离结构彼此隔离。在相邻的源极选择线SSL之间设置的结区域变成公共源极CS。因为结区域309在相邻的源极选择线SSL之间连续地连接，所以公共源极CS亦被连续地形成且平行于源极选择线SSL。
实施传统工艺以在公共源极CS上形成源极接触线SCT且在相邻的漏极选择线DSL之间的漏极上形成漏极接触插塞DCT。
在上面的结构中，因为有源区域300a在相邻源极选择线SSL之间彼此连接，所以当在相邻源极选择线SSL之间的区域上形成隔离结构时，可驱散施加在有源区域上的应力。
图5是依据本发明另一实施例的快闪存储器的布局图。NAND快闪存储器的单元阵列包括隔离区域604和有源区域600a。沟槽或隔离结构605形成在每个隔离区域上。隔离区域604和有源区域600a交替布置得彼此平行。隔离区域604和有源区域600a平行于位元线的方向。形成漏极选择线DSL和源极选择线SSL，使得漏极选择线和源极选择线与有源区域600a相交。在漏极选择线DSL与源极选择线SSL之间形成多条字元线WL0-WLn。在相邻的选择线DSL、SSL之间、在字元线与相邻选择线之间、以及在相邻的字元线之间的每个有源区域300a上形成结区域。在相邻的漏极选择线DSL之间形成的结区域变成漏极，在漏极上形成漏极接触插塞DCT。在相邻的源极选择线SSL之间形成的结区域变成公共源极CS，在公共源极CS上形成源极接触线SCT。
图3示出在其上形成公共源极的区域中结区域彼此连接。然而，图5示出在其上形成公共源极CS的区域(下文称为“公共源极区域”)上沟槽彼此连接，在沟槽中形成隔离结构605。换句话说，纵向平行于源极选择线SSL且在相邻源极选择线SSL之间连续形成隔离结构605。移除在相邻源极选择线SSL之间的公共源极区域上形成的隔离结构，当隔离结构被移除时，暴露沟槽的侧壁和底表面。通过离子注入工艺在沟槽的暴露侧壁及底表面上形成公共源极CS。接着，如图3所示，公共源极CS形成得平行于源极选择线SSL且在相邻源极选择线SSL之间。在相邻源极选择线SSL之间且与其平行地形成的沟槽的宽度基本等于或大于与选择线(DSL或SSL)或字元线交叉的有源区域的宽度。在另一情况中，在相邻源极选择线SSL之间且与其平行地形成的沟槽的宽度小于与选择线(DSL或SSL)或字元线交叉的有源区域的宽度的3倍。相邻源极选择线SSL之间的距离等于或大于在相邻源极选择线SSL之间形成的沟槽的宽度是合意的。相邻源极选择线SSL之间的距离小于在相邻源极选择线SSL之间形成的沟槽的宽度的10倍也是合意的。
如上所述，移除相邻的源极选择线SSL之间形成的隔离结构605。于是，当沉积绝缘材料以形成隔离结构605时，施加在有源区域600a上的应力被驱散。因此，可防止在有源区域600a中产生位错。
图6A至图6F是沿图5的线A-A′及线B-B′的剖面图。
参考图5及图6A，在半导体基板600上依序形成穿隧绝缘层601、电荷储存层602和隔离掩模603。隔离掩模603形成为暴露隔离区域的图案。隔离掩模603可具有包括缓冲氧化物层、氮化物层个防反射层的堆迭结构。使用隔离掩模603做为蚀刻掩模，通过蚀刻工艺蚀刻隔离区域的电荷储存层602、穿隧绝缘层601和半导体基板600。在隔离区域604中形成沟槽。其上未形成沟槽的区域视为有源区域600a。沟槽604及有源区域600a交替布置得彼此平行。沟槽604在公共源极区域中彼此连接。换句话说，在相邻的源极选择线SSL之间纵向连续形成沟槽。通过沟槽604不连续形成有源区域600a，其中如上所述，沟槽604纵向地形成于相邻的源极选择线SSL之间。虽然图中未示出，但是优选地沟槽604的宽度小于源极选择线SSL的宽度(亦即公共源极区域的宽度)。图6A示出沟槽604具有窄的宽度。
参考图5及图6B，依序形成介电层606、用于控制栅极的导电层607和硬掩模608。然后利用硬掩模608，通过蚀刻工艺蚀刻用于控制栅极的导电层607、介电层606和电荷储存层602。由此形成漏极选择线DSL、源极选择线SSL及字元线WL0-WLn。在相邻的源极选择线SSL之间暴露隔离结构605。如果沟槽604比相邻源极选择线SSL之间的距离窄(如图6A所示)，则在源极选择线SSL之间暴露半导体基板600的一部分。
包括在漏极选择线DSL及源极选择线SSL中的电荷储存层602及用于控制栅极的导电层607应彼此连接。于是，在形成用于控制栅极的导电层607之前，可以蚀刻介电层的要形成选择线DSL及SSL的区域。因此，在选择线DSL及SSL上只保留介电层606的一部分，或者移除介电层606。
参考图5及图6C，通过实施离子注入工艺形成结区域609。在相邻的选择线DSL、SSL之间和在相邻的字元线WL0-WLn之间形成结区域609。在相邻漏极选择线DSL之间设置的结区域变成漏极，通过隔离结构使漏极彼此隔离。还在源极选择线SSL与隔离结构605之间的半导体基板600上形成结区域609，且在源极选择线SSL与隔离结构605之间形成的结区域609变成公共源极CS的一部分。
在选择线DSL、SSL及字元线WL0-WLn的侧壁上形成间隔物610。当在选择线DSL、SSL之间的侧壁上形成间隔物时，以间隔物610填充字元线WL0-WLn之间的空间。间隔物610可以与隔离结构605交迭；然而，优选形成间隔物而不使间隔物与隔离结构605交迭。
参考图5及图6D，在一结构上形成层间绝缘层611。通过蚀刻层间绝缘层611的一部分来形成接触孔612，以暴露相邻源极选择线SSL之间的区域。因而，暴露隔离结构605。因为当蚀刻层间绝缘层611以形成接触孔612时产生对准误差且可能因该对准误差而暴露源极选择线SSL的侧壁，所以优选使用具有与构成层间绝缘层611的物质的蚀刻选择比不同的蚀刻选择比的物质形成将要形成在源极选择线SSL的侧壁上的间隔物610。
参考图5及图6E，移除通过接触孔612暴露的隔离结构605，藉以形成沟槽613。移除源极选择线SSL之间的隔离结构605，暴露沟槽613的侧壁及底表面。通过离子注入工艺将像硼(B)或砷(As)的五价杂质注入到沟槽613的侧壁及底表面中以形成公共源极CS。虽然垂直地注入杂质以便只在沟槽613的底表面形成公共源极CS，但是因为在随后工艺中将以导电材料填充沟槽613以形成接触线，所以上面结构不会构成问题。优选地杂质注入在沟槽613的底表面及侧壁。于是，为了在沟槽613的侧壁上注入杂质，通过倾斜的离子注入工艺来注入杂质。在源极选择线SSL之间的区域的隔离区域中，暴露沟槽613侧壁上的隔离结构605且通过底表面暴露半导体基板600。因而，公共源极CS形成在沟道613的底表面上。类似于源极选择线SSL，在相邻的源极选择线SSL之间纵向连续形成公共源极CS。
参考图5及图6F，用导电物质填充沟槽613以在公共源极CS上形成源极接触线SCT。实施传统工艺以在相邻漏极选择线DSL之间的每个漏极上形成漏极接触插塞DCT。
如上所述，本发明驱散通过隔离结构而施加在有源区域上的应力，藉以改善快闪存储器的操作特性。
虽然已以较佳实施例具体地描述本发明的技术精神，但是本发明的范围并非局限于所述特定实施例，而应该是以所附权利要求书来解释。再者，本领域技术人员应该了解到在不脱离本发明的范围内可对本发明实施各种变更及修改。
本申请要求2006年10月31日提交的韩国专利申请10-2006-106428的优先权，在此引入其全部内容作为参考。

Claims (9)

1.一种快闪存储器，包括：
第一沟槽，形成于有源区域之间的半导体基板上，其中该第一沟槽沿一方向形成；
第二沟槽，形成于该有源区域上，其中该第二沟槽将该第一沟槽彼此连接；
隔离结构，形成于该第一沟槽中；
漏极选择线、字元线、及源极选择线，形成得使该漏极选择线、该字元线、及该源极选择线与该有源区域相交，其中在一条漏极选择线与一条源极选择线之间形成多条字元线；
结区域，形成在漏极选择线与相邻字元线之间、相邻字元线之间、及源极选择线与相邻字元线之间的有源区域上；
漏极，形成于相邻漏极选择线之间的有源区域上；以及
公共源极，形成在相邻源极选择线之间形成的第一沟槽和第二沟槽的侧壁和底表面上，
其中所述隔离结构不存在于所述第一沟槽的在相邻的源极选择线之间的部分中，且
其中该第二沟槽位于相邻的源极选择线之间。
2.如权利要求1所述的快闪存储器，其中每个第二沟槽具有小于相邻源极选择线之间的距离的宽度。
3.如权利要求1所述的快闪存储器，其中每个第二沟槽具有一宽度，该宽度等于或大于每个有源区域的宽度且小于每个有源区域的宽度的3倍。
4.如权利要求1所述的快闪存储器，其中相邻源极选择线之间的距离等于或大于每个第二沟槽的宽度且小于每个第二沟槽的宽度的10倍。
5.一种制造快闪存储器的方法，该方法包括：
在半导体基板上形成穿隧绝缘层、电荷储存层及隔离掩模，该半导体基板具有隔离区域以及在所述隔离区域之间的有源区域；
蚀刻该隔离掩模、该电荷储存层、该穿隧绝缘层、及该半导体基板以在该隔离区域上形成第一沟槽，且在该有源区域的一部分上形成第二沟槽以便使该第一沟槽彼此连接；
在该第一沟槽和该第二沟槽中形成隔离结构；
在包括该隔离结构的结构上形成介电层、用于控制栅极的导电层、及硬掩模；
图案化该硬掩模、该用于控制栅极的导电层、该介电层、及该电荷储存层以形成与该有源区域相交的漏极选择线、字元线、及源极选择线，其中在一条漏极选择线与一条源极选择线之间形成多条字元线；以及
在包括该字元线的结构上形成层间绝缘层；
在该层间绝缘层上形成接触孔以暴露相邻源极选择线之间的一区域；
移除所述相邻源极选择线之间通过该接触孔暴露的该第一沟槽和该第二沟槽中的该隔离结构；以及
在相邻源极选择线之间的第一沟槽和第二沟槽的侧壁及底表面上形成公共源极，
其中该第二沟槽位于相邻的源极选择线之间。
6.如权利要求5所述的制造快闪存储器的方法，其中该第二沟槽具有一宽度，该宽度等于或大于该有源区域的宽度且小于该有源区域的宽度的3倍。
7.如权利要求5所述的制造快闪存储器的方法，其中相邻源极选择线之间的距离等于或大于每个第二沟槽的宽度且小于每个第二沟槽的宽度的10倍。
8.如权利要求5所述的制造快闪存储器的方法，其中进一步包括在形成该层间绝缘层之前，实施离子注入工艺以在相邻漏极选择线之间、相邻字元线之间、及相邻源极选择线之间的半导体基板上形成结区域。
9.如权利要求5所述的制造该快闪存储器的方法，其中进一步包括在形成该层间绝缘层之前，在该漏极选择线、该字元线、及该源极选择线的侧壁上形成间隔物。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101029925B1 (ko) 2009-01-21 2011-04-18 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조방법
KR101093246B1 (ko) * 2010-11-17 2011-12-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US9679979B2 (en) 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
CN110729303A (zh) * 2018-07-17 2020-01-24 中芯国际集成电路制造(上海)有限公司 Nand存储器及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN1738053A (zh) * 2004-08-03 2006-02-22 三星电子株式会社 具有沟槽的非易失性存储器及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
JP3710880B2 (ja) * 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP4012350B2 (ja) * 1999-10-06 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100381953B1 (ko) * 2001-03-16 2003-04-26 삼성전자주식회사 노어형 플래시 메모리 소자의 제조방법
KR100407570B1 (ko) * 2001-11-29 2003-11-28 삼성전자주식회사 게이트 콘택 구조체 및 그 형성 방법
KR100487552B1 (ko) * 2002-12-27 2005-05-03 삼성전자주식회사 플래시 메모리 장치 및 그 형성 방법
JP3985689B2 (ja) * 2003-02-21 2007-10-03 セイコーエプソン株式会社 不揮発性半導体記憶装置
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
JP2005038884A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7387942B2 (en) * 2003-12-09 2008-06-17 Promos Technologies Inc. Substrate isolation in integrated circuits
JP2005277171A (ja) * 2004-03-25 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
KR100647218B1 (ko) * 2004-06-04 2006-11-23 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자
KR100687362B1 (ko) * 2004-12-29 2007-02-27 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
JP2006294919A (ja) * 2005-04-12 2006-10-26 Renesas Technology Corp 半導体装置およびその製造方法
JP4309872B2 (ja) * 2005-06-17 2009-08-05 株式会社東芝 不揮発性半導体記憶装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN1738053A (zh) * 2004-08-03 2006-02-22 三星电子株式会社 具有沟槽的非易失性存储器及其形成方法

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