CN101707213B - 记忆体及记忆体的制造方法 - Google Patents

Abstract

本发明是有关于一种记忆体及记忆体的制造方法。该记忆体，其配置于基底上，且基底中具有平行排列的多个沟渠。此记忆体包括栅极结构与掺杂区。栅极结构配置于沟渠之间。掺杂区配置于栅极结构的一侧，位于沟渠之间的基底中以及沟渠的侧壁与底部中。位于沟渠之间的基底中的掺杂区的顶面低于位于栅极结构下方的基底的表面一距离，且此距离大于300。本发明利用减少共同源极区的顶面与沟渠底部之间的距离来缩短共同源极区的电流传递路径，因此可以有效地降低共同源极区的电阻，进而能够达到提升元件效能的功效。

Description

记忆体及记忆体的制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆体及记忆体的制造方法。

背景技术

记忆体，顾名思义便是用以储存资料或数据的半导体元件。当电脑微处理器的功能越来越强，软件所进行的程序与运算越来越庞大时，记忆体的需求也就越来越高，为了制造容量大且便宜的记忆体以满足这种需求的趋势，制作记忆体元件的技术与工艺(即制程)，已成为半导体科技持续往高积集度挑战的驱动力。

在各种记忆体产品中，具有可进行多次资料(即数据，本文均称为资料)的存入、读取或抹除等动作且存入的资料在断电后也不会消失的优点的非挥发性记忆体，已经成为个人电脑和电子设备所广泛采用的一种记忆体元件。

在一般的非挥发性记忆体阵列的制造过程中，当在基底上形成多个栅极(栅极即闸极，本文均称为栅极)结构之后，通常会先进行一道自行对准源极(self-align source)工艺，以将位于同一列栅极结构的一侧的浅沟渠隔离结构移除而将沟渠暴露出来，然后再进行掺杂工艺以在沟渠的侧壁、底部中以及位于沟渠之间的基底中形成共同源极区(common source region)。

然而，由于一般的沟渠深度往往深达

因此导致共同源极区的电流传递路径过长而使得共同源极区的电阻增加，进而影响元件的效能。

发明内容

本发明的目的在于，克服现有的记忆体存在的缺陷，而提供一种新型结构的记忆体，所要解决的技术问题是使其可以降低共同源极区的电阻，非常适于实用。

本发明的另一目的在于，提供一种新型结构的记忆体，所要解决的技术问题是使其可以提高元件的效能，从而更加适于实用。

本发明的还一目的在于，提供一种新的记忆体的制造方法，所要解决的技术问题是使其电荷传递路径更为缩短，增加记忆体效能，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体，配置于一基底上，该基底中具有平行配置的多个沟渠，该记忆体包括：一栅极结构，配置于该些沟渠之间；以及一掺杂区，配置于该栅极结构的一侧，位于该些沟渠之间的该基底中以及该些沟渠的侧壁与底部中，其中位于该些沟渠之间的该基底中的该掺杂区的顶面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中所述的距离大于

前述的记忆体，其中所述的距离大于

前述的记忆体，其中所述的栅极结构由依序配置于该基底上的一介电层、一浮置栅极、一栅间介电层与一控制栅极所构成。

前述的记忆体，其更包括一隔离结构，配置于该些沟渠中且暴露出该掺杂区。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体，  配置于一基底上，该基底中具有平行配置的多个沟渠，该记忆体包括：一栅极结构，配置于该些沟渠之间；以及一掺杂区，配置于该栅极结构的一侧，位于该些沟渠之间的该基底中以及该些沟渠的侧壁与底部中，其中位于该些沟渠之间的该基底中的该掺杂区的顶面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于该些沟渠的深度的0.15倍。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中所述的距离大于该些沟渠的深度的0.25倍。

前述的记忆体，其中所述的距离大于该些沟渠的深度的0.35倍。

前述的记忆体，其中所述的栅极结构由依序配置于该基底上的一介电层、一浮置栅极、一栅间介电层与一控制栅极所构成。

前述的记忆体，其更包括一隔离结构，配置于该些沟渠中且暴露出该掺杂区。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种记忆体的制造方法，其包括以下步骤：提供一基底，该基底具有平行排列的多个沟渠，其中该些沟渠中形成设有一隔离结构；在该些沟渠之间形成一栅极结构；移除该栅极结构一侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构，以使该栅极结构的该侧的位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于

以及在该栅极结构的该侧形成一掺杂区。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体的制造方法，其中所述的距离大于

前述的记忆体的制造方法，其中所述的距离大于

前述的记忆体的制造方法，其中所述的移除该栅极结构的该侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构的步骤包括：形成一图案化光刻胶(光刻胶即光阻层，本文均称为光刻胶)，以至少暴露出该栅极结构的该侧的位于该些沟渠之间的该基底以及位于该些沟渠中的该隔离结构；以及以该图案化光刻胶为掩膜(掩膜即罩幕，本文均称为掩膜)，进行一蚀刻工艺(工艺即制程，本文均称为工艺)。

前述的记忆体的制造方法，其中所述的栅极结构包括依序形成于该基底上的一介电层、一浮置栅极、一栅间介电层与一控制栅极。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体的制造方法，其包括以下步骤：提供一基底，该基底具有平行排列的多个沟渠，其中该些沟渠中形成设有一隔离结构；在该些沟渠之间形成一栅极结构；移除该栅极结构一侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构，以使该栅极结构的该侧的位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于该些沟渠的深度的0.15倍；以及在该栅极结构的该侧形成一掺杂区。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体的制造方法，其中所述的距离大于该些沟渠的深度的0.25倍。

前述的记忆体的制造方法，其中所述的距离大于该些沟渠的深度的0.35倍。

前述的记忆体的制造方法，其中所述的移除该栅极结构的该侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构的步骤包括：形成一图案化光刻胶，以至少暴露出该栅极结构的该侧的位于该些沟渠之间的该基底以及位于该些沟渠中的该隔离结构；以及以该图案化光刻胶为掩膜，进行一蚀刻工艺。

前述的记忆体的制造方法，其中所述的栅极结构包括依序形成于该基底上的一介电层、一浮置栅极、一栅间介电层与一控制栅极。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

本发明的目的就是在提供一种记忆体，其可以降低共同源极区的电阻。

本发明的另一目的就是在提供一种记忆体，其可以提高元件的效能。

本发明提出一种记忆体，其配置于基底上，且基底中具有平行配置的多个沟渠。此记忆体包括栅极结构与掺杂区。栅极结构配置于沟渠之间。掺杂区配置于栅极结构的一侧，位于沟渠之间的基底中以及沟渠的侧壁与底部中。位于沟渠之间的基底中的掺杂区的顶面低于位于栅极结构下方的基底的表面一距离，且此距离大于

依照本发明实施例所述的记忆体，上述的距离例如大于

依照本发明实施例所述的记忆体，上述的距离例如大于

依照本发明实施例所述的记忆体，上述的栅极结构例如由依序配置于基底上的介电层、浮置栅极、栅间介电层与控制栅极所构成。

依照本发明实施例所述的记忆体，更可以在沟渠中配置隔离结构，且隔离结构暴露出掺杂区。

本发明另外提出一种记忆体，其配置于基底上，且基底中具有平行配置的多个沟渠。此记忆体包括栅极结构与掺杂区。栅极结构配置于沟渠之间。掺杂区配置于栅极结构的一侧，位于沟渠之间的基底中以及沟渠的侧壁与底部中。位于沟渠之间的基底中的掺杂区的顶面低于位于栅极结构下方的基底的表面一距离，且此距离大于沟渠的深度的0.15倍。

依照本发明实施例所述的记忆体，上述的距离例如大于沟渠的深度的0.25倍。

依照本发明实施例所述的记忆体，上述的距离例如大于沟渠的深度的0.35倍。

本发明又提出一种记忆体的制造方法，此方法是先提供具有平行排列的多个沟渠的基底，且沟渠中形成有隔离结构。然后，在沟渠之间形成栅极结构。接着，移除栅极结构一例的位于沟渠之间的部分基底以及位于沟渠中的隔离结构，以使栅极结构此侧的位于沟渠之间的基底的表面低于位于栅极结构下方的基底的表面一距离，且此距离大于

之后，在栅极结构此侧形成掺杂区。

依照本发明实施例所述的记忆体的制造方法，上述的距离例如大于

依照本发明实施例所述的记忆体的制造方法，上述的距离例如大于

依照本发明实施例所述的记忆体的制造方法，上述的移除栅极结构一侧的位于沟渠之间的部分基底以及位于沟渠中的隔离结构的方法例如是先形成图案化光刻胶，此图案化光刻胶至少暴露出栅极结构此例的位于沟渠之间的基底以及位于沟渠中的隔离结构。之后，以图案化光刻胶为掩膜进行蚀刻工艺。

依照本发明实施例所述的记忆体的制造方法，上述的栅极结构例如由依序形成于基底上的介电层、浮置栅极、栅间介电层与控制栅极所构成。

本发明再提出一种记忆体的制造方法，此方法是先提供具有平行排列的多个沟渠的基底，且沟渠中形成有隔离结构。然后，在沟渠之间形成栅极结构。接着，移除栅极结构一侧的位于沟渠之间的部分基底以及位于沟渠中的隔离结构，以使栅极结构此侧的位于沟渠之间的基底的表面低于位于栅极结构下方的基底的表面一距离，且此距离大于沟渠的深度的0.15倍。之后，在栅极结构此侧形成掺杂区。

依照本发明实施例所述的记忆体的制造方法，上述的距离例如大于沟渠的深度的0.25倍。

依照本发明实施例所述的记忆体的制造方法，上述的距离例如大于沟渠的深度的0.35倍。

借由上述技术方案，本发明记忆体及记忆体的制造方法至少具有下列优点及有益效果：本发明藉由将共同源极区的顶面高度降低来缩短共同源极区的电流传递路径，因此可以降低共同源极区的电阻，可以提高元件的效能。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A至图1D是依照本发明实施例所绘示的记忆体阵列的制造流程上视图。

图2A至图2D是依照图1A至图1D中II-II’剖面所绘示的记忆体阵列的制造流程图及剖面图。

图3A至图3D是依照图1A至图1D中III-III’剖面所绘示的记忆体阵列的制造流程图及剖面图。

图4A至图4D是依照图1A至图1D中IV-IV’剖面所绘示的记忆体阵列的制造流程图及剖面图。

图5是依照图1D中V-V’剖面所绘示的记忆体阵列的剖面示意图。

100：基底                  101、101a：第一介电层

102：沟渠                  103、103a：第一导体层

104：栅极结构              105：第二介电层

106、108：掺杂区           107：第二导体层

110：隔离结构              112：图案化光刻胶

114、116：一侧             D：深度

d：距离                    L：电流传递路径

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体及记忆体的制造方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

在以下实施例中，将以配置于基底上的记忆体阵列为例来对本发明作说明。图1A至图1D是依照本发明实施例所绘示的记忆体阵列的制造流程上视图。图2A至图2D是依照图1A至图1D中II-II’剖面所绘示的记忆体阵列的制造流程图及剖面图。图3A至图3D是依照图1A至图1D中III-III’剖面所绘示的记忆体阵列的制造流程图及剖面图。图4A至图4D是依照图1A至图1D中IV-IV’剖面所绘示的记忆体阵列的制造流程图及剖面图。

首先，请同时参阅图1A、图2A、图3A与图4A所示，提供基底100。基底100具有多个平行排列的沟渠102，且沟渠102的深度为D。基底100可以是半导体基底，例如硅基底。然后，在沟渠102中形成隔离结构110。隔离结构110的材料例如为氧化物。隔离结构110例如为浅沟渠隔离结构(shallow trench isolation，STI)。接着，在沟渠102之间的基底100上依序形成第一介电层101与第一导体层103。第一介电层的材料例如为氧化物。第一导体层的材料例如为掺杂多晶硅。第一介电层101与第一导体层103的形成方法例如是先在基底100上依序形成第一介电材料层(未绘示)与第一导体材料层(未绘示)。然后，移除部分的第一介电材料层与第一导体材料层。

然后，请同时参阅图1B、图2B、图3B与图4B所示，在基底100上依序形成跨越隔离结构110的第二介电层105与第二导体层107。第二介电层105的材料例如由氧化物-氮化物-氧化物构成的复合层。第二导体层107的材料例如为掺杂多晶硅。第二介电层105与第二导体层107的形成方法例如是先在基底上依序形成覆盖第一导体层103与隔离结构110的第二介电材料层(未绘示)与第二导体材料层(未绘示)。然后，移除部分的第二介电材料层与第二导体材料层。在移除部分的第二介电材料层与第二导体材料层的步骤中，部分的第一介电层101与位于其下的第一导体层103也会被同时移除，以形成第一介电层101a与第一导体层103a。在本实施例中，第一介电层101a、第一导体层103a、第二介电层105与第二导体层107构成栅极结构104，其中第一介电层101a作为穿隧介电层；第一导体层103a作为浮置栅极；第二介电层105作为栅间介电层；第二导体层107作为控制栅极。

接着，进行自行对准源极(self-align source)工艺(制程)。请同时参阅图1C、图2C、图3C与图4C所示，在基底100上形成图案化光刻胶112。图案化光刻胶112至少暴露出栅极结构104的一侧114的位于沟渠102之间的基底100以及位于沟渠102中的隔离结构110。栅极结构104的一侧114定义为面对共同源极区(common source region)的一侧。在本实施例中该图案化光刻胶112暴露出第二导体层107的一部分。在另一实施例(未绘示)中，图案化光刻胶112也可以与栅极结构104的边缘对准。

而后，请同时参阅图1D、图2D、图3D与图4D所示，以图案化光刻胶112为掩膜，进行蚀刻工艺。此蚀刻工艺例如为干式蚀刻工艺，其可藉由调整蚀刻参数而使氧化物的蚀刻速率大于硅的蚀刻速率，且对于包含掺杂多晶硅的膜层具有更缓慢的蚀刻速率。详细地说，在蚀刻的过程中，栅极结构102的一侧114的位于沟渠102中的隔离结构110(其材料为氧化物)以及位于沟渠102之间的一部分基底100(其材料例如为硅)被移除，但被图案化光刻胶102所暴露的第二导体层107(其材料例如为掺杂多晶硅)则不会被移除。因此，栅极结构104的一侧114的位于沟渠102之间的基底100的表面会低于位于栅极结构104下方的基底100的表面一距离d，且距离d大于

在其他实施例中，较佳的是大于

更佳的是大于

特别一提的是，随着元件尺寸持续地缩小，在另一实施例中，距离d大于沟渠102的深度D的0.15倍，较佳的是大于深度D的0.25倍，更佳的是大于深度D的0.35倍。

继之，移除图案化光刻胶112。之后，在栅极结构104二侧的基底100中形成掺杂区106、108，以完成记忆体阵列的制作。掺杂区106、108的形成方法例如为熟知的离子植入工艺。作为共同源极区的掺杂区106形成在栅极结构的一侧114，而作为汲极区的掺杂区108形成在栅极结构的一侧116。

以下将对上述的记忆体阵列作说明。

请参阅图5所示，是依照图1D中V-V’剖面所绘示的记忆体阵列的剖面示意图。请同时参阅图1D、图2D、图4D与图5所示，基底100中具有平行配置的沟渠102。记忆体阵列中的每一个记忆体配置于基底100上，且每一个记忆体包括栅极结构104、掺杂区106与掺杂区108。栅极结构104配置于沟渠102之间的基底100上。栅极结构104，包括依序配置于基底100上的第一介电层101a、第一导体层103a、第二介电层105与第二导体层107。此外，同一列中的每一个记忆体的第二导体层107跨越过配置于沟渠102中的隔离结构110而彼此相连接，以作为字线(word line)之用。特别一提的是，在沟渠102中，隔离结构110暴露出作为共同源极区的区域。

掺杂区106与掺杂区108分别配置于栅极结构104的一侧114与一侧116。掺杂区106位于沟渠102之间的基底100中以及沟渠102的侧壁与底部中，以作为记忆体阵列的共同源极区。掺杂区108位于沟渠102之间的基底100中，以作为记忆体的汲极区。此外，位于沟渠102之间的基底100中的掺杂区106的顶面低于位于栅极结构104下方的基底100的表面一距离d，且距离d大于

由于位于沟渠102之间的基底100中的掺杂区106的顶面低于位于栅极结构104下方的基底100的表面，所以掺杂区106的顶面与沟渠102底部之间的距离亦随之降低。因此，作为共同源极区的掺杂区106的电流传递路径L也随之缩短，进而降低了共同源极区的电阻。特别一提的是，在其他实施例中，为了更进一步缩短电流传递路径L，距离d较佳的是大于

更佳的是大于

此外，随着元件尺寸持续的缩小，在另一实施例中，距离d大于沟渠102的深度D的0.15倍，较佳的是大于深度D的0.25倍，更佳的是大于深度D的0.35倍，以有效缩短共同源极区的电流传递路径L而降低共同源极区的电阻，进而能够达到提高元件效能的目的。

综上所述，本发明利用减少共同源极区的顶面与沟渠底部之间的距离来缩短共同源极区的电流传递路径，因此可以有效地降低共同源极区的电阻，进而能够达到提升元件效能的目的及功效。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种记忆体，配置于一基底上，该基底中具有平行配置的多个沟渠，其特征在于该记忆体包括：

一栅极结构，配置于该些沟渠之间；以及

一掺杂区，配置于该栅极结构的一侧，位于该些沟渠之间的该基底中以及该些沟渠的侧壁与底部中，其中位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于

2.根据权利要求1所述的记忆体，其特征在于其中所述的距离大于

3.根据权利要求1所述的记忆体，其特征在于其更包括一隔离结构，配置于该些沟渠中且暴露出该掺杂区。

4.一种记忆体，配置于一基底上，该基底中具有平行配置的多个沟渠，其特征在于该记忆体包括：

一栅极结构，配置于该些沟渠之间；以及

一掺杂区，配置于该栅极结构的一侧，位于该些沟渠之间的该基底中以及该些沟渠的侧壁与底部中，其中位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于该些沟渠的深度的0.15倍。

5.根据权利要求4所述的记忆体，其特征在于其中所述的距离大于该些沟渠的深度的0.25倍。

6.根据权利要求4所述记忆体，其特征在于其更包括一隔离结构，配置于该些沟渠中且暴露出该掺杂区。

7.一种记忆体的制造方法，其特征在于其包括以下步骤：

提供一基底，该基底具有平行排列的多个沟渠，其中该些沟渠中形成设有一隔离结构；

在该些沟渠之间形成一栅极结构；

移除该栅极结构一侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构，以使该栅极结构的该侧的位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于

以及

在该栅极结构的该侧形成一掺杂区，该掺杂区是位于该沟渠之间的基底中以及该沟渠的侧壁与底部中。

8.根据权利要求7所述的记忆体的制造方法，其特征在于其中所述的距离大于

9.根据权利要求7所述的记忆体的制造方法，其特征在于其中所述的移除该栅极结构的该侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构的步骤包括：

形成一图案化光刻胶，以至少暴露出该栅极结构的该侧的位于该些沟渠之间的该基底以及位于该些沟渠中的该隔离结构；以及

以该图案化光刻胶为掩膜，进行一蚀刻工艺。

10.一种记忆体的制造方法，其特征在于其包括以下步骤：

提供一基底，该基底具有平行排列的多个沟渠，其中该些沟渠中形成设有一隔离结构；

在该些沟渠之间形成一栅极结构；

移除该栅极结构一侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构，以使该栅极结构的该侧的位于该些沟渠之间的该基底的表面低于位于该栅极结构下方的该基底的表面一距离，且该距离大于该些沟渠的深度的0.15倍；以及

在该栅极结构的该侧形成一掺杂区，该掺杂区是位于该沟渠之间的基底中以及该沟渠的侧壁与底部中。

11.根据权利要求10所述的记忆体的制造方法，其特征在于其中所述的距离大于该些沟渠的深度的0.25倍。

12.根据权利要求10所述的记忆体的制造方法，其特征在于其中所述的移除该栅极结构的该侧的位于该些沟渠之间的部分该基底以及位于该些沟渠中的该隔离结构的步骤包括：

形成一图案化光刻胶，以至少暴露出该栅极结构的该侧的位于该些沟渠之间的该基底以及位于该些沟渠中的该隔离结构；以及

以该图案化光刻胶为掩膜，进行一蚀刻工艺。

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