JP2006294919A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 結晶欠陥が抑制される半導体装置とその製造方法を提供する。
【解決手段】 素子形成領域８内に帯状に延在する複数のトレンチ分離領域７がそれぞれ間隔を隔てて島状に配設されている。隣り合う帯状に延在するトレンチ分離領域７によって挟まれた素子形成領域８に、ＭＯＳトランジスタＴ１，Ｔ２が形成されている。そのゲート電極にはワード線２１が接続されている。ワード線２１と略平行に間隔を隔てて所定のフィールドシールド電極１１ｂが形成されている。フィールドシールド電極１１ｂとワード線２１とは同じ層から形成されている。
【選択図】 図３

Description

本発明は半導体装置およびその製造方法に関し、特に、結晶欠陥の抑制される半導体装置と、そのような半導体装置の製造方法に関するものである。

金属膜、酸化膜およびシリコン電界効果型トランジスタ（以下、「ＭＯＳトランジスタ」と記す。）を用いた半導体集積回路では、ＭＯＳトランジスタ等の能動素子を電気的に分離するために、シリコン酸化膜が適用される（非特許文献１）。従来、この種のシリコン酸化膜はＬＯＣＯＳ（Local Oxidation of Silicon）法と呼ばれる手法によって形成されていたが（非特許文献２）、近年の半導体装置のプロセスでは、トレンチ分離によって形成される（非特許文献２）。

このトレンチ分離を用いた従来の半導体装置の一例として、リードオンリーメモリ（以下、「ＲＯＭ」と記す。）について説明する。ＲＯＭのメモリセルでは、２つのＭＯＳトランジスタが直列に接続されている。その２つのＭＯＳトランジスタは、シリコン基板上のトレンチ分離によるシリコン酸化膜によって区画されたｎ型またはｐ型の不純物を含んだシリコン基板の１つの領域内に形成されている。このシリコン基板における領域は、素子形成領域（活性領域）と呼ばれる。それぞれのＭＯＳトランジスタのゲート電極は、その素子形成領域を横切るように間隔を隔てて並走するように配設されている。
S.M.Sze：半導体デバイス 基礎理論とプロセス技術、産業図書、（１９８７）． N.G.Einspruch:VLSI Electronics Microstructure Science Volume 18,Advanced MOS Device Physics, Academic Press, 1989, Sandiego. P. M. Fahey, IBM J. Res. Develop. Vol. 36, 1992, p.158.

従来の半導体装置では、トレンチ分離を用いて半導体装置を形成する場合に問題となるは、転位などの結晶欠陥の発生である（非特許文献３）。トレンチ分離では、シリコン基板にトレンチを形成した後に、トレンチ内部にシリコン酸化膜が充填されてトレンチが埋め込まれる。その後、所定の犠牲酸化やゲート酸化等の熱酸化処理がシリコン基板に施される。シリコンを熱酸化する工程では、所定の温度に加熱された石英管の内部にシリコン基板が挿入され、その石英管の内部に酸化性ガスが導入される。このとき、酸素（Ｏ₂）等の酸化種が、石英管内の雰囲気からシリコン酸化膜内に浸入し、シリコン酸化膜中を拡散してシリコンとシリコン酸化膜との界面に到達する。

界面に到達した酸化種は、シリコンと反応してシリコン酸化膜が形成される。シリコンがシリコン酸化膜に変化する際には、体積が約２．２倍に膨張することになる。そのため、トレンチを埋め込んだ後の熱酸化処理では、トレンチ分離領域が膨らむことで素子形成領域内のシリコン中に応力が発生し、シリコンに転位等の結晶欠陥が生じることになる（非特許文献３）。シリコン中の結晶欠陥は、漏れ電流を誘発して半導体装置の特性を劣化させ、場合によっては、回路が正常に動作しない事態を引き起こすことになる。

このようなシリコン中に発生して結晶欠陥の原因となる応力は、トレンチを埋め込んだ後の熱酸化の量が大きいほど大きくなる。そのため、通常のＭＯＳトランジスタを適用した半導体集積回路では、応力を抑制するためにトレンチを埋め込んだ後の熱酸化の量が最小限に抑えられている。しかしながら、メモリを混載するような半導体集積回路では、トレンチを埋め込んだ後に熱酸化処理を施すことによってシリコン酸化膜を所定回数形成する必要がある。そのため、ＲＯＭなどのメモリを搭載した半導体装置のプロセスでは結晶欠陥の発生が重大な問題となっていた。

本発明は上記問題点を解決するためになされたものであり、その目的は結晶欠陥が抑制される半導体装置を提供することであり、他の目的はそのような結晶欠陥の発生が抑制される半導体装置の製造方法を提供することである。

本発明に係る半導体装置は、主表面を有する半導体基板と素子形成領域と所定の複数の素子と分離領域とを備えている。素子形成領域は半導体基板の主表面に形成されている。所定の複数の素子は素子形成領域に形成されている。分離領域は半導体基板の主表面に形成され、所定の複数の素子を電気的に分離する。その複数の分離領域のぞれぞれは、素子形成領域内に島状に配設されている。

本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に、互いに間隔を隔ててそれぞれ一方向に帯状に延在する第１分離領域および第２分離領域をそれぞれ形成する。その一方向と交差する他の方向に延在し、互いに間隔を隔てて第１分離領域および第２分離領域を横切るように第１フィールドシールド電極および第２フィールドシールド電極をそれぞれ形成する。第１分離領域、第２分離領域、第１フィールドシールド電極および第２フィールドシールド電極によって囲まれた領域内に、所定の素子として他の方向に延在するゲート電極を含むトランジスタを形成する。
第１分離領域および第２分離領域をそれぞれ形成する工程では、第１分離領域および第２分離領域は半導体基板の主表面に島状に配置される。第１フィールドシールド電極および第２フィールドシールド電極を形成する工程と、ゲート電極を形成する工程とは同時に行なわれる。

本発明に係る半導体装置によれば、素子形成領域の海にトレンチ分離領域が島状に形成されたパターンであることで、半導体基板に発生する応力が緩和されて結晶欠陥を抑制することができる。

また、本発明に係る半導体装置によれば、第１分離領域および第２分離領域は半導体基板の主表面に島状に配置することで、半導体基板に発生する応力が緩和されて結晶欠陥を抑制することができる。また、素子形成領域に形成されるトランジスタのゲート電極と、素子間の電気的な絶縁を図るための第１フィールドシールド電極および第２フィールドシールド電極とを同じ工程において形成することで、付加的な工程を追加することなく形成することができる。また、ゲート電極と第１フィールドシールド電極および第２フィールドシールド電極とが交差する部分がなく、段差を軽減することができる。

実施の形態１
本発明の実施の形態１に係る半導体装置として、ＲＯＭを備えた半導体装置について説明する。まず、ＲＯＭのセルの等価回路図を図１に示す。図１に示すように、ＲＯＭのセルは、直列に接続された２つのＭＯＳトランジスタＴ１，Ｔ２によって構成される。ＭＯＳトランジスタＴ１，Ｔ２のそれぞれのゲート電極はワード線２１に接続され、ソース・ドレインはビット線２２に接続されている。ＲＯＭを構成するＭＯＳトランジスタＴ１，Ｔ２は、シリコン基板における所定の素子形成領域に形成される。また、そのＭＯＳトランジスタＴ１，Ｔ２は、以下に説明するように、ＲＯＭを構成する他のＭＯＳトランジスタとはトレンチ分離領域とフィールドシールド電極によって電気的に分離されることになる。

本実施の形態に係る半導体装置におけるＲＯＭが形成される領域では、図２に示すように、素子形成領域８内に帯状に延在する複数のトレンチ分離領域７がそれぞれ間隔を隔てて配設されたパターンとされる。そのトレンチ分離領域の幅Ｌ１はたとえば約０．５μｍとされ、間隔Ｌ２は約１．５μｍとされる。すなわち、当該半導体装置では、いわば素子形成領域８の海にトレンチ分離領域７を島のように配置したパターンが採用されている。

そして、図３および図４に示すように、隣り合う帯状に延在するトレンチ分離領域７によって挟まれた素子形成領域８にＭＯＳトランジスタＴ１，Ｔ２が形成されている。そのトレンチ分離領域７がそれぞれ延在する方向と略直交する方向に、ＭＯＳトランジスタＴ１，Ｔ２のゲート電極１１ａを含むワード線２１が形成されている。

さらに、所定のフィールドシールド電極１１ｂがワード線２１と略平行に間隔を隔てて形成されている。素子形成領域８内に帯状に延在するトレンチ分離領域７を島のように配置したことに伴って、そのトレンチ分離領域７が延在する方向に配設されるＭＯＳトランジスタＴ１，Ｔ２とＭＯＳトランジスタＴ３，Ｔ４等をそれぞれ電気的に分離する必要があり、フィールドシールド電極１１ｂはその電気的な分離のための電極である。そのフィールドシールド電極１１ｂは、ワード線２１と同じ層から形成されている。

一方、比較例に係る半導体装置では、図５に示すように、トレンチ分離領域１０７内に複数の素子形成領域１０８が形成されたパターンとされる。その素子形成領域１０８の長さＬＬ１、ＬＬ２は、それぞれ約３．０μｍ、約１．５μｍとされ、素子形成領域と素子形成領域との間隔ＬＬ３は約０．５μｍとされる。すなわち、比較例に係る半導体装置では、いわばトレンチ分離領域１０７の海に素子形成領域１０８を島のように配置したパターンが採用されている。

そして、図６および図７に示すように、トレンチ分離領域１０７によって区画された素子形成領域１０８にＭＯＳトランジスタＴＴ１，ＴＴ２等が形成されている。その素子形成領域１０８を横切るように、ＭＯＳトランジスタＴＴ１，ＴＴ２等のゲート電極１１１ａを含むワード線１２１が形成されている。

次に、本実施の形態に係る半導体装置の製造方法と比較例に係る半導体装置の製造方法とについてそれぞれ説明する。まず、本実施の形態に係る半導体装置では、図８に示されるシリコン基板１に所定の熱酸化処理を施すことによって、図９に示すように、シリコン基板１の表面にシリコン酸化膜２が形成される。次に、図１０に示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法によってシリコン酸化膜２上にシリコン窒化膜３が形成される。

次に、図１１に示すように、所定のリソグラフィ処理とエッチング処理を施すことにより、トレンチ分離領域を形成する部分に位置する窒化膜３の部分が除去されて、シリコン酸化膜２の表面を露出する開口部３ａが形成される。さらに、所定のエッチング処理を施して露出したシリコン酸化膜２の部分を除去することにより、図１２に示すように、シリコン基板１の表面を露出する開口部２ａが形成される。次に、図１３に示すように、所定のエッチング処理を施して露出したシリコン基板１の部分を除去することにより、トレンチ（溝）４が形成される。

次に、図１４に示すように、所定の熱酸化処理を施すことにより、露出したトレンチ４の内壁にシリコン酸化膜５が形成される。次に、図１５に示すように、たとえばＣＶＤ法によりトレンチ４内を充填するようにシリコン窒化膜３上に所定の厚さのシリコン酸化膜６が形成される。次に、そのシリコン酸化膜６に化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、図１６に示すように、トレンチ４内に位置するシリコン酸化膜６の部分６ａを残して、シリコン窒化膜３の上面上に位置するシリコン酸化膜６の部分が除去される。

次に、所定のエッチング処理を施すことにより、図１７に示すように、シリコン窒化膜３が除去され、さらに、図１８に示すように、シリコン酸化膜２が除去される。このようにして、トレンチ４にシリコン酸化膜６ａが埋め込まれたトレンチ分離領域７と素子形成領域８とが形成される。これにより、トレンチ分離領域７は、図２に示すように、素子形成領域８内に島のように形成された状態となる。

次に、図１９に示すように、所定の熱酸化処理を施すことにより、素子形成領域８の表面にシリコン酸化膜からなる犠牲酸化膜９が形成される。次に、図２０に示すように、イオン注入法により、ウェルの形成およびしきい値制御のための所定の不純物イオンが犠牲酸化膜９越しにシリコン基板１に注入される。その後、所定のエッチング処理を施すことにより、図２１に示すように、犠牲酸化膜９が除去されてシリコン基板１の表面が露出する。

次に、所定の熱酸化処理を施すことにより、図２２に示すように、露出したシリコン基板１の表面にゲート酸化膜となるシリコン酸化膜１０が形成される。次に、図２３に示すように、そのシリコン酸化膜１０上に、たとえばＣＶＤ法によりゲート電極となるｎ型またはｐ型の不純物を含んだポリシリコン膜１１が形成される。次に、所定のフォトリソグラフィ処理を施すことによって、ポリシリコン膜１１上にゲート電極をパターニングするためのフォトレジスト（図示せず）が形成される。

そのフォトレジストをマスクとして、ポリシリコン膜１１に所定のエッチングを施すことにより、図２４に示すように、ゲート電極１１ａが形成される。このとき、シリコン酸化膜１０も一部エッチングされることになる。ゲート電極１１ａとシリコン基板１との間に位置するシリコン酸化膜がゲート酸化膜１０ａとなる。

次に、図２５に示すように、フィールドシールドのための所定の注入マスクとなるフォトレジスト１２が形成される。このフォトレジスト１２は、フィールドシールド分離を形成する領域を開口（露出）するように形成される。そのフォトレジスト１２をマスクとして露出したシリコン基板の表面にｎ型またはｐ型の不純物をイオン注入により導入することで、フィールドシールド分離として用いられるＭＯＳトランジスタのしきい値電圧が、セルを構成するＭＯＳトランジスタのしきい値よりも高く設定される。その後、フォトレジスト１２が除去される。

次に、図２６に示すように、たとえばＣＶＤ法によりゲート電極１１ａを覆うようにシリコン基板１上にシリコン酸化膜１３が形成される。そのシリコン酸化膜１３に異方性エッチングを施すことにより、図２７に示すように、ゲート電極１１ａの側面上にサイドウォール酸化膜１３ａが形成される。次に、ｎ型またはｐ型の不純物をイオン注入法によりシリコン基板１の表面に導入し、所定の熱処理を施して不純物を電気的に活性化させることで、図２８に示すように、ソース・ドレイン領域１４ａ，１４ｂが形成される。

その後、図２９に示すように、ゲート電極１１ａを覆うシリコン酸化膜からなる層間絶縁膜１５，１６，１７と、所定の配線１８，１９，２０とがそれぞれ形成されて、半導体装置が完成する。このように、本実施の形態に係る半導体装置では、素子形成領域８内に帯状に延在する複数のトレンチ分離領域７がそれぞれ間隔を隔てて配設され、その隣り合う帯状に延在するトレンチ分離領域７によって挟まれた素子形成領域８にＭＯＳトランジスタＴ１，Ｔ２等が形成されることになる。なお、後述するように、ＭＯＳトランジスタＴ１，Ｔ２は、他のＭＯＳトランジスタ（図示せず）とは、フィールドシールド電極１１ｂによって電気的に分離されることになる。

次に、比較例に係る半導体装置の製造方法について説明する。まず、前述した図８〜図９に示す工程と同様の工程を経て、図３０に示すように、シリコン基板１０１上にシリコン酸化膜１０２およびシリコン窒化膜１０３がそれぞれ形成される。次に、図３１に示すように、所定のリソグラフィ処理とエッチング処理を施すことにより、トレンチ分離領域を形成する部分に位置する窒化膜１０３の部分が除去されて、シリコン酸化膜１０２の表面を露出する開口部１０３ａが形成される。さらに、所定のエッチング処理を施して露出したシリコン酸化膜１０２の部分を除去することにより、図３２に示すように、シリコン基板１０１の表面を露出する開口部１０２ａが形成される。

次に、図３３に示すように、所定のエッチング処理を施して露出したシリコン基板１の部分を除去することにより、トレンチ（溝）１０４が形成される。次に、図３４に示すように、所定の熱酸化処理を施すことにより、露出したトレンチ１０４の内壁にシリコン酸化膜１０５が形成される。次に、図３５に示すように、たとえばＣＶＤ法によりトレンチ１０４内を充填するようにシリコン窒化膜１０３上に所定の厚さのシリコン酸化膜１０６が形成される。

次に、そのシリコン酸化膜１０６に化学的機械研磨処理を施すことにより、図３６に示すように、トレンチ１０４内に位置するシリコン酸化膜１０６の部分１０６ａを残して、シリコン窒化膜１０３の上面上に位置するシリコン酸化膜１０６の部分が除去される。

次に、所定のエッチング処理を施すことにより、図３７に示すように、シリコン窒化膜１０３が除去され、さらに、図３８に示すように、シリコン酸化膜１０２が除去される。このようにして、トレンチ１０４にシリコン酸化膜１０６ａが埋め込まれたトレンチ分離領域１０７と素子形成領域１０８が形成される。これにより、素子形成領域１０８は、図５に示すように、トレンチ分離領域１０７内に島のように形成された状態となる。

次に、図３９に示すように、所定の熱酸化処理を施すことにより、素子形成領域１０８の表面にシリコン酸化膜からなる犠牲酸化膜１０９が形成される。次に、図４０に示すように、イオン注入法により、ウェルの形成およびしきい値制御のための所定の不純物イオンが犠牲酸化膜１０９越しにシリコン基板１０１に注入される。その後、所定のエッチング処理を施すことにより、図４１に示すように、犠牲酸化膜１０９が除去されてシリコン基板１０１の表面が露出する。

次に、所定の熱酸化処理を施すことにより、図４２に示すように、露出したシリコン基板１０１の表面にゲート酸化膜となるシリコン酸化膜１１０が形成される。次に、図４３に示すように、そのシリコン酸化膜１１０上に、たとえばＣＶＤ法によりゲート電極となるｎ型またはｐ型の不純物を含んだポリシリコン膜１１１が形成される。次に、所定のフォトリソグラフィ処理を施すことによって、ポリシリコン膜１１１上にゲート電極をパターニングするためのフォトレジスト（図示せず）が形成される。

そのフォトレジストをマスクとして、ポリシリコン膜１１１に所定のエッチングを施すことにより、図４４に示すように、ゲート電極１１１ａが形成される。このとき、シリコン酸化膜１１０も一部エッチングされることになる。ゲート電極１１１ａとシリコン基板１０１との間に位置するシリコン酸化膜がゲート酸化膜１１０ａとなる。

次に、図４５に示すように、たとえばＣＶＤ法によりゲート電極１１１ａを覆うようにシリコン基板１０１上にシリコン酸化膜１１３が形成される。そのシリコン酸化膜１１３に異方性エッチングを施すことにより、図４６に示すように、ゲート電極１１１ａの側面上にサイドウォール酸化膜１１３ａが形成される。次に、ｎ型またはｐ型の不純物をイオン注入法によりシリコン基板１０１の表面に導入し、所定の熱処理を施して不純物を電気的に活性化させることで、図４７に示すように、ソース・ドレイン領域１１４ａ，１１４ｂが形成される。

その後、図４８に示すように、ゲート電極１１１ａを覆うシリコン酸化膜からなる層間絶縁膜１１５，１１６，１１７と、所定の配線１１８，１１９，１２０とがそれぞれ形成されて、半導体装置が完成する。このように、比較例に係る半導体装置では、トレンチ分離領域１０７内に素子形成領域１０８が島のように形成されて、その素子形成領域１０８内にＭＯＳトランジスタＴＴ１，ＴＴ２が形成されることになる。

本実施の形態に係る半導体装置では、素子形成領域の海にトレンチ分離領域が島状に形成されたパターンであるのに対して、比較例に係る半導体装置では、トレンチ分離領域の海に素子形成領域が島状に形成されたパターンである。これにより、本実施の形態に係る半導体装置においては、シリコン基板に発生する応力が緩和されて結晶欠陥を抑制することができる。以下、このことについて詳しく説明する。

まず、トレンチ分離領域を形成した後の熱酸化処理によってシリコン基板に応力が発生するメカニズムについて説明する。上述したように、トレンチ分離領域を形成した後では、犠牲酸化膜を形成したり、あるいは、ゲート酸化膜を形成する際にシリコン酸化膜に熱酸化処理が施される。

シリコン基板に熱酸化処理を施す工程では、図４９に示すように、発熱体３１により所定の温度に加熱された石英管３０の内部にシリコン基板１が挿入され、その石英管３０の内部に酸化性ガス３２が導入される。このとき、図５０に示すように、酸素（Ｏ₂）等の酸化種３７が、石英管３０内の雰囲気３８からシリコン酸化膜３６内に浸入し、シリコン酸化膜３６中を拡散してシリコン３５，１とシリコン酸化膜３６との界面３９に到達する。界面３９に到達した酸化種３７は、シリコン３５，１と反応してシリコン酸化膜３６が形成（成長）される。

シリコンがシリコン酸化膜に変化する際には、体積が約２．２倍に膨張する。そのため、トレンチ分離領域を形成した後の熱酸化処理では、図５１に示すように、トレンチ分離領域７，１０７が膨張して、素子形成領域内のシリコン３５に大きな応力を発生させることになる。その結果、比較例に係る半導体装置では、図５２に示すように、素子形成領域１０８には転位４０等の結晶欠陥が生じることになる。

次に、トレンチ分離領域を形成した後の熱酸化処理に伴ってシリコン基板に発生する応力をシミュレーションによって見積もった。これについて説明する。まず、トレンチ分離領域と素子形成領域のパターンを、図５３に示すように、素子形成領域４１の三方がトレンチ分離領域４２によって囲まれたパターンとし、素子形成領域４１の角の部分（Ｉ−Ｊ）と中央付近の部分（Ｇ−Ｈ）の２箇所について、それぞれＧ−Ｈ（center）とＩ−Ｊ（edge）に沿った分解せん断応力を算出した。

なお、図５３では、形状の対称性により、Ｘ方向およびＹ方向（平面）のそれぞれの領域の半分は省略されている。また、熱酸化条件として、温度約１０５０℃のもとで、水素ガス（Ｈ₂）と酸素ガス（Ｏ₂）を石英管内で燃焼させることによって生成されるスチーム（Ｈ₂Ｏ）（パイロジェニック・スチーム）による酸化を約４５秒行なった場合を想定した。

分解せん断応力のシミュレーション結果を図５４に示す。この図５４に示される結果から、素子形成領域４１の角のトレンチ分離領域４２の底（Ｉ）の部分にける応力が最も高くなることが判明した。

次に、素子形成領域の角の部分における応力について、図５５に示すように、素子形成領域４１の三方がトレンチ分離領域４２によって囲まれたパターン（三方分離領域）と、図５６に示すように、トレンチ分離領域４２の三方が素子形成領域４１によって囲まれたパターン（三方素子形成領域）とについてその大きさを求めた。三方分離領域のパターンでは、図５７に示すように、素子形成領域４１の角の部分Ｋ−Ｌに沿った分解せん断応力を算出し、三方素子形成領域のパターンでは、図５８に示すように、素子形成領域４１の角の部分Ｍ−Ｎに沿った分解せん断応力を算出した。なお、図５５および図５６では、形状の対称性により、Ｘ方向およびＹ方向（平面）のそれぞれの領域の半分は省略されている。また、熱酸化条件を上記条件と同じ条件を想定した。

その分解せん断応力のシミュレーション結果を図５９に示す。図５９に示すように、三方素子形成領域のパターンにおける角の部分（Ｍ−Ｎ）の応力は、三方分離領域のパターンにおける角の部分（Ｋ−Ｌ）の応力よりも大幅に小さくなっていることが判明した。

本実施の形態に係る半導体装置では、このシミュレーションの結果に基づいてトレンチ分離領域の三方が、素子形成領域によって囲まれたパターンが採用されている。すなわち、図２に示すように、素子形成領域８の海にトレンチ分離領域７を島のように配置することによって、トレンチ分離領域７の三方（矢印７０）が素子形成領域８によって囲まれていることになる。このように、本実施の形態に係る半導体装置では、トレンチ分離領域７の三方が素子形成領域８によって囲まれたパターンを採用することによって、トレンチ分離領域７形成後の熱酸化処理によってシリコンに発生する応力を大幅に低減することができる。

さらに、本実施の形態に係る半導体装置では、トレンチ分離領域の三方が素子形成領域によって囲まれたパターンだけによって半導体装置を構成するために、素子を電気的に絶縁する構造構造として、トレンチ分離構造に加えて、フィールドシールド分離構造が採用されている。そこで、次に、トレンチ分離構造とフィールドシールド分離構造とによる電気的な分離について説明する。

半導体素子として、それぞれｎチャネル型のＭＯＳトランジスタが形成されたトレンチ分離構造の半導体装置を図６０に示し、フィールドシールド分離構造の半導体装置を図６１に示す。

まず、図６０に示すように、トレンチ分離構造の半導体装置では、一つの素子形成領域にｎ型の不純物領域４７およびゲート電極４６を含むＭＯＳトランジスタが形成されている。他の素子形成領域には、他の素子となるｎ型の不純物領域５１が形成されている。その素子形成領域と他の素子形成領域との間にトレンチ分離領域４８が形成されている。

素子形成領域内のｎ型の不純物領域４７と他の素子形成領域内のｎ型の不純物領域５１とにそれぞれ所定の電圧を印加することで、ｎ型の不純物領域４７と半導体基板におけるｐ型の領域４５との界面からｐ型の領域４５へ向かって空乏層４９ａが形成される一方、ｎ型の不純物領域５１と半導体基板におけるｐ型の領域４５との界面からも空乏層４９ｂが形成される。このとき、空乏層４９ａと空乏層４９ｂとの間にトレンチ分領域４８が位置していることで、空乏層４９ａと空乏層４９ｂとが繋がらず、たとえｎ型の不純物領域４７とｎ型の不純物領域５１との間に電位差があっても電流が流れるのを阻止することができる。

これに対して、図６１に示すフィールドシールド分離構造の半導体装置では、ｎ型の不純物領域４７とｎ型の不純物領域５１との間に位置する半導体基板の部分にはトレンチ分領域は形成されずフィールドシールド電極５０が形成されている。この領域にトレンチ分離領域もフィールドシールド電極も形成されていない場合には、図６２に示すように、ｎ型の不純物領域４７と半導体基板のｐ型の領域４５との界面から延びる空乏層４９ａと、ｎ型の不純物領域５１と半導体基板のｐ型の領域４５との界面から延びる空乏層４９ｂとが繋がってしまう。そのため、空乏層４９ａと空乏層４９ｂとの間に電位差があると電流が流れてしまうことになる。

そこで、フィールドシールド分離構造では、フィールドシールド電極５０を形成し、そのフィールドシールド電極５０にたとえば０Ｖの電圧をバイアスすることによって、フィールドシールド電極５０の直下に位置するｐ型領域４５の部分では、空乏層４９ａの延びと空乏層４９ｂの延びが抑制されて、空乏層４９ａと空乏層４９ｂとが繋がるのを阻止することができる。これにより、空乏層４９ａと空乏層４９ｂとの間に電位差があっても電流が流れるのを阻止して、一つの素子形成領域に形成される素子と他の素子形成領域に形成される素子とを電気的に分離することができる。

ところで、フィールドシールド分離構造はトレンチ分離構造に比べて、たとえば文献（T.Iwamatsu, IEEE Trans. Electron Devices, vol. 42, 1995, p1934）にあるように、フィールドシールド電極を形成するための工程が付加的に必要とされる。さらに、フィールドシールド電極とゲート電極が交差すると、その交差した部分において段差が生じることになり、後のリソグラフィ工程において微細加工に支障をきたすことになる。

そのため、半導体装置のパターンをすべてフィールドシールド分離構造によって分離させることは望ましくない。そこで、本実施の形態に係る半導体装置では、上述したように、トレンチ分離構造とフィールドシールド分離構造を併用している。これにより、フィールドシールド電極１１ｂとゲート電極１１ａを交差させることがなくなり、また、ゲート電極１１ａとフィールドシールド電極１１ｂを同じ工程において同時に形成することができる。

実施の形態２
前述した半導体装置では、トレンチ分離領域の形状として、帯状に延在するトレンチ分離とし、その端部の三方が素子形成領域（半導体基板の領域）に囲まれた場合を例に挙げて説明した。ここでは、トレンチ分離領域の形状のバリエーションについて説明する。

まず、トレンチ分離領域の形状として、図６３に示すように、帯状に延在するトレンチ分離領域４２の端部の角を落とした形状としてもよい。トレンチ分離領域４２の端部の角を落とすことで、素子形成領域４１に作用するストレスをさらに緩和することができる。

また、トレンチ分離領域の形状として、単一閉曲線によって囲まれたパターンとしてもよい。単一閉曲線とは、文献（藤本敦夫著、「ベクトル解析」、現代数学レクチャーズＣ−１、培風館、１９８２）によれば、たとえば図６４に示される閉曲線６０と図６５に示される単一曲線６１との双方の性質を備えた図６６に示される曲線６２をいう。その閉曲線とは、任意の曲線Ｃのパラメータ表示を、ｒ＝ｒ（ｔ）（ａ≦ｔ≦ｂ）とすると、ｒ（ａ）＝ｒ（ｂ）となる曲線、すなわち、始点と終点とが一致する曲線６０をいう。また、単一曲線とは、ａ≦ｔ＜ｔ'＜ｂに対して、常にｒ（ｔ）≠ｒ（ｔ'）である曲線６１をいう。

このように、トレンチ分離領域を単一閉曲線によって囲まれたパターンと定義すると、半導体装置では、図６７に示すように、トレンチ分離領域４２は、いわば素子形成領域４１の海に島状に配置されたパターンということになる。一方、従来の半導体装置では、図６８に示すように、トレンチ分離領域４２の海に素子形成領域４１が島状に配置されたパターンということになる。

このようなパターン（形状）としては、他に、たとえば図６９に示されるトレンチ分離領域４１の４隅の角を落とした構造、そのトレンチ分離領域４１の４隅の角をさらに落とした図７０に示される構造、帯状のトレンチ分離領域４２が断続的に形成された図７１に示される構造、あるいは、トレンチ分離領域４２がアルファベットのＨ字型の形状をした図７２に示される構造などとしてもよい。

なお、素子形成領域は半導体基板の表面に無限に広がっているわけではなく、たとえば図７３に示すように、比較的広いウェル間分離領域４３によって囲まれた領域内に素子形成領域４１が形成されていることが好ましい。そのような素子形成領域４１内に単一閉曲線によって囲まれたパターン形状を有するトレンチ分離領域４２が島状に配置されていることになる。

また、上述した実施の形態では、半導体装置としてＲＯＭを例に挙げて説明したが、半導体装置としてはＲＯＭに限られず、ダイナミック・ランダム・アクセス・メモリやフラッシュメモリなどのＭＯＳトランジスタを用いた半導体装置に広く適用することができる。また、ＭＯＳトランジスタとしては、ｎチャネル型のＭＯＳトランジスタを例に挙げて説明したが、ｐチャネル型のＭＯＳトランジスタであってもよい。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置の回路図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンを示す平面図である。 同実施の形態において、半導体装置の平面図である。 同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。 同実施の形態において、比較例に係る半導体装置における素子形成領域とトレンチ分離領域のパターンを示す平面図である。 同実施の形態において、比較例に係る半導体装置の平面図である。 同実施の形態において、図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図３に示される断面線ＩＶ−ＩＶと断面線ＶＩＩＩ−ＶＩＩＩに対応する位置における断面図である。 同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、比較例に係る半導体装置の製造方法の一工程を示す、図６に示される断面線ＶＩＩ−ＶＩＩに対応する位置における断面図である。 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４６に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、図４７に示す工程の後に行なわれる工程を示す断面図である。 同実施の形態において、シリコンの熱酸化工程を説明するための石英管内に挿入されたウェハを示す図である。 同実施の形態において、シリコンの熱酸化過程を説明するための酸化種の挙動を示す断面図である。 同実施の形態において、シリコンの熱酸化によるトレンチ分離領域の膨張を示す断面図である。 同実施の形態において、トレンチ分離領域の膨張に伴って素子形成領域に発生する転位を示す平面図である。 同実施の形態において、応力シミュレーションを行なうための第１の形状モデルを示す斜視図である。 同実施の形態において、図５３に示す形状モデルによる応力シミュレーションの結果を示すグラフである。 同実施の形態において、素子形成領域とトレンチ分離領域のパターンを示す第１の部分平面図である。 同実施の形態において、素子形成領域とトレンチ分離領域のパターンを示す第２の部分平面図である。 同実施の形態において、応力シミュレーションを行なうための第２の形状モデルを示す斜視図である。 同実施の形態において、応力シミュレーションを行なうための第３の形状モデルを示す斜視図である。 同実施の形態において、図５７に示す形状モデルおよび図５８に示す形状モデルによる応力シミュレーションの結果をそれぞれ示すグラフである。 同実施の形態において、トレンチ分離領域による電気的な分離を説明するための断面図である。 同実施の形態において、フィールドシールド分離による電気的な分離を説明するための断面図である。 同実施の形態において、図６１に示す構造においてフィールドシールド電極を設けない場合の空乏層の広がりを示す断面図である。 本発明の実施の形態２に係る半導体装置における素子形成領域とトレンチ分離領域のパターンを示す部分平面図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンのバリエーションを説明するための閉曲線を示す図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンのバリエーションを説明するための単一曲線を示す図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンのバリエーションを説明するための単一閉曲線を示す図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンを説明するための一平面図である。 同実施の形態において、比較例に係る半導体装置における素子形成領域とトレンチ分離領域のパターンを説明するための一平面図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンの第１の変形例を示す部分平面図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンの第２の変形例を示す部分平面図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンの第３の変形例を示す部分平面図である。 同実施の形態において、半導体装置における素子形成領域とトレンチ分離領域のパターンの第４の変形例を示す部分平面図である。 同実施の形態において、半導体装置における素子形成領域の構造を示す平面図である。

符号の説明

１ シリコン基板、２，５，６，６ａ，１０，１３，３６ シリコン酸化膜、２ａ，３ａ 開口部、３ シリコン窒化膜、４ トレンチ、７，４２，４８ トレンチ分離領域、８，４１ 素子形成領域、９ 犠牲酸化膜、１０ａ ゲート酸化膜、１１ ポリシリコン膜、１１ａ ゲート電極、１１ｂ，５０ フィールドシールド電極、１２ フォトレジスト、１３ａ サイドウォール酸化膜、１４ａ，１４ｂ ソース・ドレイン領域、１５，１６，１７ 層間絶縁膜、１８，１９，２０ 配線、２１ ワード線、２２ ビット線、３０ 石英管、３１ 発熱体、３２ 酸化ガス、３５ シリコン、３７ 酸化種、３８ 雰囲気、３９ 界面、４０ 転位、４３ ウェル間分離領域、４５ ｐ型の領域、４６ ゲート電極、４７ ｎ型の領域、４９ 空乏層、６０ 閉曲線、６１ 単一曲線、６２ 単一閉曲線。

Claims (9)

1. 主表面を有する半導体基板と、
   前記半導体基板の主表面に形成された素子形成領域と、
   前記素子形成領域に形成された所定の複数の素子と、
   前記半導体基板の主表面に形成され、前記所定の複数の素子を電気的に分離するための複数の分離領域と
   を備え、
   複数の前記分離領域のぞれぞれは、前記素子形成領域内に島状に配設された、半導体装置。
2. 複数の前記分離領域のそれぞれは、単一閉曲線によって囲まれたパターンとされた、請求項１記載の半導体装置。
3. 複数の前記分離領域のいずれかは、三方向が前記素子形成領域によって囲まれた端部を含む、請求項１記載の半導体装置。
4. 複数の前記分離領域は、互いに間隔を隔ててそれぞれ一方向に帯状に延在する第１分離領域および第２分離領域を含み、
   前記一方向と交差する他の方向に延在し、互いに間隔を隔てて前記第１分離領域および前記第２分離領域を横切るように形成された第１フィールドシールド電極および第２フィールドシールド電極を備え、
   前記第１分離領域、前記第２分離領域、前記第１フィールドシールド電極および前記第２フィールドシールド電極によって囲まれた領域内に、前記複数の所定の素子のうちの少なくとも一つの素子が形成された、請求項１〜３のいずれかに記載の半導体装置。
5. 前記素子として、前記他の方向に延在するゲート電極を含むトランジスタが形成された、請求項４記載の半導体装置。
6. 前記ゲート電極、前記第１フィールドシールド電極および前記第２フィールドシールド電極は同じ層から形成された、請求項５記載の半導体装置。
7. 半導体基板の主表面に、互いに間隔を隔ててそれぞれ一方向に帯状に延在する第１分離領域および第２分離領域をそれぞれ形成する工程と、
   前記一方向と交差する他の方向に延在し、互いに間隔を隔てて前記第１分離領域および前記第２分離領域を横切るように第１フィールドシールド電極および第２フィールドシールド電極をそれぞれ形成する工程と、
   前記第１分離領域、前記第２分離領域、前記第１フィールドシールド電極および前記第２フィールドシールド電極によって囲まれた領域内に、所定の素子として前記他の方向に延在するゲート電極を含むトランジスタを形成する工程と
   を備え、
   前記第１分離領域および前記第２分離領域をそれぞれ形成する工程では、前記第１分離領域および前記第２分離領域は前記半導体基板の主表面に島状に配置され、
   前記第１フィールドシールド電極および前記第２フィールドシールド電極を形成する工程と前記ゲート電極を形成する工程とは同時に行なわれる、半導体装置の製造方法。
8. 前記第１フィールドシールド電極および前記第２フィールドシールド電極を形成する工程と前記ゲート電極を形成する工程は、
   前記半導体基板の主表面上に導電膜を形成する工程と、
   前記導電膜に所定のパターニングを施す工程と
   を含む、請求項７記載の半導体装置の製造方法。
9. 前記導電膜はポリシリコン膜を含む、請求項８記載の半導体装置の製造方法。

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