CN108389861A - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、晶体管、介电层、多个插塞以及盖层。多个位线设置在基底的存储器区；晶体管设置在基底的周边区。多个插塞设置在介电层内，并分别位于存储器区与周边区内。盖层是同时设置在该存储器区与该周边区内，位于周边区内的盖层介于多个插塞之间，并使一部分的介电层位于盖层与多个晶体管之间。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种半导体元件及其制作工艺，特别是涉及一种随机动态处理存储器元件及其制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。
一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(line resistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasiticcapacitance,C)变大。因此，使得信号因电阻与电容间延迟(RC delay)的状况增加，对于存储单元的操作与效能均有负面的影响。
因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的一目的在于提供一种半导体元件的形成方法，其是制作工艺简化的前提下，在各位线与各存储节点之间形成一空隙层。由此，可利用具低阻值的空隙层来改善电阻增加与电容间延迟的状况。
本发明的另一目的在于提供一种半导体元件，其是在各位线与各存储节点之间设置一空隙层，由此改善电阻增加与电容间延迟的状况。
为达上述目的，本发明的一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储器区与一周边区。在该基底的该存储器区形成多个位线，各该位线的两侧形成有一复合间隙壁，该复合间隙壁包含一中间硅层，并且，在该基底的该周边区形成至少一栅极结构。然后，形成一介电层，该介电层覆盖在该存储器区与该周边区上。在该介电层内形成多个插塞。后续，移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层，并形成一盖层，覆盖在该空隙层与该介电层上。
为达上述目的，本发明的一实施例提供一种半导体元件，其包含多个位线、至少一晶体管、一介电层、多个第一插塞、多个第二插塞以及一盖层。该些位线设置在一基底的一存储器区上，其中各该位线的两侧具有一复合间隙壁，该复合间隙壁包含一第一层、一空隙层与一第三层。该晶体管是设置在该基底的一周边区上。该介电层是设置在该基底上，覆盖该些位线与该晶体管。该些第一插塞是设置该介电层内，并位于该存储器区内。该些第二插塞是设置该介电层内，并位于该周边区内。该盖层是设置在该存储器区与该周边区内，其中，位于该周边区内的该盖层是介于该些第二插塞之间，并使一部分的该介电层位于该盖层与该晶体管之间。
本发明的形成方法，是在存储节点与其接触垫形成后，直接利用该接触垫作为蚀刻掩模来形成位于各位线之间的空隙层。而该空隙层是通过移除复合间隙壁中唯一由含硅材质构成的中间硅层而形成，由此，可在避免影响其他区域内制作工艺的前提下，形成空隙层。本实施例的方法不仅具有制作工艺简化的效果，更可使所形成的元件具有较佳的元件效能。
附图说明
图1至图9为本发明较佳实施例中半导体元件的形成方法的步骤示意图，其中：
图1为一半导体元件于形成方法之初的剖面示意图；
图2为一半导体元件于形成间隙壁后的剖面示意图；
图3为一半导体元件于形成介电层后的剖面示意图；
图4为一半导体元件于形成一沟槽后的剖面示意图；
图5为一半导体元件于形成另一沟槽后的剖面示意图；
图6为一半导体元件于形成金属导电层后的剖面示意图；
图7为一半导体元件于形成插塞后的剖面示意图；
图8为一半导体元件于形成空隙层后的剖面示意图；以及
图9为一半导体元件于形成盖层后的剖面示意图。
主要元件符号说明
100 基底
101 存储器区
102 周边区
110 浅沟槽隔离
120 栅极介电层
160 位线
160a 位线接触插塞
161 半导体层
163 阻障层
165 金属层
167 掩模层
170、190 接触沟槽
171 导体层
175、195 插塞
180 栅极结构
181 栅极层
183 阻障层
185 金属层
187 掩模层
200 侧壁材料层
201 侧壁层
210 复合间隙壁
211、212 第一层间隙壁
213 第二层间隙壁
213a 空隙层
215 第三层间隙壁
220 层间介电层
230 金属导电层
240、241、242 盖层
D 方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图9，所绘示者为本发明较佳实施例中，半导体元件的形成方法的步骤示意图。本实施例是提供一存储器元件的形成方法，例如是一随机动态处理存储器(dynamic random access memory,DRAM)元件。该存储器元件包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为随机动态处理存储器阵列中的最小组成单元(memory cell)并接收来自于位线160及字符线(未绘示)的电压信号。
该存储器元件包含一基底100，例如是一硅基底、含硅基底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100上还定义有一存储器区(cell region)101及一周边区(periphery region)102。在本实施例中，基底100上形成有至少一浅沟槽隔离shallow trench isolation,STI)110，浅沟槽隔离110是同时形成在存储器区101与周边区102，而可在基底100定义出多个主动区(active area,AA,未绘示)。浅沟槽隔离110的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。
此外，基底100的存储器区101内还可形成有多个埋藏式栅极(未绘示)，该些埋藏式栅极较佳是相互平行地沿着同一方向(未绘示)延伸，并横跨该些主动区，而作为该存储器元件的埋藏式字符线(buried word line,BWL,未绘示)。而基底100的存储器区101上则可形成有多个位线160，其是相互平行地沿着垂直于该些埋藏式字符线的一方向D延伸，并同时横跨该主动区与位于基底100内的该些埋藏式字符线。各位线160例如包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167，其中，部分位线160下方还形成有一位线接触插塞(bit line contact,BLC)160a，其是与位线160的半导体层161一体成形，如图1所示。
另一方面，在基底100的周边区102上，则形成有至少一栅极结构180，其例如包含依序堆叠的一栅极介电层120、一栅极层181、一阻障层183、一金属层185与一掩模层187，如图1所示。在一实施例中，栅极结构180的栅极层181与位线160的半导体层161例如是一并形成，而同时包含多晶硅(polysilicon)或非晶硅(amorphous silicon)；栅极结构180的阻障层183与位线160的阻障层163例如是一并形成，而同时包含钛(Ti)或氮化钛(TiN)；栅极结构180的金属层185与位线160的金属导电层165例如是一并形成，而同时包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质；栅极结构180的掩模层187与位线160的掩模层167例如是一并形成，而同时包含氧化硅、氮化硅或碳氮化硅(SiCN)等。由此，可整合各位线160与栅极结构180的制作工艺。
后续，可接着形成环绕各位线160与栅极结构180的第一层间隙壁211、212。需特别说明的是，位于各位线160两侧的第一层间隙壁211与位于栅极结构180两侧的第一层间隙壁212例如是通过不同的沉积与蚀刻制作工艺而形成，使第一层间隙壁211、212分别具有不同的材质。举例来说，可先进行第一层间隙壁212的制作工艺，使第一层间隙壁212包含氧化硅或氮氧化硅(SiON)，再进行第一层间隙壁211的制作工艺，而使第一层间隙壁211可包含氮化硅，但不以此为限。此外，在第一层间隙壁212的该制作工艺中，可在进行一回蚀刻(etching back)制作工艺时，一并移除一部分的掩模层187，使栅极结构180的整体高度低于各位线160，如图1所示。后续，在栅极结构180两侧的基底100内形成源极/漏极(未绘示)，以构成一晶体管(未绘示)。
继续形成环绕各位线160的第二层间隙壁213，并使第二层间隙壁213覆盖在第一层间隙壁211上，如图2所示。第二层间隙壁213的制作工艺例如是先在基底100形成一材料层(未绘示)，同时覆盖位于基底100存储器区101的位线160与位于基底100周边区102的栅极结构180；然后，在该材料层上形成仅覆盖存储器区101的一掩模(未绘示)，并在该掩模的覆盖下进行一蚀刻制作工艺，完全移除覆盖在栅极结构180上的该材料层。接着，在移除该掩模后，再进行一回蚀刻制作工艺，形成仅位于第一层间隙壁211两侧的第二层间隙壁213。其中，该材料层较佳是包含与第一层间隙壁211具显著蚀刻选择的材质，如非晶硅等含硅材质，由此，该回蚀刻制作工艺即可在不需额外设置任何掩模的前提下进行，形成仅位于存储器区101的第二层间隙壁213。
而后，依序在基底100上形成一侧壁材料层200以及一层间介电层(interlayerdielectric layer,ILD)220，如图3所示。侧壁材料层200是全面地覆盖在位于存储器区101的各位线160、第一层间隙壁211与第二层间隙壁213，以及位于周边区102的栅极结构180与第一层间隙壁212之上。其中，侧壁材料层200例如是包含与第二层间隙壁213具显著蚀刻选择的材质，较佳是氮化硅等与间隙壁211的材质相同的材质，但不以此为限。而层间介电层220则例如是包含与侧壁材料层200具蚀刻选择的材质，较佳是介电常数较低的一介电材质，如氧化硅等。在一实施例中，层间介电层220的制作工艺例如是先全面地在基底100上覆盖一介电材质，填入各位线160之间的空间并覆盖各位线160与栅极结构180，然后进行一平坦化制作工艺，例如是一化学机械研磨(chemical-mechanical polishing,CMP)制作工艺，形成整体上具有平坦的顶表面的层间介电层220。其中，位于存储器区101的层间介电层220，其顶表面是与位于各位线160上方的侧壁材料层200齐平，而位于周边区102的层间介电层220，其顶表面则是高过栅极结构180的顶表面。换言之，层间介电层220仅覆盖至各位线160的侧壁，并未覆盖各位线160的顶表面，但层间介电层220则完全覆盖栅极结构180，如图3所示。
如图4及图5所示，依序在存储器区101与周边区102内形成接触沟槽170、190。首先，利用自对准双重曝光技术(self-aligned double patterning lithography,SADP)在存储器区101的层间介电层220内形成多个接触沟槽170。在本实施例中，该蚀刻制作工艺是移除各位线160之间所有的层间介电层220及其下方的侧壁材料层200，使各位线160之间的基底100与浅沟槽隔离110可被暴露出来，如图4所示。并且，在各接触沟槽170内形成直接接触基底100及/或浅沟槽隔离110的一导体层171，例如是一金属硅化物(silicide)层或是一硅层。
在移除该图案化掩模层后，接着形成一图案化掩模层(未绘示)，该图案化掩模层覆盖覆盖全部的存储器区101与部分的周边区102，然后，进行一蚀刻制作工艺，例如是一干蚀刻制作工艺，以在周边区102的层间介电层220内形成多个接触沟槽190，如图5所示。接触沟槽190是穿过层间介电层220与侧壁材料层200而直接接触至栅极结构180两侧的该源极/漏极，而后，完全移除该图案化掩模层。
如图6所示，在基底100上全面性地形成一金属导电层230，例如是包含一阻障层(钛/氮化钛,未绘示)与钨等低阻值的金属材质，但不以此为限。在本实施例中，金属导电层230不仅填满位于存储器区101的接触沟槽170与位于周边区102的接触沟槽190，更进一步覆盖至各位线160与层间介电层220上。然后，图案化金属导电层230，形成分别位于存储器区101与周边区102内的插塞175、195。
具体来说，例如是先进行一第一蚀刻制作工艺，在金属导电层230内形成多条朝方向D延伸的开口(未绘示)，以暴露出各位线160的顶表面与其两侧的第一层间隙壁211、第二层间隙壁213。换言之，该第一蚀刻制作工艺是完全移除覆盖在各位线160、第一层间隙壁211与第二层间隙壁213上方的金属导电层230，再进一步蚀刻其下的侧壁材料层200，而形成覆盖在第二层间隙壁213上的第三层间隙壁215。因此，第三层间隙壁215具有高于第一层间隙壁211与第二层间隙壁213顶面的一顶表面，如图7所示。由此，位于各位线160两侧的三层间隙壁211、213、215即共同构成一复合间隙壁210，其中，位于中间的间隙壁213较佳具有不同于第一层间隙壁211与第二层间隙壁213的材质，如多晶硅等，而可作为一中间硅层。另一方面，位于周边区102的侧壁材料层200因是盖在栅极结构180上，而不会自该开口暴露出，故不会再被蚀刻而仍是整体地覆盖在栅极结构180上作为一侧壁层201，如图7所示。
接着，在一掩模层(未绘示)的覆盖下，进行一第二蚀刻制作工艺。该掩模层包含多个垂直于方向D的掩模图案(未绘示)，利用该第二蚀刻制作工艺依序移除未被该掩模图案覆盖的金属导电层230，将位于存储器区101内的金属导电层230图案化为插塞175，同时将位于周边区102内的金属导电层230图案化为插塞195，如图7所示。在本实施例中，位于存储器区101内的插塞175在垂直方向D的一方向上是与位线160交错排列，且各插塞175其是由导体层171与图案化的金属导电层230所共同组成。由此，各插塞175可作为一存储节点(storage node,SNC)，电连接至该埋藏式字符线两侧的基底100，其中，插塞175的上半部是高于各位线160的顶表面，而可作为电连接该存储节点的一接触垫(conductive pad)，如图7所示。另一方面，位于周边区102内的插塞195则完全由图案化的金属导电层230组成，并电连接至栅极结构180的该源极/漏极。
后续，进行一蚀刻制作工艺，完全移除复合间隙壁210中的第二层间隙壁213。需说明的是，在图案化金属导电层230后，复合间隙壁210即可被暴露出来，因此，该蚀刻制作工艺是利用图案化的金属导电层230作为蚀刻掩模，并搭配第二层间隙壁213与其他两层间隙壁211、215之间显著的蚀刻选择来进行，进而可仅移除由含硅材质构成的第二层间隙壁213。由此，可在复合间隙壁210中形成位于第一层间隙壁211与第三层间隙壁215之间的一空隙(air gap)层213a，如图8所示。
最后，形成一盖层240，同时覆盖在存储器区101的各位线160、复合间隙壁210，以及周边区102的栅极结构180之上。在本实施例中，盖层240例如是包含与层间介电层220具蚀刻选择的一介电材质，如氮化硅，但不以此为限。盖层240的制作工艺例如是先整体性地形成一帽盖材料层，然后，进行一平坦化制作工艺，例如是一化学机械研磨制作工艺，而形成与插塞175、195顶表面齐平的盖层240。详细来说，形成在存储器区101内的盖层241是覆盖并直接接触各位线160与复合间隙壁210的顶表面，而可使空隙层213被埋设在第一层间隙壁211、第三层间隙壁215与盖层241之间，如图9所示。此外，一部分的盖层240还可进一步位于各插塞175之间，并与之接触。另一方面，形成在周边区的盖层242则是位于插塞195之间，并直接接触部分的层间介电层220。也就是说，该部分的层间介电层220是位于盖层242与栅极结构180之间，使得盖层242不会直接接触下方栅极结构180，如图9所示。
由此，即完成本发明较佳实施例中的半导体元件。根据本实施例的形成方法，其是在形成该存储节点与该接触垫后，直接利用该接触垫作为蚀刻掩模，并配合各间隙壁间显著的蚀刻选择，而在复合间隙壁结构210中形成空隙层213a。也就是说，本实施例的空隙层213a是通过移除复合间隙壁结构210中唯一由含硅材质构成的第二层间隙壁213而形成，因此，其并不需额外形成蚀刻掩模，另一方面，形成在周边区102内元件，如层间介电层220等，也可免于受到空隙层213a制作工艺的影响，使层间介电层220的材质可选择使用介电常数较低的介电材质。由此，本实施例可在制作工艺简化的前提下，形成空隙层213a。
整体来说，本发明的半导体元件，是在存储节点与接触垫的制作工艺后，直接利用该接触垫作为蚀刻掩模来形成空隙层。而该空隙层是通过移除复合间隙壁中唯一由含硅材质构成的中间硅层而形成，由此，可在避免影响其他区域内制作工艺的前提下，形成空隙层。本实施例的方法不仅具有制作工艺简化的效果，更可使所形成的元件具有较佳的元件效能。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (18)

1.一种半导体元件的形成方法，其特征在于包含：
提供一基底，该基底包含存储器区与周边区；
在该基底的该存储器区形成多个位线，各该位线的两侧形成一复合间隙壁，该复合间隙壁包含中间硅层；
在该基底的周边区形成至少一栅极结构；
形成一介电层，该介电层覆盖在该存储器区与该周边区上；
在该介电层内形成多个插塞，该些插塞分别位于该存储器区与该周边区内；
移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层；以及
形成一盖层，覆盖在该空隙层与该介电层上。
2.依据权利要求1所述的半导体元件的形成方法，其特征在于，该盖层与该些插塞的顶表面齐平。
3.依据权利要求1所述的半导体元件的形成方法，其特征在于，该盖层接触该些插塞。
4.依据权利要求3所述的半导体元件的形成方法，其特征在于，该些插塞的形成还包含：
在该介电层内形成位于存储器区内的多个第一插塞；以及
在该介电层内形成位于周边区内的多个第二插塞。
5.依据权利要求4所述的半导体元件的形成方法，其特征在于，该盖层是形成在该些第二插塞之间，使一部分的介电层位于该盖层与该栅极结构之间。
6.依据权利要求4所述的半导体元件的形成方法，其特征在于，该些第二插塞是在该第一插塞形成后形成。
7.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：
在该介电层内形成多个沟槽；
形成一导电层，填入该些沟槽；以及
图案化该导电层，以形成该些插塞。
8.依据权利要求1所述的半导体元件的形成方法，其特征在于，该介电层相对于该中间硅层具有蚀刻选择。
9.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：
在各该位线的两侧形成一第一层；
在该第一层上形成该中间硅层；以及
在该中间硅层上形成一第三层，其中该第一层与该第三层具有不同于该中间硅层的材质。
10.依据权利要求9所述的半导体元件的形成方法，其特征在于，该第三层的形成包含：
形成一材料层，覆盖在该中间硅层、该第一层、该些位线以及该些栅极结构上；以及
进行一蚀刻制作工艺，以在该存储器区形成该第三层，并在该周边区形成一侧壁层，该侧壁层覆盖在该些栅极结构上。
11.一种半导体元件，其特征在于包含：
基底，包含存储器区与周边区；
多个位线，相互平行地设置在该基底的该存储器区上，其中各该位线的两侧具一复合间隙壁，该复合间隙壁包含第一层、空隙层与第三层；
至少一晶体管，设置在该基底的该周边区上；
介电层，设置在该基底上，覆盖该些位线与该晶体管；
多个第一插塞，设置该介电层内并位于该存储器区内；
多个第二插塞，设置该介电层内并位于该周边区内；以及
盖层，设置在该存储器区与该周边区内，其中，位于该周边区内的该盖层是介于该些第二插塞之间，并使一部分的该介电层位于该盖层与该晶体管之间。
12.依据权利要求11所述的半导体元件，其特征在于，该盖层与该介电层具有不同的材质。
13.依据权利要求11所述的半导体元件，其特征在于，该第一层与该第三层具有相同的材质。
14.依据权利要求11所述的半导体元件，其特征在于，该盖层具有与该第一层或该第三层相同的材质。
15.依据权利要求11所述的半导体元件，其特征在于，还包含：
侧壁层，覆盖在该晶体管上，该侧壁层具有与该第三层相同的材质。
16.依据权利要求11所述的半导体元件，其特征在于，该些第二插塞的顶表面与该盖层的顶表面齐平。
17.依据权利要求16所述的半导体元件，其特征在于，该盖层直接接触该些第二插塞。
18.依据权利要求11所述的半导体元件，其特征在于，该些第一插塞的顶表面高于该些位线的顶表面。
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