CN104347592A - 具有气隙的半导体器件及其制造方法 - Google Patents

具有气隙的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件包括：多个第一导电结构，其形成在衬底之上；第二导电结构，每个形成在第一导电结构中的相邻的第一导电结构之间；气隙，每个形成在第二导电结构与第二导电结构的相邻的第一导电结构之间；第三导电结构，每个覆盖气隙的一部分；以及覆盖结构，每个覆盖气隙的其它部分。

Description

具有气隙的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2013年7月31日提交的韩国专利申请第10-2013-0091075号的优先权，其全文通过引用并入本文中。
技术领域
本发明的示例性实施例涉及半导体器件，更具体地，涉及包括气隙的半导体器件和用于制造半导体器件的方法。
背景技术
半导体器件通常包括插入相邻的导电结构之间的电介质材料。随着半导体器件高度集成，导电结构之间的距离变窄，从而增加了寄生电容。寄生电容的增加使半导体器件的性能劣化。
在用于减小寄生电容的方法中有减小电介质材料的介电常数的方法。然而，由于电介质材料具有高介电常数，因此在减小寄生电容上有所限制。
发明内容
本发明的示例性实施例针对半导体器件以及用于制造半导体器件的方法，所述半导体器件可在相邻的导电结构之间具有减小的寄生电容。
根据本发明的一个实施例，一种半导体器件包括：多个第一导电结构，其形成在衬底之上；一个或更多个第二导电结构，每个形成在第一导电结构中的相邻的第一导电结构之间；一个或更多个气隙，每个形成在第二导电结构与第二导电结构的相邻的第一导电结构之间；一个或更多个第三导电结构，每个覆盖气隙的一部分；以及一个或更多个覆盖结构，每个覆盖气隙的其它部分。
根据本发明的另一实施例，一种半导体器件包括：隔离结构，其形成在衬底之上并包括一个或更多个开口；一个或更多个第一导电结构，每个在衬底上形成在所述开口中；一个或更多个气隙，每个形成在第一导电结构的侧壁与开口的侧壁之间；一个或更多个第二导电结构，每个覆盖气隙的一部分；以及一个或更多个覆盖结构，每个覆盖气隙的其它部分。
根据本发明的进一步的实施例，一种用于制造半导体器件的方法包括：在衬底之上形成绝缘层；通过刻蚀绝缘层来形成开口；形成初步第一导电结构，所述初步第一导电结构包括形成在开口内的第一导电结构和形成在第一导电结构的侧壁与开口的侧壁之间的牺牲间隔件；形成第二导电结构，所述第二导电结构覆盖第一导电结构的一部分以及牺牲间隔件的一部分；通过去除牺牲间隔件来形成气隙；以及形成覆盖结构，所述覆盖结构用于覆盖气隙的一部分。
根据本发明的又再进一步的实施例，一种用于制造半导体器件的方法包括：在衬底之上形成多个第一导电结构；在第一导电结构之间形成绝缘层；通过刻蚀绝缘层来形成一个或更多个开口；在相应的开口中形成一个或更多个初步第二导电结构，其中，初步第二导电结构包括形成在开口内的第二导电结构和形成在第二导电结构的侧壁与开口的侧壁之间的牺牲间隔件；在相应的初步第二导电结构之上形成一个或更多个第三导电结构，其中，第三导电结构覆盖第二导电结构的一部分和牺牲间隔件的一部分；通过去除相应的牺牲间隔件来形成一个或更多个气隙；以及形成一个或更多个覆盖结构，所述一个或更多个覆盖结构用于覆盖相应的气隙。根据本发明的实施例，可通过在导电结构之间形成气隙来减小寄生电容。
根据本发明的实施例，由于以导电结构和覆盖结构覆盖气隙，因此可在后续的工艺中稳定地保护气隙。
根据本发明的实施例，由于欧姆接触层形成在宽的区域中，因此可减小接触电阻。
根据本发明的实施例，可通过增加导电结构中所包括的含金属材料的体积来减小导电结构的电阻。
附图说明
图1A是示出根据本发明的第一实施例的半导体器件的截面图；
图1B是示出根据本发明的第一实施例的修改例的半导体器件的截面图；
图1C是示出根据本发明的第一实施例及其修改例的半导体器件的平面图；
图2A至2L是说明根据本发明的第一实施例的用于制造半导体器件的方法的截面图；
图3A是示出根据本发明的第二实施例的半导体器件的截面图；
图3B是示出根据本发明的第二实施例的修改例的半导体器件的截面图；
图3C是示出根据本发明的第二实施例及其修改例的半导体器件的平面图；
图4A至4K是说明根据本发明的第二实施例的用于制造半导体器件的方法的截面图；
图5A至5D是示出本发明的第二实施例的比较例的截面图；
图6A是示出存储器单元的一部分的截面图；
图6B是示出图6A的存储器单元的平面图；
图6C是示出沿着图6B的线B-B’取得的存储器单元的截面图；
图7A至7L是示例性说明用于制造存储器单元的方法的截面图；
图8示出根据本发明的实施例的存储卡；以及
图9是示出根据本发明的实施例的电子系统。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相似附图标记涉及本发明的不同附图和实施例中的相似部分。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施方式的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。在本说明书中还要注意，“连接/耦接”不仅涉及一个部件直接与另一部件耦接，而且还涉及经由中间部件与另一部件耦接。此外，只要不在句子中特意提及，单数形式可以包括复数形式。
图1A是示出根据本发明的第一实施例的半导体器件的截面图。图1B是示出根据本发明的第一实施例的修改例的半导体器件的截面图。图1C是示出根据本发明的第一实施例及其修改例的半导体器件的平面图。
参考图1A，绝缘层12形成在衬底11之上，然后开口13形成在绝缘层12中。开口13使衬底11的表面暴露。第一导电结构22形成在每个开口13中。气隙23形成在第一导电结构22的侧壁与开口13的侧壁之间。形成有用于覆盖气隙23的一部分的第二导电结构20，以及形成有用于覆盖气隙23的未被第二导电结构20覆盖的其它部分的覆盖结构24。
衬底11包括半导体衬底。具体而言，衬底11可为硅衬底、锗硅衬底、或绝缘体上硅（SOI）衬底。绝缘层12包括电介质材料。具体地，绝缘层12包括低k电介质材料。绝缘层12可为氮化硅层或氧化硅层。绝缘层12可为层间电介质（ILD）层。
开口13可具有孔形或线形。举例来说，开口13可定义为接触孔、通孔、穿通孔、沟槽、或凹陷。当开口13为接触孔时，第一导电结构22为插塞（plug）。
第一导电结构22包括第一导电图案15、第二导电图案18和第三导电图案19。第一导电图案15是通过在开口13中被凹陷来形成的。第二导电图案18形成在第一导电图案15之上，第三导电图案19形成在第二导电图案18之上。第一导电图案15在第一导电结构22中占据比第三导电图案19小的体积。气隙23形成在第三导电图案19的侧壁与开口13的侧壁之间。第一导电图案15包括含硅层。第一导电图案15可包括多晶硅。多晶硅可以利用杂质掺杂。第二导电图案18和第三导电图案19包括含金属层。作为例子，第二导电图案18包括金属硅化物，第三导电图案19包括金属层。第二导电图案18作用为第一导电图案15与第三导电图案19之间的欧姆接触层。第二导电图案18可包括硅化钴。硅化钴可具有“CoSi2”相。第三导电图案19可包括钨。第一导电结构22具有层叠结构，在其中层叠有多晶硅层、硅化钴层和钨层。由于第三导电图案19的体积大于第一导电图案15的体积，因此在决定第一导电结构22的电阻时第三导电图案19占支配地位。因此，通过包括金属成分的第三导电图案19而大大地减小了第一导电结构22的电阻。气隙23形成在第三导电图案19的侧壁与开口13的侧壁之间。
气隙23可随着牺牲材料的去除而形成。在形成第一导电图案15和第二导电图案18之后，在开口13的侧壁上形成牺牲层。随后，在形成第三导电图案19之后去除牺牲层。这将在稍后说明。在开口13的侧壁上还形成有间隔件14。
第二导电结构20与第一导电结构22的一部分重叠，并覆盖气隙23的一部分。第二导电结构20可延伸至绝缘层12的上表面。第二导电结构20包括含金属层。第二导电结构20可包括钨层。
覆盖结构24覆盖第二导电结构20的上部，并覆盖未被第二导电结构20覆盖的剩余的气隙23。覆盖结构24包括电介质材料。覆盖结构24包括氮化硅或氧化硅。覆盖结构24可包括通过等离子体增强化学气相沉积（PECVD）方法制造的氮化硅。由于气隙23具有狭窄的入口、即宽度，因此气隙23可在不被填充的情况下被覆盖。
凹陷21被形成为自对准至第二导电结构20的边缘，并且是通过使第一导电结构22的一部分和气隙23的一部分凹陷来形成的。可通过使绝缘层12的一部分凹陷来形成凹陷21。覆盖结构24间隙填充凹陷21。
由于覆盖结构24形成在凹陷21上，因此在后续的工艺中以凹陷21的深度覆盖气隙23。
根据本发明的第一实施例的半导体器件中包括的气隙23形成在第三导电图案19与绝缘层12之间。
参考图1B，在没有凹陷21的情况下，以覆盖结构24和第二导电结构20覆盖气隙23。
参考图1C，气隙23被第二导电结构20和覆盖结构24覆盖。气隙23的一部分被第二导电结构20覆盖，并且气隙23的其它部分被覆盖结构24覆盖。
根据本发明的第一实施例和第一实施例的修改例，第一导电结构22可为插塞。第二导电结构20可为插塞或线层。第一导电结构22和第二导电结构20可形成多层插塞。第一导电结构22和第二导电结构20可以是用于将晶体管与存储器元件耦合的插塞。第一导电结构22和第二导电结构20可以是用于将晶体管与金属线耦合的插塞。此外，第一导电结构22可为线层，第二导电结构20可为插塞。此处，线层包括位线、金属线、栅电极、字线、或贯穿电极。虽然在图中未示出，但在第二导电结构20之上可进一步形成第三导电结构。第三导电结构可以是电连接至第二导电结构20的存储器元件的一部分。存储器元件可包括由存储节点、电介质层和平板节点形成的电容器，第三导电结构可包括存储节点。存储器元件可以不同的形状实现。举例来说，存储器元件可包括可变电阻材料。存储器元件可具有层叠结构，在其中顺序地层叠第一电极、可变电阻材料和第二电极，第三导电结构可包括电连接至第二导电结构20的第一电极。数据可根据可变电阻材料的电阻而被储存和识别，可变电阻材料的电阻根据施加至第一电极和第二电极的电压而变化。可变电阻材料可包括相变材料或磁性隧穿结。
图2A至2L是说明根据本发明的第一实施例的用于制造半导体器件的方法的截面图。
参考图2A，在衬底11之上形成绝缘层12。衬底11包括半导体衬底。具体地，衬底11含硅。衬底11包括硅衬底、锗硅衬底、或绝缘体上硅（SOI）衬底。绝缘层12包括低k电介质材料。绝缘层12可为氮化硅层或氧化硅层。
随后，在绝缘层12中形成开口13。通过刻蚀绝缘层12来形成开口13，以使衬底11的表面暴露。开口13可具有孔形或线形。开口13可定义为接触孔、通孔、穿通孔、沟槽、或凹陷。当多个开口13以它们之间预定的间隙规则地设置时，可形成开口阵列。可使用掩模图案（未示出）来刻蚀绝缘层12。掩模图案可包括光致抗蚀剂图案或通过使用光致抗蚀剂图案而图案化的硬掩模图案。
参考图2B，在每个开口13的侧壁上形成间隔件14。通过形成包括开口13的绝缘层（未示出）并执行回蚀工艺来形成间隔件14。间隔件14包括低k电介质材料。间隔件14可包括氮化硅。随着间隔件14的形成，暴露出位于开口13下方的衬底11的表面。根据本发明的另一实施例，可省略间隔件14。
参考图2C，形成第一导电层15A。第一导电层15A形成在包括间隔件14的绝缘层12之上以填充开口13。第一导电层15A包括可硅化材料。第一导电层15A可包括含硅层。第一导电层15A可包括可利用杂质掺杂的多晶硅。第一导电层15A与衬底11的表面接触。
参考图2D，形成第一导电图案15B。将图2C所示的第一导电层15A在开口13中凹陷以形成第一导电图案15B。也可通过对图2C所示的第一导电层15A执行回蚀工艺来形成第一导电图案15B。第一导电图案15B具有凹陷得低于绝缘层12的上表面的表面。第一导电图案15B的高度可调整为尽可能低，以最小化其占导电结构的总体积的份额。因此，可减小导电结构的电阻。
参考图2E，形成牺牲间隔件16。牺牲间隔件16在第一导电图案15B之上形成在开口13的侧壁上。可通过选择性刻蚀牺牲层（未示出）来形成牺牲间隔件16。可使用干法刻蚀工艺来形成牺牲间隔件16。举例来说，干法刻蚀工艺可包括回蚀工艺。通过形成牺牲间隔件16的刻蚀工艺，可暴露出第一导电图案15B的上表面以及绝缘层12的上表面。牺牲间隔件16在后续工艺中被去除以形成气隙。牺牲间隔件16可包括对绝缘层12具有刻蚀选择性的材料。牺牲间隔件16可包括电介质材料。牺牲间隔件16可包括与绝缘层12和间隔件14的材料不同的材料。举例来说，当间隔件14包括氮化硅时，牺牲间隔件16可包括氧化硅。还可通过层叠氧化硅和氮化硅来形成牺牲间隔件16。可在通过沉积氧化硅并执行回蚀工艺而暴露出第一导电图案15B的上表面之后执行氮化硅的沉积和回蚀工艺。因此，间隔件14和牺牲间隔件16可具有NO（氮化物-氧化物）或NON（氮化物-氧化物-氮化物）的结构。
在形成牺牲间隔件16时或在形成牺牲间隔件16后，可将第一导电图案15B的表面凹陷至预定深度（参考附图标记“15C”）。这是为了增加用于在后续工艺中形成硅化物层的反应区域。
参考图2F，形成可硅化层17。在包括牺牲间隔件16和第一导电图案15B的衬底结构之上保形地形成可硅化层17。可硅化层17包括通过与第一导电图案15B硅化反应而形成金属硅化物的材料。可硅化层17包括可硅化金属层。可硅化金属层可包括含有例如钴的金属原子的含金属层。当第一导电图案15B包括多晶硅时，可硅化层17可包括钴。可通过物理气相沉积（PVD）工艺沉积可硅化层17。
当如上所述形成可硅化层17时，在可硅化层17与第一导电图案15B之间增加了用于形成硅化物的反应区域。举例来说，增加的反应区域包括基于第一导电图案15B的凹陷表面的第一反应区域A1以及基于第一导电图案15B的突出部的第二反应区域A2。反应区域的增加源自第一导电图案15B在线宽上的增加。这将通过参考下列的比较例来说明。
虽然在图中未示出，但是可在可硅化层17之上形成保护层。可在可硅化层17之上保形地形成保护层。保护层保护硅化物层免于在后续的硅化工艺中受侵蚀。保护层包括金属氮化物。保护层包括含钛层。保护层可包括氮化钛（TiN）。可通过层叠钛和氮化钛（Ti/TiN）来形成保护层。
参考图2G，形成第二导电图案18。可通过退火工艺18A形成第二导电图案18。通过退火工艺18A，第一导电图案15B与可硅化层17彼此起反应以形成第二导电图案18。退火工艺18A引起硅化反应。具体地，硅化反应在第一导电图案15B与可硅化层17之间的界面上发生，以形成包括金属硅化物层的第二导电图案18。退火工艺18A可在接近200℃的温度或更高的温度执行，以引起第一导电图案15B与可硅化层17之间的硅化反应。退火工艺18A包括快速热退火（RTA）工艺。通过退火工艺18A，第一导电图案15B的硅原子与可硅化层17的金属原子彼此起反应以形成第二导电图案18。第二导电图案18可包括硅化钴。在本发明的此实施例中，第二导电图案18可包括“CoSi2相”的硅化钴。为此目的，可执行两次退火工艺18A。举例来说，可在接近400℃的温度至接近600℃的温度执行初次退火工艺。作为初次退火工艺的结果，形成“CoSix相”（x=0.1至1.5）的硅化钴。随后，执行二次退火工艺。二次退火工艺包括快速热退火（RTA）工艺。二次退火工艺可在比初次退火工艺高的温度执行。二次退火工艺可在接近600℃至接近800℃的温度执行。可在执行去除未反应的可硅化层17A的工艺之后执行二次退火工艺。二次退火工艺改变第二导电图案18的相。举例来说，作为初次退火工艺的结果，形成“CoSix相”（x=0.1至1.5）的硅化钴，“CoSix相”（x=0.1至1.5）的硅化钴通过二次退火工艺相变为“CoSi2相”的硅化钴。在硅化钴之中，“CoSi2相”的硅化钴具有最低的电阻率。
在形成第二导电图案18之后，可能有未反应的可硅化层17A保留。第一导电图案15B的体积可减小，由附图标记“15”所表示。
在退火工艺18A期间，由于参与硅化反应的硅的反应区域（参见图2F的A1和A2）因为第一导电图案15B的凹陷表面和突出部而增加，因此可形成具有低电阻率的“CoSi2相”的硅化钴。当第一导电图案15B的表面未凹陷时，参与硅化反应的硅的反应区域不足，以致可能形成具有高电阻率的“Co2Si相”的硅化钴。
如上文所述，当形成“CoSi2相”的硅化钴用于第二导电图案18时，不仅接触电阻减小，甚至在具有微线宽的开口13的狭小区域中也可形成低电阻的硅化钴。第二导电图案18作用为第一导电图案15与第三导电图案之间的欧姆接触层。
参考图2H，去除图2G所示的未反应的可硅化层17A。
随后，在第二导电图案18之上形成第三导电图案19A。第三导电图案19A形成在第二导电图案18之上以填充开口13。第三导电图案19A可包括含金属层。第三导电图案19A可包括含钨材料。第三导电图案19A可包括钨层或钨化合物层。第三导电图案19A可具有与绝缘层12相同的高度。第三导电图案19A的线宽比第一导电图案15窄。第三导电图案19A高于第一导电图案15。因此，在形成于开口13中的导电结构内，第三导电图案19A的体积大于第一导电图案15的体积。
如上文所述，在开口13内形成包括第一导电图案15、第二导电图案18、第三导电图案19A和牺牲间隔件16的初步第一导电结构。在初步第一导电结构的侧壁与开口13之间形成有间隔件14。牺牲间隔件16形成为包围第三导电图案19A的侧壁。
参考图2I，在第三导电图案19A之上形成第四导电层20A。第四导电层20A包括含金属层。第四导电层20A可包括含钨材料。第四导电层20A可包括钨层或钨化合物层。第四导电层20A可具有包括含金属层的层叠结构。
参考图2J，形成第四导电图案20。通过刻蚀图2I所示的第四导电层20A来形成第四导电图案20。可使用掩模图案（未示出）来形成第四导电图案20。第四导电图案20是覆盖第三导电图案19A的一部分的图案。因此，通过第四导电图案20，暴露出第三导电图案19A的一部分、间隔件14的一部分和牺牲间隔件16的一部分。
随后，第三导电图案19A被自对准至第四导电图案20的边缘并被刻蚀至预定深度。被自对准至第四导电图案20的边缘，牺牲间隔件16、间隔件14以及绝缘层12被部分地刻蚀至预定深度。结果，形成凹陷21。在形成凹陷21之后，第三导电图案保留如附图标记“19”所表示的。在形成凹陷21时，可使用掩模图案（未示出）作为刻蚀掩模。当在平面图上观看时，保留的第三导电图案19的一部分被第四导电图案20覆盖，且凹陷21使保留的第三导电图案19的另一部分暴露。
如上文所述，通过形成凹陷21而在开口13内形成第一导电结构22。第一导电结构22包括第一导电图案15、第二导电图案18和保留的第三导电图案19。第四导电图案20变成第二导电结构。在形成凹陷21的同时部分地刻蚀牺牲间隔件16。在部分地刻蚀牺牲间隔件16之后，被刻蚀且暴露的牺牲间隔件16保留如附图标记“16A”所表示的，被第四导电图案20覆盖的牺牲间隔件16保留如附图标记“16B”所表示的。
参考图2K，去除包括牺牲间隔件16A和16B的牺牲间隔件16。执行剥除工艺以去除牺牲间隔件16。剥除工艺包括清洗工艺。清洗工艺使用能够去除牺牲间隔件16的湿化学品。湿化学品去除第四导电图案20下方的牺牲间隔件16B。剥除工艺可包括在刻蚀第四导电图案20之后执行的清洗工艺，在此情况下，在无需额外工艺的情况下去除牺牲间隔件16。
牺牲间隔件16通过剥除工艺来去除，且牺牲间隔件16所占据的空间变成气隙23。
参考图1C和2J，包括牺牲间隔件16A和16B的牺牲间隔件16形成为包围第三导电图案19。第四导电图案20覆盖牺牲间隔件16B，而未覆盖牺牲间隔件16A。能够去除牺牲间隔件16的湿化学品逐渐流经第四导电图案20进入牺牲间隔件16B，使得包围第三导电图案19的侧壁的包括牺牲间隔件16A和16B的牺牲间隔件16被去除。
气隙23存在于保留的第三导电图案19的侧壁与开口13的侧壁之间。气隙23的绝缘结构——间隔件14形成在保留的第三导电图案19的侧壁与开口13的侧壁之间。第二导电图案18在气隙23的下方暴露，但第一导电图案15并未暴露。如上文所述，通过剥除工艺而在保留的第三导电图案19的侧壁与开口13的侧壁之间形成气隙23。气隙23为包围型间隙，其包围保留的第三导电图案19的侧壁。
参考图2L，形成覆盖结构24。覆盖结构24包括电介质材料。覆盖结构24可包括具有低阶梯覆盖性的电介质材料。举例来说，可通过等离子体增强化学气相沉积（PECVD）工艺来形成覆盖结构24，因此，覆盖结构24可阻塞气隙23的入口。覆盖结构24包括氧化硅层或氮化硅层。覆盖结构24可以是通过PECVD工艺而形成的氮化硅层。覆盖结构24间隙填充凹陷21并覆盖气隙23。此外，覆盖结构24覆盖第四导电图案20的上部。可通过保形地加衬第一覆盖层（未示出）然后间隙填充第二覆盖层（未示出）来形成覆盖结构24。
如上文所述，气隙23的一部分被第四导电图案20覆盖，而气隙23的其它部分被覆盖结构24覆盖。
与开口13一起形成的第一导电结构22包括第一导电图案15、第二导电图案18和保留的第三导电图案19。包括第四导电图案20的第二导电结构电连接至第一导电结构22的上部。
根据本发明的第一实施例及其修改例，通过形成气隙23来改善第一导电结构22的电绝缘特性。举例来说，当有另一导电图案与第一导电结构22相邻时，两个导电图案之间的寄生电容减小。
此外，由于在形成第二导电图案18之后形成气隙23，因此第二导电图案18可形成在宽的区域中。因此，可减小界面电阻。
此外，由于包括含金属材料的保留的第三导电图案19具有比包括含硅材料的第一导电图案15更大的体积，因此可减小第一导电结构22的接触电阻。
图3A是示出根据本发明的第二实施例的半导体器件的截面图。图3B是示出根据本发明的第二实施例的修改例的半导体器件的截面图。图3C是示出根据本发明的第二实施例及其修改例的半导体器件的平面图。
参考图3A，多个导电结构形成在衬底31之上。每个导电结构包括第一导电结构34和第二导电结构46。具有气隙45的绝缘结构形成在第一导电结构34的侧壁与第二导电结构46的侧壁之间。间隔件35形成在第一导电结构34的侧壁上。气隙45形成在间隔件35与第二导电结构46的侧壁之间。第一导电结构34包括第一导电图案32和绝缘图案33。第二导电结构46包括第二导电图案38、第三导电图案41和第四导电图案42。气隙45的一部分被第三导电结构43覆盖。气隙45的其它部分被覆盖结构47覆盖。
衬底31包括半导体衬底。衬底31包括硅衬底、锗硅衬底、或绝缘体上硅（SOI）衬底。
第一导电结构34包括第一导电图案32。第一导电结构34可具有层叠结构，在其中层叠有第一导电图案32和绝缘图案33。第一导电图案32可包括含硅层或含金属层。第一导电图案32可包括在其中层叠的含硅层和含金属层。第一导电图案32可包括多晶硅、金属、金属氮化物、和/或金属硅化物。第一导电图案32可包括在其中层叠的多晶硅层和金属层。金属层可包括钨。
绝缘图案33包括电介质材料。绝缘图案33可包括氧化物或氮化物。硬掩模图案可为绝缘图案33。第一导电结构34和第二导电结构46可具有线形或柱形。此外，第一导电结构34和第二导电结构46之中的一个可具有沿着一个方向延伸的线形。另一个可具有柱形。举例来说，第一导电结构34可为线形结构，而第二导电结构46可为柱形结构。第一导电结构34规则地设置在衬底31之上，在它们之间有预定的间隙。第一导电结构34和第二导电结构46之中的一个可为栅结构或位线结构，而另一个可为接触插塞。接触插塞可包括存储节点接触插塞、着落插塞（landing plug）和金属接触插塞。举例来说，第二导电结构46可为接触插塞，且接触插塞可具有硅插塞、欧姆接触层和金属插塞的层叠结构。
第二导电结构46包括在相邻的第一导电结构34之间被凹陷而形成的第二导电图案38。第二导电结构46可具有层叠结构，所述层叠结构包括第二导电图案38、第三导电图案41和第四导电图案42。第二导电图案38可包括含硅层。第二导电图案38可包括多晶硅层。第四导电图案42可包括含金属层。第三导电图案41形成在第二导电图案38与第四导电图案42之间。第三导电图案41为第二导电图案38与第四导电图案42之间的欧姆接触层。第三导电图案41包括金属硅化物。金属硅化物包括硅化钴。硅化钴包括“CoSi2相”的硅化钴。
第二导电图案38的表面具有被凹陷得低于第一导电图案32的表面的高度。第四导电图案42的线宽比第二导电图案38的线宽窄，第四导电图案42的高度比第二导电图案38的高度高。因此，第四导电图案42的体积大于第二导电图案38的体积。具有开口（参考图3C的附图标记“37”）的绝缘结构（参考图3C的附图标记“36”）形成在相邻的第一导电结构34之间，第二导电结构46可形成在开口37内。开口37可暴露出相邻的第一导电结构34的侧壁。
间隔件35形成在第一导电结构34的侧壁上。间隔件35包括低k电介质材料。低k电介质材料包括氧化物或氮化物。间隔件35可包括氧化硅、氮化硅或金属氧化物。
可通过去除形成在第四导电图案42与间隔件35之间的牺牲材料来形成气隙45。
第三导电结构43与第二导电结构46的一部分重叠，同时覆盖气隙45的一部分。第三导电结构43可延伸至第一导电结构34的上表面。第三导电结构43包括含金属层。第三导电结构43可包括钨层。
覆盖结构47覆盖第三导电结构43的上部，同时覆盖气隙45的其它部分。覆盖结构47包括电介质材料。覆盖结构47包括氮化硅或氧化硅。覆盖结构47可包括通过等离子体增强化学气相沉积（PECVD）工艺而沉积的氮化硅。
通过自对准至第三导电结构43的边缘以及使第二导电结构46的一部分和气隙45的一部分凹陷来形成凹陷44。也可通过使第一导电结构34的一部分凹陷来形成凹陷44。覆盖结构47形成在凹陷44中。
参考图3B，气隙45被覆盖结构47和第三导电结构43覆盖，而没有凹陷44。
参考图3C，气隙45被第三导电结构43和覆盖结构47覆盖。气隙45的一部分被第三导电结构43覆盖，而气隙45的其它部分被覆盖结构47覆盖。气隙45形成在第一导电结构34与第四导电图案42之间。绝缘结构36形成在相邻的第一导电结构34之间。开口37形成在绝缘结构36中。第二导电结构46形成在开口37内。间隔件35形成在开口37的侧壁上。
根据本发明的第二实施例及其修改例，气隙45被第三导电结构43和覆盖结构47稳定地覆盖。在具有气隙45的情况下，第一导电结构34与第二导电结构46之间的寄生电容减小。
可在第三导电图案41和第四导电图案42形成在第二导电图案38之上之后形成气隙45。结果，可确保要形成第三导电图案41的区域宽。第二导电结构46的电阻可通过将为含硅层的第二导电图案38的体积最小化以及将为含金属层的第四导电图案42的体积最大化来减小。此外，在具有为欧姆接触层的第三导电图案41的情况下，电阻更加减小，且由于第三导电图案41形成在宽的区域中，因此界面电阻减小。
根据本发明的第二实施例及其修改例的第二导电结构46可为插塞。第三导电结构43可为插塞或线层。第二导电结构46和第三导电结构43可为多层插塞。举例来说，第二导电结构46可为第一插塞结构，第三导电结构43可为第二插塞结构。第二导电结构46具有层叠硅插塞、欧姆接触层和金属插塞的结构，且气隙45可形成在金属插塞的侧壁上。第二导电结构46和第三导电结构43可以是用于将晶体管与存储器元件耦合的插塞。第二导电结构46和第三导电结构43可以是用于将晶体管与金属线耦合的插塞。此外，第二导电结构46可为线层，第三导电结构43可为插塞。此处，线层包括位线、金属线、栅电极、字线或穿通硅通孔。虽然在图中未示出，但是可在第三导电结构43之上进一步形成第四导电结构。第四导电结构可为电连接至第三导电结构43的存储器元件的一部分。存储器元件可包括由存储节点、电介质层和平板节点形成的电容器，第四导电结构可包括存储节点。存储器元件可以不同的形式实现。举例来说，存储器元件可包括可变电阻材料。可通过顺序地层叠第一电极、可变电阻材料和第二电极来形成存储器元件，第四导电结构可包括电连接至第三导电结构43的第一电极。数据可根据可变电阻材料的电阻而被储存和识别，所述可变电阻材料的电阻根据施加至第一电极和第二电极的电压而变化。可变电阻材料可包括相变材料或磁性隧穿结。
图4A至4K是说明根据本发明的第二实施例的用于制造半导体器件的方法的截面图。
参考图4A，在衬底31之上形成多个第一导电结构34。衬底31包括半导体衬底。衬底31含硅。衬底31可包括硅衬底或锗硅衬底。此外，衬底31可包括绝缘体上硅（SOI）衬底。
形成在衬底31之上的第一导电结构34规则地设置，在它们之间具有预定的间隙。在第一导电层（未示出）之上形成硬掩模图案33以形成第一导电结构34。通过使用硬掩模图案33作为刻蚀掩模并刻蚀第一导电层（未示出）来形成第一导电图案32。形成层叠有第一导电图案32和硬掩模图案33的第一导电结构34。第一导电图案32包括含硅层或含金属层。举例来说，第一导电图案32可包括多晶硅或钨。此外，通过层叠含硅层和含金属层来形成第一导电图案32。举例来说，可通过层叠多晶硅层和钨层来形成第一导电图案32。在多晶硅层与钨层之间可进一步形成阻障层。第一导电图案32可为包括多晶硅层、含钛层和钨层的层叠结构。含钛层为阻障层，并可层叠钛（Ti）和氮化钛（TiN）。硬掩模图案33由电介质材料形成。
在所述多个第一导电结构34之上形成第一绝缘层35A。第一绝缘层35A包括低k电介质材料。第一绝缘层35A包括氮化物或氧化物。举例来说，第一绝缘层35A可包括氮化硅或氧化硅。在包括第一导电结构34的衬底结构之上保形地形成第一绝缘层35A。第一绝缘层35A是稍后变成间隔件的材料。
在第一绝缘层35A之上形成第二绝缘层36A。第二绝缘层36A可包括氧化硅。可在第一绝缘层35A之上形成第二绝缘层36A以填充第一导电结构34之间的空隙。第二绝缘层36A变成绝缘层36。
参考图4B，将第二绝缘层36A平坦化。可平坦化第二绝缘层36A以暴露出第一导电结构34之上第一绝缘层35A的表面。
通过刻蚀第二绝缘层36A来形成开口37。在形成开口37之后得到的绝缘层36未示出在截面图中。可使用掩模图案（未示出）来形成开口37。开口37可具有孔形或线形。开口37可形成在第一导电结构34之间。第一绝缘层35A可在每个开口37的侧壁上暴露出来。为了形成开口37，第二绝缘层36A可被刻蚀为对准第一导电结构34和第一绝缘层35A。
第一绝缘层35A可在开口37下方保留在衬底31之上。
随后，通过刻蚀第一绝缘层35A来暴露衬底31的表面。由于第一绝缘层35A被刻蚀，因此在每个第一导电结构34的侧壁上形成间隔件35。
根据本发明的另一实施例，在形成开口37之后形成间隔件35。也就是说，在形成开口37之后，在第一导电结构34和绝缘层36之上形成第一绝缘层35A。通过刻蚀第一绝缘层35A来形成间隔件35。根据本发明的又另一实施例，可省略间隔件35。
参考图4C，形成第二导电图案38A。在包括间隔件35的衬底结构之上形成填充开口37的第二导电层（未示出）。通过回蚀工艺来刻蚀第二导电层（未示出）。结果，形成在开口37中凹陷的第二导电图案38A。第二导电图案38A具有低于第一导电结构34的上表面的凹陷表面。第二导电图案38A包括可硅化材料。第二导电图案38A可包括含硅层。第二导电图案38A可包括多晶硅。多晶硅可以利用杂质掺杂。第二导电图案38A与衬底31的表面接触。第二导电图案38A的高度可控制为尽可能低。这是为了将第二导电图案38A在第二导电结构的总体积中所占的份额最小化。
参考图4D，形成牺牲间隔件39。在第二导电图案38A之上的每个开口37的侧壁上形成每个牺牲间隔件39。可通过选择性地刻蚀牺牲层（未示出）来形成牺牲间隔件39。可执行干法刻蚀工艺以形成牺牲间隔件39。举例来说，干法刻蚀工艺可包括回蚀工艺。通过形成牺牲间隔件39的刻蚀工艺，暴露出第二导电图案38A的上表面。牺牲间隔件39在后续工艺中被去除以形成气隙。牺牲间隔件39可包括电介质材料，牺牲间隔件39可包括氧化硅或氮化硅。可通过层叠氧化硅和氮化硅来形成牺牲间隔件39。
在形成牺牲间隔件39时或在形成牺牲间隔件39后，可将第二导电图案38A的表面凹陷至预定深度（参考附图标记“38C”）。凹陷的第二导电图案以附图标记“38B”来表示。第二导电图案38A被凹陷以加宽用于稍后形成硅化物层的反应区域。
参考图4E，形成可硅化层40。可在包括牺牲间隔件39和凹陷的第二导电图案38B的衬底结构之上保形地形成可硅化层40。可硅化层40包括通过与凹陷的第二导电图案38B的硅化反应而形成金属硅化物的材料。可硅化层40包括可硅化金属层。可硅化金属层可包括含有例如钴的金属原子的含金属层。当凹陷的第二导电图案38B包括多晶硅时，可硅化层40可包括钴。可通过物理气相沉积（PVD）工艺来沉积可硅化层40。
当如上所述形成可硅化层40时，在可硅化层40与凹陷的第二导电图案38B之间增加了用于形成硅化物的反应区域。举例来说，增加的反应区域包括基于凹陷的第二导电图案38B的凹陷表面的第一反应区域A1以及基于凹陷的第二导电图案38B的突出部的第二反应区域A2。反应区域的增加源自凹陷的第二导电图案38B在线宽上的增加。这将通过参考下列的比较例来说明。
虽然在图中未示出，但是可在可硅化层40之上形成保护层。可在可硅化层40之上保形地形成保护层。保护层保护硅化物层免于在后续的硅化工艺中受侵蚀。保护层包括金属氮化物。保护层包括含钛层。保护层可包括氮化钛（TiN）。可通过层叠钛和氮化钛（Ti/TiN）来形成保护层。
参考图4F，形成第三导电图案41。可通过退火工艺41A来形成第三导电图案41。通过退火工艺41A，凹陷的第二导电图案38B与可硅化层40彼此起反应以形成第三导电图案41。退火工艺41A引起硅化反应。具体地，硅化反应在凹陷的第二导电图案38B与可硅化层40之间的界面上发生，以形成包括金属硅化物层的第三导电图案41。退火工艺41A可在接近200℃的温度或更高的温度执行，以引起可硅化层40与凹陷的第二导电图案38B之间的硅化反应。退火工艺41A包括快速热退火（RTA）工艺。通过退火工艺41A，凹陷的第二导电图案38B的硅原子与可硅化层40的金属原子彼此起反应以形成第三导电图案41。第三导电图案41可包括硅化钴。在本发明的此实施例中，第三导电图案41可包括“CoSi2相”的硅化钴。为此目的，可执行两次退火工艺41A。举例来说，可在接近400℃的温度至接近600℃的温度执行初次退火工艺。作为初次退火工艺的结果，形成“CoSix相”（x=0.1至1.5）的硅化钴。随后，执行二次退火工艺。二次退火工艺包括快速热退火（RTA）工艺。二次退火工艺可在比初次退火工艺更高的温度执行。二次退火工艺可在接近600℃的温度至接近800℃的温度执行。二次退火工艺改变第三导电图案41的相。举例来说，形成“CoSix相”（x=0.1至1.5）的硅化钴是初次退火工艺的结果，“CoSix相”（x=0.1至1.5）的硅化钴通过二次退火工艺而相变为“CoSi2相”的硅化钴。在硅化钴之中，“CoSi2相”的硅化钴具有最低的电阻率。
在形成第三导电图案41之后，可能有未反应的可硅化层40A保留。凹陷的第二导电图案38B的体积可减小，由附图标记“38”所表示。
在退火工艺41A期间，由于参与硅化反应的硅的反应区域（参见图4E的A1和A2）因为凹陷的第二导电图案38B的凹陷表面和突出部而增加，因此可形成具有低电阻率的“CoSi2相”的硅化钴。当凹陷的第二导电图案38B的表面是未凹陷时，参与硅化反应的硅的反应区域不足，以致可能形成具有高电阻率的“Co2Si相”的硅化钴。
如上文所述，当形成“CoSi2相”的硅化钴用于第三导电图案41时，不仅接触电阻减小，甚至在具有微线宽的开口37的狭小区域中也可形成低电阻的硅化钴。第三导电图案41作用为欧姆接触层。
参考图4G，去除图4F所示的未反应的可硅化层40A。
随后，在第三导电图案41之上形成第四导电图案42以填充开口37。第四导电图案42可包括含金属层。第四导电图案42可包括含钨材料。第四导电图案42可包括钨层或钨化合物层。
第四导电图案42的高度可高于第二导电图案38的高度。第四导电图案42的线宽比第二导电图案38窄。因此，第四导电图案42的体积大于第二导电图案38的体积。
如上文所述，当形成第四导电图案42时，在开口37内形成初步第二导电结构。初步第二导电结构包括第二导电图案38、第三导电图案41、第四导电图案42和牺牲间隔件39。牺牲间隔件39可具有包围第四导电图案42的侧壁的包围形式。
参考图4H，在第四导电图案42之上形成第五导电层43A。第五导电层43A包括含金属层。第五导电层43A可包括含钨材料。第五导电层43A可包括钨层或钨化合物层。
参考图4I，形成第三导电结构43。通过刻蚀图4H所示的第五导电层43A来形成第三导电结构43。可使用掩模图案（未示出）来形成第三导电结构43。第三导电结构43是覆盖第四导电图案42的一部分的图案。因此，通过每个第三导电结构43，暴露出第四导电图案42的一部分、每个间隔件35的一部分、以及每个牺牲间隔件39的一部分。
随后，形成凹陷44。通过第三导电结构43暴露的第四导电图案42被刻蚀至预定深度，且牺牲间隔件39的一部分、间隔件35的一部分以及硬掩模图案33的一部分被刻蚀至预定深度。
参考图4J，通过去除牺牲间隔件39来形成气隙45。在第四导电图案42的侧壁与每个第一导电结构34的侧壁之间形成每个气隙45。可通过湿法刻蚀工艺来去除牺牲间隔件39。可执行使用湿化学品的清洗工艺以去除牺牲间隔件39。清洗工艺可包括在刻蚀第三导电结构43之后执行的清洗工艺。以此方式，可在没有额外工艺的情况下去除牺牲间隔件39。
通过上述工艺去除牺牲间隔件39，牺牲间隔件39所占据的空间保留作为气隙45。
气隙45形成在第四导电图案42的侧壁与每个第一导电结构34的侧壁之间。“气隙45-间隔件35”的绝缘结构形成在第四导电图案42的侧壁与每个第一导电结构34的侧壁之间。第三导电图案41在气隙45的下方暴露，但第二导电图案38未暴露。
气隙45可为包围型间隙，每个气隙45包围第四导电图案42的侧壁。第二导电结构46通过凹陷44而形成在开口内。每个第二导电结构46包括第二导电图案38、第三导电图案41和第四导电图案42。
参考图4K，形成覆盖结构47。覆盖结构47包括电介质材料。覆盖结构47可包括具有低阶梯覆盖性的电介质材料。举例来说，可通过等离子体增强化学气相沉积（PECVD）工艺来形成覆盖结构47，因此，覆盖结构47可阻塞气隙45的入口。覆盖结构47包括氧化硅层或氮化硅层。覆盖结构47可为通过PECVD工艺形成的氮化硅层。
覆盖结构47间隙填充凹陷44，同时覆盖气隙45。此外，覆盖结构47覆盖第三导电结构43的上部。可通过保形地加衬第一覆盖层然后间隙填充第二覆盖层来形成覆盖结构47。
如上文所述，每个气隙45的一部分被第三导电结构43覆盖，气隙45的其它部分被覆盖结构47覆盖。
形成在开口37内的第二导电结构46包括第二导电图案38、第三导电图案41和第四导电图案42。第三导电结构43电连接至第二导电结构46的上部。
图5A至5D是示出本发明的第二实施例的比较例的截面图。
参考图5A，在衬底31之上形成多个第一导电结构34，其中层叠有第一导电图案32和硬掩模图案33。
随后，在第一导电结构34之间形成开口，并且在第一导电结构34的侧壁上形成间隔件35。
随后，形成凹陷的第二导电图案38和凹陷的牺牲间隔件39。
参考图5B，通过去除图5A所示的牺牲间隔件39来形成气隙45。
参考图5C，形成用于覆盖气隙45的覆盖间隔件43A。
参考图5D，在第二导电图案38之上形成第三导电图案41B和第四导电图案42A。
根据比较例，牺牲间隔件39可由氧化硅、氮化硅或氮化钛形成。通过经由湿法刻蚀工艺去除牺牲间隔件39来形成气隙45。
根据比较例，当牺牲间隔件39由氮化钛形成时，难以完全去除氮化钛，导致气隙45的未开口现象。此外，当去除氮化钛时，可能损坏相邻的结构。
此外，根据比较例，当覆盖间隔件43A厚到足以覆盖气隙45时，形成第四导电图案42A的空间（参考图5C的“W”）以及形成第三导电图案41B的区域变小，使得接触电阻增加。由于根据比较例第二导电图案38的线宽减小到与气隙45的空间一样，因此形成第三导电图案41B的区域减小。
此外，根据比较例，当覆盖间隔件43A薄时，在形成覆盖间隔件43A期间，气隙45可能开口。此外，在形成第三导电图案41B的后续工艺中伴随的剥除工艺和清洗工艺期间，可能损失覆盖间隔件43A而暴露出气隙45。结果，第四导电图案42A流入气隙45而填充气隙45。
根据比较例，由于包括含硅层的第二导电图案38的体积相对大于包括含金属层的第四导电图案42A的体积，因而电阻增加。因此，在减小接触插塞的电阻上有所限制。
如本发明的实施例所述，含金属层的体积大于含硅层的体积。因此，可减小电阻。由于在形成第三导电图案41之后形成气隙45，因此形成第三导电图案41的区域增加。因此，可减小接触电阻。此外，由于在形成气隙45的工艺之前执行形成第三导电图案41之后所执行的剥除工艺和清洗工艺，因而气隙45的损失最小。由于气隙45被图4K所示的第三导电结构43和覆盖结构47覆盖，因此可稳定地覆盖气隙45。此外，由于省略了包括电介质材料的覆盖间隔件的形成，因此可简化制造工艺。由于在形成第三导电结构43之后执行的清洗工艺中去除牺牲间隔件39，因此更为简化制造工艺。由于在形成第三导电结构43之后形成气隙45，因此在第三导电结构43的刻蚀工艺期间不暴露气隙45。
图6A是示出存储器单元的一部分的截面图。图6B是示出图6A的存储器单元的平面图。图6C是示出沿着图6B的线B-B’取得的存储器单元的截面图。图6A所示的存储器单元包括动态随机存取存储器（DRAM）存储器单元。
参考图6A、6B和6C，通过隔离区302在衬底301中定义有源区303。形成横跨有源区303的栅沟槽322。栅绝缘层323形成在栅沟槽322的表面上。部分地填充栅沟槽322的掩埋栅电极324形成在栅绝缘层323之上。虽未示出，但源极区和漏极区形成在衬底301中。密封层325形成在掩埋栅电极324之上。包括沿着与掩埋栅电极324相交叉的方向延伸的位线307的位线结构310形成在衬底301之上。
位线结构310包括位线307、位线硬掩模308和位线间隔件309。位线307通过位线接触插塞306与有源区303耦合。位线接触插塞306形成在位线接触孔305中，所述位线接触孔305形成在第一层间电介质层304中。
存储节点接触插塞形成为与有源区303耦合。存储节点接触插塞包括第一接触插塞312和第二接触插塞319。第一接触插塞312形成在接触孔311中以穿通第一层间电介质层304和第二层间电介质层304A。间隔件317形成在接触孔311的侧壁上。每个第一接触插塞312包括第一插塞313、欧姆接触层314和第二插塞315。第一插塞313是包括多晶硅的硅插塞。第二插塞315是包括钨的金属插塞。欧姆接触层314包括金属硅化物。欧姆接触层314包括“CoSi2相”的硅化钴。第一接触插塞312具有半金属插塞结构。第一插塞313被凹陷以具有低于位线307的底表面的表面。每个第二接触插塞319覆盖每个气隙316的一部分和每个第一接触插塞312的第二插塞315。气隙316的其它部分被覆盖结构320覆盖。覆盖结构320间隙填充凹陷318。
包括气隙316和间隔件317的绝缘结构形成在每个第一接触插塞312和每个位线307之间。气隙316将第二插塞315与位线307的侧壁隔开。
包括存储节点321的电容与每个第二接触插塞319的上部耦合。存储节点321包括柱形。虽然在图中未示出，但是可进一步在存储节点321之上形成电介质层和平板节点。存储节点321也可具有不同于柱形的圆柱形。
如上文所述，存储器单元包括掩埋栅型晶体管，所述掩埋栅型晶体管包括掩埋栅电极324、位线307和电容。每个第一接触插塞312通过气隙316与位线307的侧壁隔开。位线307与第一接触插塞312之间的寄生电容在第二插塞315与位线307之间产生。第一接触插塞312的总电阻通过包括含金属材料的第二插塞315来减小。气隙316减小位线307与第一接触插塞312之间的寄生电容。
图7A至7L是示例性说明用于制造存储器单元的方法的截面图。
参考图7A，衬底51包括硅。衬底51可包括硅衬底或锗硅衬底。此外，衬底51可包括绝缘体上硅（SOI）衬底。
在衬底51中形成隔离区52。可通过浅沟槽隔离（STI）工艺来形成隔离区52。隔离区52定义有源区53。可通过顺序地形成壁氧化物、内衬层和间隙填充材料来形成隔离区52。内衬层可包括氮化硅或氧化硅。氮化硅可包括Si3N4，氧化硅可包括SiO2。间隙填充材料可包括氧化硅，例如，旋涂式电介质（SOD）材料。此外，间隙填充材料可包括氮化硅。此处，氮化硅可以是与内衬层相同的材料。
虽然在图中未示出，但在形成隔离区52之后，可形成掩埋栅电极（参考图6C的“324”）。在下文中，参考图6C说明用于形成掩埋栅电极的方法。在通过刻蚀衬底301来形成栅沟槽322之后，形成在栅沟槽322中凹陷的掩埋栅电极324。随后，在掩埋栅电极324之上形成密封层325。在形成掩埋栅电极324之前，可在栅沟槽322的表面上形成栅绝缘层323。可通过形成含金属层以间隙填充栅沟槽322然后执行回蚀工艺而形成掩埋栅电极324。含金属层可包括含有金属（例如，钛、钽或钨）作为主成分的材料。含金属层可包括选自由氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）和钨（W）中的至少一种。举例来说，掩埋栅电极324可单独包括氮化钽（TaN）、氮化钛（TiN）或钨（W），或者掩埋栅电极324可形成为TiN/W或TaN/W的双层结构，其中钨（W）层叠在氮化钛（TiN）或氮化钽（TaN）之上。此外，掩埋栅电极324可以形成为WN/W的双层结构，其中钨（W）层叠在氮化钨（WN）之上。此外，掩埋栅电极324可包括具有低电阻的金属材料。密封层325可在掩埋栅电极324之上间隙填充栅沟槽322。密封层325还可保护掩埋栅电极324不受后续工艺影响。密封层325可包括电介质材料。密封层325可包括氮化硅。在形成密封层325之后，可在每个有源区303中形成源极区和漏极区。结果，形成包括掩埋栅电极324的掩埋栅型晶体管。
参考图7A，在衬底51之上形成第一层间电介质层54。第一层间电介质层54可包括氧化硅或氮化硅。第一层间电介质层54作用为层间电介质层。可在第一层间电介质层54之上进一步形成包括氮化硅的刻蚀停止层（未示出）。
通过刻蚀第一层间电介质层54来形成位线接触孔55。可使用掩模图案（未示出）作为刻蚀掩模而形成位线接触孔55。在形成位线接触孔55之后，可将有源区53凹陷至预定深度。结果，可在有源区53与形成在每个位线接触孔55中的位线接触插塞56之间增加接触面积。通过每个位线接触孔55暴露的有源区53包括掩埋栅型晶体管的源极区与漏极区之中的一个区。
在位线接触孔55中形成位线接触插塞56。位线接触插塞56填充位线接触孔55。在衬底结构之上形成导电层（未示出）以间隙填充位线接触孔55，然后再将导电层（未示出）平坦化。结果，形成位线接触插塞56。位线接触插塞56可包括多晶硅层或金属层。
在位线接触插塞56之上形成位线57和位线硬掩模58。根据本发明的另一实施例，位线57和位线硬掩模58的线宽被设定为比位线接触孔55短从而刻蚀位线接触插塞56。由于位线接触插塞56被刻蚀，因此位线接触孔55的侧壁可再次被暴露，但位线接触孔55的暴露侧壁可以利用随后要形成的位线间隔件59来间隙填充。位线57包括含金属层，所述含金属层含有例如钨的金属。位线硬掩模58包括氮化硅。
在位线硬掩模58的侧壁上形成位线间隔件59。位线间隔件59可包括氮化硅。
如上文所述，如果形成位线间隔件59，则形成包括位线57、位线硬掩模58和位线间隔件59的位线结构60。虽然在图中未示出，但当形成位线结构60时，可同时在外围电路区中形成晶体管的栅结构。形成在外围电路区中的晶体管的栅结构可包括掩埋栅型、平坦栅型或凹陷栅型。
在位线结构60之上形成第二层间电介质层61。随后，可图案化或平坦化第二层间电介质层61，以间隙填充相邻的位线结构60之间的空间。
参考图7B，使用掩模图案（未示出）作为刻蚀掩模来刻蚀图7A所示的第二层间电介质层61以及第一层间电介质层54。结果，在位线结构60之间形成接触孔62。接触孔62可通过位线结构60形成为自对准。结果，接触孔62暴露出相邻的位线结构60的侧壁。每个接触孔62暴露出衬底51的表面的一部分。通过接触孔62暴露的每个有源区53包括掩埋栅型晶体管的源极区与漏极区之中的一个区。虽然在图中未示出，但可通过执行后续的湿法刻蚀工艺来加宽每个接触孔62的下部。此处，刻蚀第一层间电介质层54的一部分。
参考图7C，在接触孔62的侧壁上形成间隔件63。具体地，通过形成绝缘层（未示出）然后对绝缘层（未示出）执行回蚀工艺来形成间隔件63。间隔件63形成在接触孔62的侧壁上。形成间隔件63的结果是，暴露出接触孔62下方的有源区53的表面。根据本发明的另一实施例，可省略间隔件63的形成。
参考图7D，在接触孔62中形成第一插塞64A。每个第一插塞64A填充每个接触孔62的一部分。也就是说，第一插塞64A形成为在接触孔62中凹陷。通过在衬底结构之上形成导电层（未示出）以间隙填充接触孔62以及使导电层凹陷而形成第一插塞64A。第一插塞64A的凹陷表面可被控制为至少低于位线57的底表面。因此，位线57和第一插塞64A不会面对彼此。第一插塞64A包括含硅层。第一插塞64A可包括多晶硅层。第一插塞64A可为硅插塞。
参考图7E，在第一插塞64A的上部在接触孔62的侧壁上形成牺牲间隔件65。可通过选择性地刻蚀牺牲层（未示出）来形成牺牲间隔件65。可通过干法刻蚀工艺来形成牺牲间隔件65。举例来说，干法刻蚀工艺可包括回蚀工艺。通过形成牺牲间隔件65的刻蚀工艺，暴露出第一插塞64A的上表面。牺牲间隔件65在后续工艺中被去除以形成气隙。牺牲间隔件65可包括电介质材料，牺牲间隔件65可包括氧化硅或氮化硅。可通过层叠氧化硅或氮化硅来形成牺牲间隔件65。
在形成牺牲间隔件65时或在形成牺牲间隔件65后，可将第一插塞64A的表面凹陷至预定深度（参考附图标记“64C”）。凹陷的第一插塞64A表示为“64B”。这是为了增加用于在后续工艺中形成硅化物层的反应区域。
参考图7F，形成可硅化层66。在包括牺牲间隔件65和凹陷的第一插塞64B的衬底结构之上保形地形成可硅化层66。可硅化层66包括通过与凹陷的第一插塞64B的硅化反应而形成金属硅化物的材料。可硅化层66包括可硅化金属层。可硅化金属层可包括含有例如钴的金属原子的含金属层。当凹陷的第一插塞64B包括多晶硅时，可硅化层66可包括钴。可通过物理气相沉积（PVD）工艺沉积可硅化层66。
当如上所述形成可硅化层66时，在可硅化层66与凹陷的第一插塞64B之间增加了用于形成硅化物的反应区域。举例来说，增加的反应区域包括基于凹陷的第一插塞64B的凹陷表面的第一反应区域以及基于凹陷的第一插塞64B的突出部的第二反应区域。反应区域的增加源自凹陷的第一插塞64B在线宽上的增加。
虽然在图中未示出，但可在可硅化层66之上形成保护层。可在可硅化层66之上保形地形成保护层。保护层保护硅化物层免于在后续的硅化工艺中受侵蚀。保护层包括金属氮化物。保护层包括含钛层。保护层可包括氮化钛（TiN）。可通过层叠钛和氮化钛（Ti/TiN）来形成保护层。
参考图7G，形成欧姆接触层67。可通过退火工艺67A形成欧姆接触层67。通过退火工艺67A，凹陷的第一插塞64B与可硅化层66彼此起反应以形成欧姆接触层67。退火工艺67A引起硅化反应。具体地，在凹陷的第一插塞64B与可硅化层66之间的界面上发生硅化反应，以形成包括金属硅化物层的欧姆接触层67。退火工艺67A可在接近200℃的温度或更高的温度执行，以引起可硅化层66与凹陷的第一插塞64B之间的硅化反应。退火工艺67A包括快速热退火（RTA）工艺。通过退火工艺67A，凹陷的第一插塞64B的硅原子与可硅化层66的金属原子彼此起反应以形成欧姆接触层67。欧姆接触层67可包括硅化钴。在本发明的此实施例中，欧姆接触层67可包括“CoSi2相”的硅化钴。为此目的，可执行两次退火工艺67A。举例来说，可在接近400℃的温度至接近600℃的温度执行初次退火工艺。作为初次退火工艺的结果，形成“CoSix相”（x=0.1至1.5）的硅化钴。随后，执行二次退火工艺。二次退火工艺包括快速热退火（RTA）工艺。二次退火工艺可在比初次退火工艺高的温度执行。二次退火工艺可在接近600℃的温度至接近800℃的温度执行。二次退火工艺改变欧姆接触层67的相。举例来说，初次退火工艺的结果是形成“CoSix相”（x=0.1至1.5）的硅化钴，“CoSix相”（x=0.1至1.5）的硅化钴通过二次退火工艺相变为“CoSi2相”的硅化钴。在硅化钴之中，“CoSi2相”的硅化钴具有最低的电阻率。
在形成欧姆接触层67之后，可能有未反应的可硅化层66A保留。凹陷的第一插塞64B的体积可减小，由附图标记“64“表示。
在退火工艺67A期间，由于参与硅化反应的硅的反应区域因为凹陷的第一插塞64B的凹陷表面和突出部而增加，因此可形成具有低电阻率的“CoSi2相“的硅化钴。当第一插塞64A的表面未凹陷时，参与硅化反应的硅的反应区域不足，以致可能形成具有高电阻率的“Co2Si相”的硅化钴。
如上文所述，当形成“CoSi2相”的硅化钴用于欧姆接触层67时，不仅接触电阻减小，甚至在具有微线宽的接触孔62的小区域中也可形成低电阻的硅化钴。
参考图7H，去除图7G所示的未反应的可硅化层66A。
随后，在欧姆接触层67之上形成第二插塞68A。第二插塞68A可包括含金属层。第二插塞68A可包括含钨材料。第二插塞68A可包括钨层或钨化合物层。
第二插塞68A可以形成在与位线结构60的表面相同的高度。第二插塞68A的体积大于第一插塞64的体积。第二插塞68A形成为与位线57相邻。第一插塞64不与位线57相邻。
如上文所述，当形成第二插塞68A时，形成初步第一接触插塞。初步第一接触插塞包括第一插塞64、欧姆接触层67和第二插塞68A。
参考图7I，在第二插塞68A之上形成第二接触插塞69。第二接触插塞69包括含金属层。第二接触插塞69可包括含钨材料。第二接触插塞69可包括钨层或钨化合物层。通过刻蚀含钨材料来形成第二接触插塞69。可使用掩模图案（未示出）来形成第二接触插塞69。第二接触插塞69可与金属线一起同时形成在外围电路区中。
第二接触插塞69是覆盖每个第二插塞68A的一部分的图案。因此，暴露出第二插塞68A的一部分、间隔件63的一部分以及牺牲间隔件65的一部分。
随后，形成凹陷70。将在第二接触插塞69之间暴露的第二插塞68A刻蚀至预定深度。此处，将牺牲间隔件65的一部分、间隔件63的一部分以及位线硬掩模58的一部分刻蚀至预定深度。虽然在图中未示出，但可刻蚀第二层间电介质层61在位线结构60之间的一部分。
如上文所述，通过刻蚀每个初步第一接触插塞的每个第二插塞68A的一部分来形成凹陷70。结果，第一接触插塞具有层叠结构，在其中层叠有第一插塞64、欧姆接触层67和第二插塞68。
参考图7J，通过去除牺牲间隔件65来形成气隙71。每个气隙71形成在每个第二插塞68的侧壁与每个位线结构60的侧壁之间。可通过湿法刻蚀工艺去除牺牲间隔件65。可执行使用湿化学品的清洗工艺以去除牺牲间隔件65。清洗工艺可包括后清洗工艺，其在用于形成第二接触插塞69的刻蚀工艺之后执行。以此方式，可在没有额外工艺的情况下去除牺牲间隔件65。
通过上述工艺去除牺牲间隔件65，牺牲间隔件65所占据的空间保留作为气隙71。
气隙71形成在每个第二插塞68的侧壁与每个位线结构60的侧壁之间。具有“气隙71-间隔件63”的绝缘结构形成在第二插塞68的侧壁与位线结构60的侧壁之间。欧姆接触层67在气隙71下方暴露，第一插塞64未暴露。
由于牺牲间隔件65由氧化硅和氮化硅构成，因此可保护气隙71免于未开口现象，并可防止在去除牺牲间隔件65时位线结构60受损。
此外，由于气隙71是在用于形成第二接触插塞69的刻蚀工艺之后形成的，因此气隙71没有任何损失。
参考图7K，形成覆盖层72以覆盖第二插塞68和气隙71。覆盖层72包括电介质材料。覆盖层72可包括具有低阶梯覆盖性的电介质材料。举例来说，可通过等离子体增强化学气相沉积（PECVD）工艺形成覆盖层72，因此，覆盖层72可阻塞气隙71的入口。覆盖层72包括氧化硅层或氮化硅层。覆盖层72可以是通过PECVD工艺形成的氮化硅层。
覆盖层72间隙填充凹陷70，同时覆盖气隙71。此外，覆盖层72覆盖第二接触插塞69的上部。可通过保形地加衬第一覆盖层然后间隙填充第二覆盖层来形成覆盖层72。覆盖层72可用作后续刻蚀工艺中的刻蚀停止层。
如上文所述，每个气隙71的一部分被第二接触插塞69覆盖，气隙71的其它部分被覆盖层72覆盖。
参考图7L，在第二接触插塞69之上形成存储节点73。举例来说，为了形成存储节点73，在覆盖层72之上形成牺牲层（未示出），然后通过刻蚀牺牲层和覆盖层72来形成暴露第二接触插塞69的开口。随后，在开口内形成存储节点73，并剥除牺牲层。虽然在图中未示出，但可在存储节点73之上形成电介质层和平板节点。存储节点73具有柱形。根据本发明的另一实施例，存储节点73可形成为圆柱形。由于存储节点73形成在第二接触插塞69之上，因此可保证重叠余量。
如上文所述，形成在衬底51与存储节点73之间的存储节点接触插塞包括第一接触插塞69A和第二接触插塞69。第一接触插塞69A包括第一插塞64、欧姆接触层67和第二插塞68。
根据本发明的实施例的半导体器件不仅可应用于动态随机存取存储器（DRAM）器件，也可应用于静态随机存取存储器（SRAM）器件、闪存器件、铁电随机存取存储器（FeRAM）器件、磁性随机存取存储器（MRAM）器件、相变随机存取存储器（PRAM）器件等。
图8示出存储卡。
参考图8，存储卡400包括存储器控制器410和存储器件420。存储器控制器410和存储器件420可彼此交换电信号。具体地，存储器控制器410和存储器件420在存储器控制器410的命令下彼此交换数据。因此，存储卡400将数据储存在存储器件420中，或从存储器件420输出数据至外部。存储器件420可包括半导体器件，所述半导体器件包括上述的气隙。存储卡400可用作用于不同便携式设备的数据存储媒介。举例来说，存储卡400可包括记忆棒卡、智能媒介卡（SM）、安全数字卡（SD）、迷你安全数字卡（mini-SD）、多媒体卡（MMC）等。
图9示出电子系统。
参考图9，电子系统500可包括处理器510、输入/输出设备530和芯片520。处理器510、输入/输出设备530和芯片520可通过总线540彼此执行数据通信。处理器510运行程序，并控制电子系统500。输入/输出设备530用于输入数据至电子系统500或由电子系统500输出数据。电子系统500连接至例如个人计算机或网络的外部设备，并通过使用输入/输出设备530来与外部设备交换数据。芯片520可储存用于操作处理器510的码或数据，并处理由处理器510命令的一部分操作。举例来说，芯片520可包括存储器件，所述存储器件包括具有上述气隙的半导体器件。电子系统500可包括需要芯片520的不同电子控制设备。举例来说，电子系统500可用于移动设备、MP3播放器、导航系统、固态硬盘（SSD）、家用电器等。电子系统500可进一步包括应用芯片组、图像信号处理器和/或调制解调器。
本发明的技术可通过稳定地覆盖气隙来减小寄生电容和接触电阻二者。
虽然已结合具体的实施例描述了本发明，但本领域技术人员清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体器件，包括：
多个第一导电结构，其形成在衬底之上；
第二导电结构，每个形成在相邻的第一导电结构之间；
气隙，每个形成在所述第二导电结构与所述第二导电结构的相邻的第一导电结构之间；
第三导电结构，每个覆盖所述气隙的一部分；以及
覆盖结构，每个覆盖所述气隙的其它部分。
2.如技术方案1所述的半导体器件，还包括：
隔离结构，其形成在所述第一导电结构之间，包括或一个或更多个开口，其中，所述第二导电结构在所述衬底之上形成在所述开口内。
3.如技术方案1所述的半导体器件，其中，所述覆盖结构包括电介质材料。
4.如技术方案1所述的半导体器件，其中，所述第三导电结构和所述覆盖结构覆盖所述第二导电结构，同时覆盖所述气隙。
5.如技术方案1所述的半导体器件，还包括：
一个或更多个凹陷，每个自对准至所述第三导电结构的边缘，并且是通过使所述第二导电结构的一部分凹陷来形成的，其中，所述覆盖结构间隙填充所述凹陷。
6.如技术方案1所述的半导体器件，其中，所述第二导电结构和所述第三导电结构为插塞。
7.如技术方案1所述的半导体器件，其中，所述第二导电结构为插塞，在其中层叠有硅插塞、欧姆接触层和金属插塞，所述气隙形成在所述金属插塞的侧壁上。
8.如技术方案7所述的半导体器件，其中，所述第一导电结构是包括位线的位线结构。
9.如技术方案8所述的半导体器件，其中，所述硅插塞被凹陷为具有低于所述位线的底表面的表面。
10.如技术方案7所述的半导体器件，其中，所述硅插塞的体积小于所述金属插塞的体积。
11.如技术方案7所述的半导体器件，其中，所述欧姆接触层包括金属硅化物。
12.如技术方案8所述的半导体器件，还包括：
电容器，其包括形成在所述第三导电结构之上的存储节点。
13.如技术方案8所述的半导体器件，还包括：
掩埋栅型晶体管，其具有掩埋在所述衬底中的栅电极，
其中，所述第二导电结构与所述掩埋栅型晶体管耦合。
14.一种半导体器件，包括：
隔离结构，其形成在衬底之上并包括一个或更多个开口；
第一导电结构，每个在所述衬底上形成在所述开口中；
气隙，每个形成在所述第一导电结构的侧壁与所述开口的侧壁之间；
第二导电结构，每个覆盖所述气隙的一部分；以及
覆盖结构，每个覆盖所述气隙的其它部分。
15.如技术方案14所述的半导体器件，其中，所述覆盖结构包括电介质材料。
16.如技术方案14所述的半导体器件，其中，所述第二导电结构和所述覆盖结构覆盖所述第一导电结构，同时覆盖所述气隙。
17.如技术方案14所述的半导体器件，还包括：
凹陷，每个自对准至所述第二导电结构的边缘，并且是通过使所述第一导电结构的一部分凹陷来形成的，
其中，所述覆盖结构间隙填充所述凹陷。
18.如技术方案14所述的半导体器件，其中，所述第一导电结构和所述第二导电结构为插塞。
19.如技术方案14所述的半导体器件，其中，所述第一导电结构为插塞，在其中层叠有含硅层、欧姆接触层和含金属层，并且
所述气隙形成在所述含金属层的侧壁与所述开口的侧壁之间。

Claims (10)

1.一种半导体器件，包括：
多个第一导电结构，其形成在衬底之上；
第二导电结构，每个形成在相邻的第一导电结构之间；
气隙，每个形成在所述第二导电结构与所述第二导电结构的相邻的第一导电结构之间；
第三导电结构，每个覆盖所述气隙的一部分；以及
覆盖结构，每个覆盖所述气隙的其它部分。
2.如权利要求1所述的半导体器件，还包括：
隔离结构，其形成在所述第一导电结构之间，包括或一个或更多个开口，其中，所述第二导电结构在所述衬底之上形成在所述开口内。
3.如权利要求1所述的半导体器件，其中，所述覆盖结构包括电介质材料。
4.如权利要求1所述的半导体器件，其中，所述第三导电结构和所述覆盖结构覆盖所述第二导电结构，同时覆盖所述气隙。
5.如权利要求1所述的半导体器件，还包括：
一个或更多个凹陷，每个自对准至所述第三导电结构的边缘，并且是通过使所述第二导电结构的一部分凹陷来形成的，其中，所述覆盖结构间隙填充所述凹陷。
6.如权利要求1所述的半导体器件，其中，所述第二导电结构和所述第三导电结构为插塞。
7.如权利要求1所述的半导体器件，其中，所述第二导电结构为插塞，在其中层叠有硅插塞、欧姆接触层和金属插塞，所述气隙形成在所述金属插塞的侧壁上。
8.如权利要求7所述的半导体器件，其中，所述第一导电结构是包括位线的位线结构。
9.如权利要求8所述的半导体器件，其中，所述硅插塞被凹陷为具有低于所述位线的底表面的表面。
10.如权利要求7所述的半导体器件，其中，所述硅插塞的体积小于所述金属插塞的体积。
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