KR20150015648A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 기판 상에 형성된 비트라인을 포함하는 복수의 비트라인구조물; 상기 복수의 비트라인구조물 사이에 형성된 제1플러그구조물; 상기 비트라인구조물과 제1플러그구조물 사이에 형성된 에어갭; 상기 제1플러그구조물 상에서 상기 에어갭의 일부를 캡핑하는 제2플러그구조물; 및 상기 에어갭의 나머지를 캡핑하는 캡핑구조물을 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 복수의 제1도전구조물; 상기 복수의 제1도전구조물 사이에 형성된 제2도전구조물; 상기 제1도전구조물과 제2도전구조물 사이에 형성된 에어갭; 상기 에어갭의 일부를 캡핑하는 제3도전구조물; 및 상기 에어갭의 나머지를 캡핑하는 캡핑구조물을 포함할 수 있다. 상기 캡핑구조물은 절연물질을 포함할 수 있다. 상기 제3도전구조물의 에지에 자기정렬되어 상기 제2도전구조물의 일부와 상기 에어갭의 일부를 리세스시킨 리세스부를 포함하고, 상기 캡핑구조물은 상기 리세스부를 갭필하는 구조를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 비트라인을 포함하는 복수의 비트라인구조물; 상기 복수의 비트라인구조물 사이에 형성된 제1플러그구조물; 상기 비트라인구조물과 제1플러그구조물 사이에 형성된 에어갭; 상기 제1플러그구조물 상에서 상기 에어갭의 일부를 캡핑하는 제2플러그구조물; 및 상기 에어갭의 나머지를 캡핑하는 캡핑구조물을 포함할 수 있다. 상기 제1플러그구조물은, 실리콘플러그, 오믹콘택층 및 금속플러그가 적층된 플러그이고, 상기 금속플러그와 상기 비트라인 사이에 상기 에어갭이 형성될 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성되고 상기 기판의 일부를 노출시킨 오픈부를 갖는 분리구조물; 상기 오픈부에 형성된 제1도전구조물; 상기 제1도전구조물과 오픈부의 측벽 사이에 형성된 에어갭; 상기 에어갭의 일부를 캡핑하는 제2도전구조물; 및 상기 에어갭의 나머지를 캡핑하는 캡핑구조물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 분리층을 형성하는 단계; 상기 분리층을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 형성된 제1도전구조물과 상기 제1도전구조물과 오픈부의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제1도전구조물을 형성하는 단계; 상기 제1도전구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제2도전구조물을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 제1도전구조물을 형성하는 단계; 상기 제1도전구조물 사이에 분리층을 형성하는 단계; 상기 분리층을 식각하여 오픈부를 형성하는 단계; 상기 오픈부에 형성된 제2도전구조물과 상기 제2도전구조물과 오픈부의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제2도전구조물을 형성하는 단계; 상기 제2도전구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제3도전구조물을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 사이에 층간절연층을 형성하는 단계; 상기 층간절연층을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀에 형성된 제1플러그구조물과 상기 제1플러그구조물과 콘택홀의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제1플러그구조물을 형성하는 단계; 상기 제1플러그구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제2플러그구조물을 형성하는 단계; 상기 제2플러그구조물의 에지에 정렬되도록 상기 제1플러그구조물 및 희생스페이서를 식각하여 리세스부를 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 제2플러그구조물을 포함한 전면에 상기 리세스부 및 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계를 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
본 기술은 도전구조물 및 캡핑구조물을 이용하여 에어갭을 캡핑하므로, 후속 공정으로부터 에어갭을 안정적으로 보호할 수 있는 효과가 있다.
본 기술은 오믹콘택층의 형성 면적을 넓게 형성하므로 콘택저항을 개선시킬 수 있다.
본 기술은 도전구조물에서 차지하는 금속함유물질의 체적을 증가시키므로써 도전구조물의 저항을 개선시킬 수 있다.
결국, 본 기술은 에어갭을 안정적으로 캡핑하면서 기생캐패시턴스와 콘택저항을 동시에 개선시킬 수 있는 효과가 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 1c는 제1실시예 및 그 변형예에 따른 평면도이다.
도 2a 내지 도 2l은 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3a는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 3b는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 3c는 제2실시예 및 그 변형예에 따른 평면도이다.
도 4a 내지 도 4k는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 5a 내지 도 5d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 6a는 메모리셀의 일부를 도시한 도면이다.
도 6b는 도 6a의 A-A'선에 따른 평면도이다.
도 6c는 도 6b의 B-B'선에 따른 단면도이다.
도 7a 내지 도 7l은 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 8은 메모리 카드를 보여주는 개략도이다.
도 9는 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다. 도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 1c는 제1실시예 및 그 변형예에 따른 평면도이다.
도 1a를 참조하면, 기판(101) 상에 분리층(102)이 형성된다. 분리층(102)에 오픈부(103)가 형성된다. 오픈부(103)는 기판(101)의 표면을 노출시킨다. 오픈부(103)에 제1도전구조물(108)이 형성된다. 제1도전구조물(108)과 오픈부(103)의 측벽 사이에 에어갭(111)이 형성된다. 에어갭(111)의 일부를 캡핑하는 제2도전구조물(109)이 형성된다. 에어갭(111)의 나머지를 캡핑하는 캡핑구조물(110)이 형성된다.
기판(101)은 반도체기판을 포함한다. 기판(10)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함한다. 분리층(102)은 절연물질을 포함한다. 분리층(102)은 저유전 절연물질(Low-k dielectric)을 포함한다. 분리층(102)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 분리층(102)은 층간절연층(ILD)이 될 수 있다.
오픈부(103)는 홀 형상 또는 라인 형상을 가질 수 있다. 예를 들어, 오픈부(103)는 콘택홀, 비아홀, 관통홀, 트렌치, 리세스 등으로 정의될 수 있다. 오픈부(103)가 콘택홀인 경우, 제1도전구조물(107)은 플러그가 된다.
제1도전구조물(108)은 제1도전패턴(105), 제2도전패턴(106) 및 제3도전패턴(107)을 포함한다. 제1도전패턴(105)은 오픈부(103)에 리세스되어 형성된다. 제1도전패턴(105) 상에 제2도전패턴(106)이 형성된다. 제2도전패턴(106) 상에 제3도전패턴(107)이 형성된다. 제1도전구조물(108)에서 차지하는 제1도전패턴(105)의 체적은 제3도전패턴(107)의 체적보다 작다. 제3도전패턴(107)과 오픈부(103)의 측벽 사이에 에어갭(111)이 형성된다. 제1도전패턴(105)은 실리콘함유층을 포함한다. 제1도전패턴(105)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑되어 있을 수 있다. 제2도전패턴(106)과 제3도전패턴(107)은 금속함유층을 포함한다. 예를 들어, 제2도전패턴(106)은 금속실리사이드를 포함한다. 제3도전패턴(107)은 금속층을 포함한다. 제2도전패턴(106)은 제1도전패턴(105)과 제3도전패턴(107) 사이의 오믹콘택층이 된다. 제2도전패턴(106)은 코발트실리사이드를 포함할 수 있다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다. 제3도전패턴(107)은 텅스텐을 포함할 수 있다. 제1도전구조물(108)은 폴리실리콘층, 코발트실리사이드층 및 텅스텐층이 적층된 구조가 된다. 제3도전패턴(107)의 체적이 제1도전패턴(105)보다 크므로, 제1도전구조물(108)의 저항은 제3도전패턴(107)에 의해 지배적으로 결정된다. 따라서, 금속성분을 포함하는 제3도전패턴(107)에 의해 제1도전구조물(108)의 저항이 현저히 감소된다. 제3도전패턴(107)과 오픈부(103)의 측벽 사이에 에어갭(111)이 형성된다.
에어갭(111)은 희생 물질(Sacrificial material)이 제거되므로써 형성될 수 있다. 제1도전패턴(105) 및 제2도전패턴(106)을 형성한 후 오픈부(103)의 측벽에 희생물질을 형성한다. 이후, 제3도전패턴(107)을 형성한 후에 희생물질을 제거한다. 이는 후술하기로 한다. 오픈부(103)의 측벽에 스페이서(104)가 더 형성된다.
제2도전구조물(109)은 에어갭(111)의 일부를 캡핑하면서 제1도전구조물(108)의 일부를 오버랩한다. 제2도전구조물(109)의 일부는 분리층(102)의 상부 표면까지 연장될 수 있다. 제2도전구조물(109)은 금속함유층을 포함한다. 제2도전구조물(109)은 텅스텐층을 포함할 수 있다.
캡핑구조물(110)은 에어갭(111)의 나머지를 캡핑하면서 제2도전구조물(109)의 상부를 커버링한다. 캡핑구조물(110)은 절연물질을 포함한다. 캡핑구조물(110)은 실리콘질화물 또는 실리콘산화물을 포함한다. 캡핑구조물(110)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다. 에어갭(111)의 입구가 좁기 때문에 에어갭(111)을 채우지 않고 캡핑할 수 있다.
제2도전구조물(109)의 에지에 자기정렬되어 제1도전구조물(108)의 일부와 에어갭(111)의 일부를 리세스시킨 리세스부(112)를 포함한다. 리세스부(112)는 분리층(102)의 일부에도 형성될 수 있다. 캡핑구조물(110)은 리세스부(112)를 갭필한다.
도 1b를 참조하면, 리세스부(112) 없이 캡핑구조물(110)과 제2도전구조물(109)에 의해 에어갭(111)이 캡핑된다.
도 1c를 참조하면, 에어갭(111)은 제2도전구조물(109) 및 캡핑구조물(110)에 의해 캡핑된다. 에어갭(111)의 일부는 제2도전구조물(109)에 의해 캡핑되고, 에어갭(111)의 나머지는 캡핑구조물(110)에 의해 캡핑된다.
제1실시예 및 그 변형예에 따른 제1도전구조물(108)은 플러그(Plug)가 될 수 있다. 제2도전구조물(109)은 플러그 또는 배선층이 될 수 있다. 제1도전구조물(108)과 제2도전구조물(109)은 다층 플러그가 될 수 있다. 제1도전구조물(108)과 제2도전구조물(109)은 트랜지스터와 메모리요소를 연결하는 플러그가 될 수 있다. 제1도전구조물(108)과 제2도전구조물(109)은 트랜지스터와 금속배선을 연결하는 플러그가 될 수 있다. 또한, 제1도전구조물(108)은 배선층이 될 수 있고, 제2도전구조물(109)는 플러그가 될 수 있다. 여기서, 배선층은 비트라인, 금속배선, 게이트전극, 워드라인 또는 관통전극을 포함한다. 도시하지 않았으나, 제2도전구조물(109) 상에 제3도전구조물이 더 형성될 수 있다. 제3도전구조물은 제2도전구조물에 전기적으로 연결되는 메모리요소의 일부가 될 수 있다. 메모리요소는 스토리지노드, 유전층 및 플레이트노드로 이루어진 캐패시터를 포함할 수 있고, 제3도전구조물은 스토리지노드를 포함할 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 제2도전구조물(109)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.
도 2a 내지 도 2l은 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 절연층(12)이 형성된다. 기판(11)은 반도체기판을 포함한다. 기판(11)은 실리콘을 함유한다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함한다. 절연층(12)은 저유전 물질(Low-k material)을 포함한다. 절연층(12)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
절연층(12)에 오픈부(13)가 형성된다. 절연층(12)을 식각하여 기판(11)의 표면을 노출시키는 오픈부(13)를 형성한다. 오픈부(13)는 홀 형상(hole type) 또는 라인 형상(line type)을 갖는다. 오픈부(13)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등으로 정의될 수 있다. 복수개의 오픈부(13)가 일정 간격을 가지면서 규칙적으로 배치되어 오픈부 어레이(Opening array)를 형성할 수 있다. 절연층(12)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다. 마스크패턴은 감광막패턴을 포함하거나, 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함한다.
도 2b에 도시된 바와 같이, 오픈부(13)의 측벽에 스페이서(14)가 형성된다. 오픈부(13)를 포함한 절연층(미도시)을 형성한 후 에치백 공정 등을 통해 식각한다. 스페이서(14)는 저유전물질을 포함한다. 스페이서(14)는 실리콘질화물을 포함할 수 있다. 스페이서(14)를 형성하므로써 오픈부(13) 아래에 기판(11)의 표면이 노출된다. 다른 실시예에서, 스페이서(14)는 생략될 수 있다.
도 2c에 도시된 바와 같이, 제1도전층(15A)이 형성된다. 스페이서(14)를 포함한 절연층(12) 상에 오픈부(13)를 채우는 제1도전층(15A)을 형성한다. 제1도전층(15A)은 실리사이드화가능물질(Silicidable materials)을 포함한다. 제1도전층(15A)은 실리콘함유층을 포함할 수 있다. 제1도전층(15A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 제1도전층(15A)은 기판(11)의 표면과 접촉된다.
도 2d에 도시된 바와 같이, 제1도전패턴(15B)이 형성된다. 제1도전패턴(15B)은 오픈부(13)에 리세스되어 형성된다. 제1도전패턴(15B)을 형성하기 위해 제1도전층(15A)의 에치백 공정(Etch-back process)이 적용될 수 있다. 제1도전패턴(15B)은 절연층(12)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 제1도전패턴(15B)의 높이는 최대한 낮게 조절될 수 있다. 이는 도전구조물에서 제1도전패턴(15B)이 차지하는 체적을 최소화하기 위함이다. 따라서, 도전구조물의 저항을 감소시킬 수 있다.
도 2e에 도시된 바와 같이, 희생스페이서(16)가 형성된다. 제1도전패턴(15B) 상부의 오픈부(13)의 측벽에 희생스페이서(16)가 형성된다. 희생스페이서(16)는 희생층(미도시)을 선택적으로 식각하므로써 형성될 수 있다. 희생스페이서(16)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 희생스페이서(16)에 의해 제1도전패턴(15B)의 상부 표면이 노출되고, 절연층(12)의 상부 표면이 노출될 수 있다. 희생스페이서(16)는 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생스페이서(16)는 절연층(12) 및스페이서(14)와 식각선택비를 갖는 물질을 포함할 수 있다. 희생스페이서(16)는 절연물질을 포함할 수 있으며, 이때, 희생스페이서(16)는 절연층(12) 및 스페이서(14)와는 다른 물질을 포함할 수 있다. 예를 들어, 스페이서(14)가 실리콘질화물을 포함하는 경우, 희생스페이서(16)는 실리콘산화물을 포함할 수 있다. 희생스페이서(16)는 실리콘산화물과 실리콘질화물을 적층하여 형성할 수도 있다. 이때, 실리콘산화물의 증착 및 에치백을 실시하여 오픈부(13)의 바닥을 노출시킨 이후에, 실리콘질화막의 증착 및 에치백을 실시할 수 있다. 따라서, 스페이서(14)와 희생스페이서(16)은 NO(Nitride-Oxide) 구조 또는 NON(Nitride-Oxide-Nitride) 구조가 될 수 있다.
희생스페이서(16)를 형성할 때 또는 희생스페이서(16)를 형성한 후에, 제1도전패턴(15B)의 표면을 일정 깊이 리세스시킬 수 있다(도면부호 '15C' 참조). 이는 후속 실리사이드층을 형성하기 위한 반응 면적을 증가시키기 위함이다.
도 2f에 도시된 바와 같이, 실리사이드화가능층(Silicidable layer, 17)이 형성된다. 실리사이드화가능층(17)은 희생스페이서(16) 및 제1도전패턴(15B)을 포함한 전면에 컨포멀하게 형성된다. 실리사이드화가능층(17)은 제1도전패턴(15B)과 실리사이드화반응(Silicidation)에 의해 금속실리사이드(Metal silicide)를 형성하는 물질을 포함한다. 실리사이드화가능층(17)은 실리사이드화가능금속층(Silicidable metal)을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제1도전패턴(15B)이 폴리실리콘을 포함하는 경우, 실리사이드화가능층(17)은 코발트를 포함할 수 있다. 실리사이드화가능층(17)은 물리기상증착법(PVD)을 통해 증착할 수 있다.
위와 같이, 실리사이드화가능층(17)을 형성하면, 실리사이드화가능층(17)과 제1도전패턴(15B)간의 실리사이드형성을 위한 반응면적이 증가한다. 예컨대, 증가된 반응면적은 제1도전패턴(15B)의 리세스된 표면에 의한 반응면적(A1)과 제1도전패턴(15B)의 돌출부에 의한 반응면적(A2)을 포함한다. 이는 제1도전패턴(15B)의 선폭 증가에 의한 것이다. 이는 후속 비교예를 참조하여 설명하기로 한다.
도시하지 않았으나, 실리사이드화가능층(17) 상에 보호층을 형성할 수 있다. 보호층은 실리사이드화가능층(17) 상에 컨포멀하게 형성된다. 보호층은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층은 금속질화물을 포함한다. 보호층은 티타늄함유층을 포함한다. 보호층은 티타늄질화물(TiN)을 포함할 수 있다. 보호층은 티타늄과 티타늄질화물을 적층(Ti/TiN)하여 형성할 수도 있다.
도 2g에 도시된 바와 같이, 제2도전패턴(18)이 형성된다. 제2도전패턴(18)을 형성하기 위해 어닐(18A)을 실시할 수 있다. 어닐(18A)에 의해 제1도전패턴(15B)과 실리사이드화가능층(17)이 반응하여 제2도전패턴(18)이 형성된다. 어닐(18A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제1도전패턴(15B)과 실리사이드화가능층(17)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층(Metal silicide layer)을 포함하는 제2도전패턴(18)이 형성된다. 어닐(18A)은 실리사이드화가능층(17)과 제1도전패턴(15B)이 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐(18A)은 급속어닐(RTA)을 포함한다. 어닐(18A)에 의해 제1도전패턴(15B)의 실리콘원자와 실리사이드화가능층(17)의 금속원자가 반응하여 제2도전패턴(18)이 형성된다. 제2도전패턴(18)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 제2도전패턴(18)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 이를 위해 어닐(18A)은 2회 수행될 수 있다. 예를 들어, 1차 어닐이 400∼600℃의 온도에서 진행된다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다. 2차 어닐이 진행된다. 2차 어닐은 급속어닐(RTA)을 포함한다. 2차 어닐은 1차 어닐보다 더 높은 온도에서 실시할 수 있다. 2차 어닐은 600∼800℃의 온도에서 진행한다. 2차 어닐은 후속 미반응 실리사이드화가능층(17A)을 제거한 후에 진행할 수 있다. 2차 어닐에 의해 제2도전패턴(18)의 상변화가 발생한다. 예컨대, 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
제2도전패턴(18)이 형성된 후, 미반응 실리사이드화가능층(17A)이 잔류할 수 있다. 제1도전패턴(15B)은 도면부호 '15'와 같이 체적이 감소될 수 있다.
어닐(18A) 공정시에, 제1도전패턴(15B)의 리세스된 표면 및 돌출부에 의해 실리사이드화반응에 참여하는 실리콘의 반응면적(도 2f의 A1, A2 참조)이 증가하므로 낮은 비저항의 'CoSi2상'의 코발트실리사이드를 형성할 수 있다. 한편, 제1도전패턴(15B)의 표면이 리세스되지 않은 경우에는 실리사이드화반응에 참여하는 실리콘의 반응면적이 부족하여 높은 비저항을 갖는 'Co2Si상'의 코발트실리사이드가 형성될 수 있다.
상술한 바와 같이, 제2도전패턴(18)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(13)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다. 제2도전패턴(18)은 제1도전패턴(15)과 제3도전패턴간의 오믹콘택층이 된다.
도 2h에 도시된 바와 같이, 미반응 실리사이드화가능층(17A)을 제거한다.
다음으로, 제2도전패턴(18) 상에 제3도전패턴(19A)이 형성된다. 제3도전패턴(19A)은 제2도전패턴(18) 상에서 오픈부(13)를 채우면서 형성된다. 제3도전패턴(19A)은 금속함유층을 포함할 수 있다. 제3도전패턴(19A)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제3도전패턴(19A)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제3도전패턴(19A)은 분리층(12)의 표면과 동일한 높이를 가질 수 있다. 제3도전패턴(19A)의 선폭은 제1도전패턴(15)보다 더 작다. 제3도전패턴(19A)의 높이는 제1도전패턴(15)보다 더 높다. 따라서, 오픈부(13)에 형성된 도전구조물에서 제3도전패턴(19A)의 체적이 제1도전패턴(15)보다 더 크다.
위와 같이, 오픈부(13) 내에는 제1도전패턴(15), 제2도전패턴(18), 제3도전패턴(19A) 및 희생스페이서(16)를 포함하는 예비 제1도전구조물이 형성된다. 예비 제1도전구조물과 오픈부(13)의 측벽 사이에 스페이서(14)가 형성된다.
도 2i에 도시된 바와 같이, 제3도전패턴(19A) 상에 제4도전층(20A)이 형성된다. 제4도전층(20A)은 금속함유층을 포함한다. 제4도전층(20A)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제4도전층(20A)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제4도전층(20A)은 금속함유층의 적층 구조를 포함할 수도 있다.
도 2j에 도시된 바와 같이, 제4도전패턴(20)이 형성된다. 제4도전패턴(20)은 제4도전층(20A)의 식각에 의해 형성된다. 제4도전패턴(20)을 형성하기 위해 마스크패턴(도시 생략)이 사용될 수 있다. 제4도전패턴(20)은 제3도전패턴(19A)의 일부를 커버링하는 패턴이다. 이에 따라, 제4도전패턴(20)에 의해 제3도전패턴(19A), 스페이서(14) 및 희생스페이서(16)의 일부가 노출된다.
다음으로, 제4도전패턴(20)의 에지에 자기정렬되도록 하여 제3도전패턴(19A)을 일정 깊이 식각한다. 이때, 제4도전패턴(20)의 에지에 자기정렬되어 희생스페이서(16), 스페이서(14) 및 분리층(12)의 일부도 일정 깊이 식각된다. 따라서, 리세스부(21)가 형성된다. 리세스부(21)가 형성된 후 제3도전패턴은 도면부호 '19'와 같이 잔류한다. 리세스부(21)를 형성할 때, 마스크패턴(미도시)이 식각마스크로 사용될 수 있다. 평면상으로 볼 때, 제3도전패턴(19)의 일부는 제4도전패턴(20)에 의해 커버링되고, 리세스부(21)에 의해 제3도전패턴(19)의 다른 일부가 노출된다.
이와 같이, 리세스부(21)를 형성하므로써, 오픈부(13) 내에 제1도전구조물(22)이 형성된다. 제1도전구조물(22)은 제1도전패턴(15), 제2도전패턴(18) 및 제3도전패턴(19)을 포함한다. 제4도전패턴(20)은 제2도전구조물이 된다.
도 2k에 도시된 바와 같이, 희생스페이서(16)가 제거된다. 희생스페이서(16)를 제거하기 위해 스트립공정이 진행된다. 스트립공정은 세정 공정을 포함한다. 세정 공정은 희생스페이서(16)를 제거할 수 있는 습식케미컬을 이용한다. 습식케미컬에 의해 제4도전패턴(20) 아래의 희생스페이서(16)도 제거된다. 스트립공정은 제4도전패턴(20)의 식각후세정을 포함할 수 있고, 이로써 희생스페이서(16)를 제거하기 위한 추가 공정이 필요없다.
스트립 공정에 의해 희생스페이서(16)가 제거되고, 희생스페이서(16)가 차지하고 있던 공간은 에어갭(23)으로 잔존한다. 에어갭(23)은 제2도전패턴(19)과 오픈부(13)의 측벽 사이에 형성된다. 제2도전패턴(19)과 오픈부(13) 측벽 사이에는 '에어갭(23)-스페이서(14)'로 이루어진 절연구조가 형성된다. 에어갭(23)의 아래에는 제2도전패턴(18)이 노출되나, 제1도전패턴(15)은 노출되지 않는다.
상술한 바와 같은 스트립 공정에 의해 제3도전패턴(19)과 오픈부(13)의 측벽 사이에 에어갭(23)이 형성된다. 에어갭(23)은 제3도전패턴(19)의 측벽을 에워싸는 서라운딩 형태(Surrounding type)가 된다.
도 2l에 도시된 바와 같이, 캡핑구조물(24)이 형성된다. 캡핑구조물(24)은 절연물질을 포함한다. 캡핑구조물(24)은 스텝커버리지(Step-coverage)가 좋지 않은 절연물질을 포함할 수 있다. 예를 들어, 캡핑구조물(24)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있고, 이에 따라 에어갭(23)의 입구가 막히도록 캡핑할 수 있다. 캡핑구조물(24)은 실리콘산화물 또는 실리콘질화물을 포함한다. 캡핑구조물(24)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다. 캡핑구조물(24)은 에어갭(23)을 캡핑하면서 리세스부(21)를 갭필한다. 아울러, 제4도전패턴(20)의 상부를 덮는다. 캡핑구조물(24) 형성시, 제1캡핑층을 컨포멀하게 라이닝한 후 제2캡핑층을 갭필하여 형성할 수도 있다.
위와 같이, 에어갭(23)의 일부는 제4도전패턴(20)에 의해 캡핑되고, 에어갭(22)의 나머지는 캡핑구조물(24)에 의해 캡핑된다.
오픈부(13) 내에 형성되는 제1도전구조물(22)은 제1도전패턴(15), 제2도전패턴(18) 및 제3도전패턴(19)을 포함한다. 제1도전구조물(22) 상에 제4도전패턴(20)을 포함하는 제2도전구조물이 전기적으로 연결된다.
제1실시예 및 그 변형예에 따르면, 에어갭(23)을 형성하므로써 제1도전구조물(22)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전구조물(22)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
또한, 제2도전패턴(18)을 먼저 형성한 후에 에어갭(23)을 형성하므로, 제2도전패턴(18)이 형성되는 면적을 넓게 할 수 있다. 이에 따라, 계면저항을 개선시킬 수 있다.
또한, 실리콘함유물질인 제1도전패턴(15)보다 금속함유물질인 제3도전패턴(19)의 체적이 크므로 제1도전구조물의 콘택저항을 개선시킬 수 있다.
도 3a는 제2실시예에 따른 반도체장치를 도시한 도면이다. 도 3b는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 3c는 제2실시예 및 그 변형예에 따른 평면도이다.
도 3a를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(204)과 제2도전구조물(205)을 포함한다. 제1도전구조물(204)과 제2도전구조물(205) 사이에 에어갭(209)을 갖는 절연구조물이 형성된다. 제1도전구조물(204)의 측벽에 스페이서(212)가 형성된다. 스페이서(212)와 제2도전구조물(205) 사이에 에어갭(209)이 형성된다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206), 제3도전패턴(207) 및 제4도전패턴(208)을 포함한다. 에어갭(209)의 일부는 제3도전구조물(210)에 의해 캡핑된다. 에어갭(209)의 나머지는 캡핑구조물(211)에 의해 캡핑된다.
기판(201)은 반도체기판을 포함한다. 기판(201)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함한다.
제1도전구조물(204)은 제1도전패턴(202)을 포함한다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함하는 적층구조일 수 있다. 제1도전패턴(202)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 제1도전패턴(202)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전패턴(202)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전패턴(202)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 절연패턴(203)은 절연물질을 포함한다. 절연패턴(203)은 산화물 또는 질화물을 포함할 수 있다. 절연패턴(203)은 하드마스크패턴이 될 수 있다. 제1도전구조물(204)과 제2도전구조물(205)은 라인 형상 또는 필라 형상을 갖는다. 또한, 제1도전구조물(204)과 제2도전구조물(205) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상을 가질 수 있다. 다른 하나의 도전구조물은 필라 형상을 가질 수 있다. 예를 들어, 제1도전구조물(204)은 라인형상의 구조물이고, 제2도전구조물(205)은 필라 형상의 구조물일 수 있다. 제1도전구조물(204)은 기판(201) 상에서 일정한 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(204)과 제2도전구조물(205) 중 어느 하나는 게이트구조물 또는 비트라인구조물을 포함할 수 있고, 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 또는 금속콘택플러그를 포함할 수 있다. 예컨대, 제2도전구조물(205)은 콘택플러그가 될 수 있으며, 콘택플러그는 실리콘플러그, 오믹콘택층 및 금속플러그를 포함하는 적층구조가 될 수 있다.
제2도전구조물(205)은 이웃하는 제1도전구조물(204) 사이에 리세스되어 형성된 제2도전패턴(206)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206), 제3도전패턴(207) 및 제4도전패턴(208)을 포함하는 적층구조일 수 있다. 제2도전패턴(206)은 실리콘함유층을 포함할 수 있다. 제2도전패턴(206)은 폴리실리콘층을 포함할 수 있다. 제4도전패턴(208)은 금속함유층을 포함할 수 있다. 제2도전패턴(206)과 제4도전패턴(208) 사이에 제3도전패턴(207)이 형성된다. 제3도전패턴(207)은 제2도전패턴(206)과 제4도전패턴(208)간의 오믹콘택층이다. 제3도전패턴(207)은 금속실리사이드를 포함한다. 금속실리사이드는 코발트실리사이드를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다. 제2도전패턴(206)의 표면은 제1도전패턴(202)의 하부 표면보다 낮게 리세스된 높이를 갖는다. 제2도전패턴(206)의 선폭은 제3도전패턴(208)보다 작고, 높이는 더 높다. 이에 따라, 제3도전패턴(208)의 체적은 제2도전패턴(206)보다 더 크다. 이웃하는 제1도전구조물(204) 사이에 오픈부(도 3c의 '215' 참조)를 갖는 분리구조물(도 3c의 '214' 참조)이 형성되고, 오픈부(215) 내에 제2도전구조물(205)이 형성될 수 있다. 오픈부는 이웃하는 제1도전구조물(204)의 측벽을 각각 오픈시키는 형태가 될 수 있다.
스페이서(212)는 제1도전구조물(204)의 측벽에 형성된다. 스페이서(212)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 스페이서(212)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다.
에어갭(209)은 제3도전패턴(208)과 스페이서(205) 사이에 형성된 희생물질이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
제3도전구조물(210)은 에어갭(209)의 일부를 캡핑하면서 제2도전구조물(205)의 일부를 오버랩한다. 제3도전구조물(210)의 일부는 제1도전구조물(204)의 상부 표면까지 연장될 수 있다. 제3도전구조물(210)은 금속함유층을 포함한다. 제3도전구조물(210)은 텅스텐층을 포함할 수 있다.
캡핑구조물(211)은 에어갭(209)의 나머지를 캡핑하면서 제3도전구조물(210)의 상부를 커버링한다. 캡핑구조물(211)은 절연물질을 포함한다. 캡핑구조물(211)은 실리콘질화물 또는 실리콘산화물을 포함한다. 캡핑구조물(211)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다.
제3도전구조물(210)의 에지에 자기정렬되어 제2도전구조물(205)의 일부와 에어갭(209)의 일부를 리세스시킨 리세스부(213)를 포함한다. 리세스부(213)는 제1도전구조물(204)의 일부에도 형성될 수 있다. 리세스부(213)에 캡핑구조물(211)이 형성된다.
도 3b를 참조하면, 리세스부(213) 없이 캡핑구조물(211)과 제3도전구조물(210)에 의해 에어갭(209)이 캡핑된다.
도 3c를 참조하면, 에어갭(209)은 제3도전구조물(210) 및 캡핑구조물(211)에 의해 캡핑된다. 에어갭(209)의 일부는 제3도전구조물(210)에 의해 캡핑되고, 에어갭(209)의 나머지는 캡핑구조물(211)에 의해 캡핑된다. 제1도전구조물(204)과 제3도전패턴(208) 사이에 에어갭(209)이 형성된다. 이웃하는 제1도전구조물(204) 사이에 분리구조물(214)이 형성된다. 분리구조물(214)에 오픈부(215)가 형성된다. 오픈부(215) 내에 제2도전구조물(205)이 형성된다. 오픈부(215)의 측벽에 스페이서(212)가 형성된다.
제2실시예 및 그 변형예에 따르면, 에어갭(209)은 제3도전구조물(210) 및 캡핑구조물(211)에 의해 안정적으로 캡핑된다. 에어갭(209)을 형성하므로써 제1도전구조물(204)과 제2도전구조물(205)간의 기생캐패시턴스를 감소시킨다.
제2도전패턴(206) 상에 제3도전패턴(207) 및 제4도전패턴(208)을 형성한 후에 에어갭(209)을 형성할 수 있다. 이로써 제3도전패턴(207)이 형성 면적을 넓게 확보할 수 있다. 실리콘함유층인 제2도전패턴(206)의 체적을 최소화하고, 금속함유층인 제4도전패턴(208)의 체적을 최대화하므로써 제2도전구조물(205)의 저항을 감소시킬 수 있다. 아울러, 오믹콘택층인 제3도전패턴(207)을 포함하므로 저항이 더욱 감소하고, 제3도전패턴(207)의 형성 면적이 크므로 계면저항이 감소한다.
제2실시예 및 그 변형예에 따른 제2도전구조물(205)은 플러그(Plug)가 될 수 있다. 제3도전구조물(210)은 플러그 또는 배선층이 될 수 있다. 제2도전구조물(205)과 제3도전구조물(210)은 다층 플러그가 될 수 있다. 즉, 제2도전구조물(205)은 제1플러그구조물이 되고, 제3도전구조물(210)은 제2플러그구조물이 될 수 있다. 제2도전구조물(205)은 실리콘플러그, 오믹콘택층 및 금속플러그가 적층된 구조가 되고, 금속플러그의 측벽에 에어갭(209)이 형성될 수 있다. 제2도전구조물(205)과 제3도전구조물(210)은 트랜지스터와 메모리요소를 연결하는 플러그가 될 수 있다. 제2도전구조물(205)과 제3도전구조물(210)은 트랜지스터와 금속배선을 연결하는 플러그가 될 수 있다. 또한, 제2도전구조물(205)은 배선층이 될 수 있고, 제3도전구조물(210)는 플러그가 될 수 있다. 여기서, 배선층은 비트라인, 금속배선, 게이트전극, 워드라인 또는 관통전극을 포함한다. 도시하지 않았으나, 제3도전구조물(210) 상에 제4도전구조물이 더 형성될 수 있다. 제4도전구조물은 제3도전구조물에 전기적으로 연결되는 메모리요소의 일부가 될 수 있다. 메모리요소는 스토리지노드, 유전층 및 플레이트노드로 이루어진 캐패시터를 포함할 수 있고, 제4도전구조물은 스토리지노드를 포함할 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 제3도전구조물(210)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.
도 4a 내지 도 4k는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 4a에 도시된 바와 같이, 기판(31) 상에 복수의 제1도전구조물(34)을 형성한다. 기판(31)은 반도체기판을 포함한다. 기판(31)은 실리콘을 함유한다. 기판(31)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(31)은 SOI 기판을 포함할 수도 있다.
기판(31) 상에 형성되는 복수의 제1도전구조물(34)은 일정 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(34)을 형성하기 위해 제1도전층(미도시) 상에 하드마스크패턴(33)을 형성한다. 하드마스크패턴(33)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전패턴(First conductive pattern, 32)이 형성된다. 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 제1도전구조물(34)이 형성된다. 제1도전패턴(32)은 실리콘함유층 또는 금속함유층을 포함한다. 예를 들어, 제1도전패턴(32)은 폴리실리콘 또는 텅스텐을 포함할 수 있다. 또한, 제1도전패턴(32)은 실리콘함유층과 금속함유층을 적층하여 형성한다. 예를 들어, 폴리실리콘층과 텅스텐층을 적층하여 형성할 수 있다. 이때, 폴리실리콘층과 텅스텐층 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 제1도전패턴(32)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄(Ti)과 티타늄질화물(TiN)이 적층될 수 있다. 하드마스크패턴(33)은 절연물질을 이용하여 형성한다.
복수의 제1도전구조물(34) 상에 제1절연층(35A)을 형성한다. 제1절연층(35A)은 저유전물질을 포함한다. 제1절연층(35A)은 질화물 또는 산화물을 포함한다. 예를 들어, 제1절연층(35A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 제1절연층(35A)은 제1도전구조물(34)을 포함한 전면에 컨포멀하게 형성된다. 제1절연층(35A)은 스페이서가 되는 물질이다.
제1절연층(35A) 상에 제2절연층(36A)을 형성한다. 제2절연층(36A)은 실리콘산화물을 포함할 수 있다. 제2절연층(36A)은 제1절연층(35A) 상에서 제1도전구조물(34) 사이를 채우도록 형성될 수 있다. 제2절연층(36A)은 분리층이 된다.
도 4b에 도시된 바와 같이, 제2절연층(36A)을 평탄화한다. 제1도전구조물(34) 상의 제1절연층(35A)의 표면이 노출되도록 평탄화될 수 있다.
제2절연층(36A)을 식각하여 오픈부(37)를 형성한다. 오픈부(37)가 형성된 후, 제2절연층은 도시되지 않을 수 있다. 오픈부(37)를 형성하기 위해 마스크패턴(미도시)이 사용될 수 있다. 오픈부(37)는 홀 형상 또는 라인 형상을 가질 수 있다. 오픈부(37)는 제1도전구조물(34) 사이에 형성될 수 있다. 오픈부(37)의 측벽에는 제1절연층(35A)이 노출될 수 있다. 오픈부(37) 형성을 위해 제1도전구조물(34) 및 제1절연층(35A)에 정렬되도록 제2절연층(36A)이 식각될 수 있다.
오픈부(37)의 아래의 기판(31) 상에 제1절연층(35A)이 잔류할 수 있다.
다음으로, 제1절연층(35A)을 식각하여 기판(31)의 표면을 노출시킨다. 제1절연층(35A)을 식각하므로써 제1도전구조물(34)의 측벽에 스페이서(35)가 형성된다.
다른 실시예에서, 오픈부(37) 형성 이후에, 스페이서(35)를 형성한다. 즉, 오픈부(37)를 형성한 후에 제1절연층(35A)을 형성하고, 이후 제1절연층(35A)을 식각하여 스페이서(35)를 형성한다. 또다른 실시예에서, 스페이서(35)는 생략될 수 있다.
도 4c에 도시된 바와 같이, 제2도전패턴(38A)을 형성한다. 스페이서(35)를 포함한 전면에 오픈부(37)를 채우는 제2도전층(미도시)을 형성한다. 제2도전층을 에치백공정을 통해 식각한다. 이에 따라 오픈부(37)에 리세스된 제2도전패턴(38A)이 형성된다. 제2도전패턴(38A)은 제1도전구조물(34)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 제2도전패턴(38A)은 실리사이드화가능물질을 포함한다. 제2도전패턴(38A)은 실리콘함유층을 포함할 수 있다. 제2도전패턴(38A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 제2도전패턴(38A)은 기판(31)의 표면과 접촉된다. 제2도전패턴(38A)의 높이는 최대한 낮게 조절될 수 있다. 이는 제2도전구조물에서 제2도전패턴(38A)이 차지하는 체적을 최소화하기 위함이다.
도 4d에 도시된 바와 같이, 희생스페이서(39)를 형성한다. 제2도전패턴(38A) 상부의 오픈부(37)의 측벽에 희생스페이서(39)를 형성한다. 희생스페이서(39)는 희생층(미도시)을 선택적으로 식각하므로써 형성될 수 있다. 희생스페이서(39)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 희생스페이서(39)에 의해 제2도전패턴(38A)의 상부 표면이 노출된다. 희생스페이서(39)는 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생스페이서(39)은 절연물질을 포함할 수 있으며, 희생스페이서(39)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 희생스페이서(39)는 실리콘산화물과 실리콘질화물을 적층하여 형성할 수도 있다.
희생스페이서(39)를 형성할 때 또는 희생스페이서(39)를 형성한 후에, 제2도전패턴(38A)의 표면을 일정 깊이 리세스시킬 수 있다(도면부호 '38C' 참조). 리세스된 제2도전패턴은 도면부호 '38B'와 같은 형태가 된다. 이는 후속 실리사이드층을 형성하기 위한 반응 면적을 증가시키기 위함이다.
도 4e에 도시된 바와 같이, 실리사이드화가능층(40)을 형성한다. 실리사이드화가능층(40)은 희생스페이서(39) 및 제2도전패턴(38B)을 포함한 전면에 컨포멀하게 형성된다. 실리사이드화가능층(40)은 제2도전패턴(38B)과 실리사이드화반응에 의해 금속실리사이드를 형성하는 물질을 포함한다. 실리사이드화가능층(40)은 실리사이드화가능금속층을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제2도전패턴(38B)이 폴리실리콘을 포함하는 경우, 실리사이드화가능층(40)은 코발트를 포함할 수 있다. 실리사이드화가능층(40)은 물리기상증착법(PVD)을 통해 증착할 수 있다.
위와 같이, 실리사이드화가능층(40)을 형성하면, 실리사이드화가능층(40)과 제2도전패턴(38B)간의 실리사이드형성을 위한 반응면적이 증가한다. 예컨대, 증가된 반응면적은 제2도전패턴(38B)의 리세스된 표면에 의한 반응면적(A1)과 제2도전패턴(38B)의 돌출부에 의한 반응면적(A2)을 포함한다. 이는 제2도전패턴(38B)의 선폭 증가에 의한 것이다. 이는 후속 비교예를 참조하여 설명하기로 한다.
도시하지 않았으나, 실리사이드화가능층(40) 상에 보호층을 형성할 수 있다. 보호층은 실리사이드화가능층(40) 상에 컨포멀하게 형성된다. 보호층은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층은 금속질화물을 포함한다. 보호층은 티타늄함유층을 포함한다. 보호층은 티타늄질화물(TiN)을 포함할 수 있다. 보호층은 티타늄과 티타늄질화물을 적층(Ti/TiN)하여 형성할 수도 있다.
도 4f에 도시된 바와 같이, 제3도전패턴(41)을 형성한다. 제3도전패턴(41)을 형성하기 위해 어닐(41A)을 실시할 수 있다. 어닐(41A)에 의해 제2도전패턴(38B)과 실리사이드화가능층(40)이 반응하여 제3도전패턴(41)이 형성된다. 어닐(41A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제2도전패턴(38B)과 실리사이드화가능층(40)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층을 포함하는 제3도전패턴(41)이 형성된다. 어닐(41A)은 실리사이드화가능층(40)과 제2도전패턴(38B)이 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐(41A)은 급속어닐(RTA)을 포함한다. 어닐(41A)에 의해 제2도전패턴(38B)의 실리콘원자와 실리사이드화가능층(40)의 금속원자가 반응하여 제3도전패턴(41)이 형성된다. 제3도전패턴(41)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 제3도전패턴(41)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 이를 위해 어닐(41A)은 2회 수행될 수 있다. 예를 들어, 1차 어닐이 400∼600℃의 온도에서 진행된다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다. 2차 어닐이 진행된다. 2차 어닐은 급속어닐(RTA)을 포함한다. 2차 어닐은 1차 어닐보다 더 높은 온도에서 실시할 수 있다. 2차 어닐은 600∼800℃의 온도에서 진행한다. 2차 어닐에 의해 제3도전패턴(41)의 상변화가 발생한다. 예컨대, 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
제3도전패턴(41)이 형성된 후, 미반응 실리사이드화가능층(40A)이 잔류할 수 있다. 제2도전패턴(38B)은 도면부호 '38'와 같이 체적이 감소될 수 있다.
어닐(41A) 공정시에, 제2도전패턴(38B)의 리세스된 표면 및 돌출부에 의해 실리사이드화반응에 참여하는 실리콘의 반응면적(도 4e의 A1, A2 참조)이 증가하므로 낮은 비저항의 'CoSi2상'의 코발트실리사이드를 형성할 수 있다. 한편, 제2도전패턴(38B)의 표면이 리세스되지 않은 경우에는 실리사이드화반응에 참여하는 실리콘의 반응면적이 부족하여 높은 비저항을 갖는 'Co2Si상'의 코발트실리사이드가 형성될 수 있다.
상술한 바와 같이, 제3도전패턴(41)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(37)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다. 제3도전패턴(41)은 오믹콘택층이 된다.
도 4g에 도시된 바와 같이, 미반응 실리사이드화가능층(41A)을 제거한다.
다음으로, 제3도전패턴(41) 상에 제4도전패턴(42)을 형성한다. 제4도전패턴(42)은 제3도전패턴(41) 상에서 오픈부를 채운다. 제4도전패턴(42)은 금속함유층을 포함할 수 있다. 제4도전패턴(42)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제4도전패턴(42)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
제3도전패턴(42)의 높이는 제2도전패턴(38)보다 더 높고, 제4도전패턴(42)의 선폭은 제2도전패턴(38)보다 더 작다. 따라서, 제4도전패턴(42)의 체적은 제2도전패턴(38)보다 더 크다.
위와 같이, 제4도전패턴(42)을 형성하면, 오픈부 내에 예비 제2도전구조물이 형성된다. 예비 제2도전구조물은 제2도전패턴(38), 제3도전패턴(41), 제4도전패턴(42) 및 희생스페이서(39)를 포함한다. 희생스페이서(39)는 예비 제2도전구조물의 측벽을 에워싸는 서라운딩 형태가 될 수 있다.
도 4h에 도시된 바와 같이, 제4도전패턴(42) 상에 제5도전층(43A)이 형성된다. 제5도전층(43A)은 금속함유층을 포함한다. 제5도전층(43A)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제5도전층(43A)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
도 4i에 도시된 바와 같이, 제3도전구조물(43)이 형성된다. 제3도전구조물(43)은 제5도전층(43A)의 식각에 의해 형성된다. 제3도전구조물(43)을 형성하기 위해 마스크패턴(도시 생략)이 사용될 수 있다. 제3도전구조물(43)은 제4도전패턴(42)의 일부를 커버링하는 패턴이다. 이에 따라, 제3도전구조물(43)에 의해 제4도전패턴(42), 스페이서(35) 및 희생스페이서(39)의 일부가 노출된다.
다음으로, 리세스부(44)가 형성된다. 제3도전구조물(43)에 의해 노출된 제4도전패턴(42)을 일정 깊이 식각한다. 이때, 희생스페이서(39), 스페이서(35) 및 하드마스크패턴(33)의 일부도 일정 깊이 식각된다.
도 4j에 도시된 바와 같이, 희생스페이서(39)를 제거하여 에어갭(45)을 형성한다. 에어갭(45)은 제4도전패턴(42)과 제1도전구조물(34)의 측벽 사이에 형성된다. 희생스페이서(39)는 습식식각을 통해 제거될 수 있다. 희생스페이서(39)를 제거하기 위해 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 세정 공정은 제3도전구조물(43)의 식각후세정을 포함할 수 있고, 이로써 희생스페이서(39)를 제거하기 위한 추가 공정이 필요없다.
상술한 바와 같은 희생스페이서(39) 제거 공정에 의해 희생스페이서(39)가 제거되고, 희생스페이서(39)가 차지하고 있던 공간은 에어갭(45)으로 잔존한다.
에어갭(45)은 제4도전패턴(42)과 제1도전구조물(34)의 측벽 사이에 형성되며, 제4도전패턴(42)과 제1도전구조물(34)의 측벽 사이에는 '에어갭(45)-스페이서(35)'로 이루어진 절연구조가 형성된다. 에어갭(45)의 아래에는 제3도전패턴(41)이 노출되나, 제2도전패턴(38)은 노출되지 않는다.
에어갭(45)은 제4도전패턴(42)의 측벽을 에워싸는 서라운딩 형태가 될 수 있다. 제2도전구조물(46)은 리세스부(44)에 의해 오픈부 내에 형성되는 구조로서, 제2도전패턴(38), 제3도전패턴(41) 및 제4도전패턴(42)을 포함한다.
도 4k에 도시된 바와 같이, 캡핑구조물(47)이 형성된다. 캡핑구조물(47)은 절연물질을 포함한다. 캡핑구조물(47)은 스텝커버리지가 좋지 않은 절연물질을 포함할 수 있다. 예를 들어, 캡핑구조물(47)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있고, 이에 따라 에어갭(45)의 입구가 막히도록 캡핑할 수 있다. 캡핑구조물(47)은 실리콘산화물 또는 실리콘질화물을 포함한다. 캡핑구조물(47)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다.
캡핑구조물(47)은 에어갭(45)을 캡핑하면서 리세스부(44)를 갭필한다. 아울러, 제3도전구조물(43)의 상부를 덮는다. 캡핑구조물(47) 형성시, 제1캡핑층을 컨포멀하게 라이닝한 후 제2캡핑층을 갭필하여 형성할 수도 있다.
위와 같이, 에어갭(45)의 일부는 제3도전구조물(43)에 의해 캡핑되고, 에어갭(45)의 나머지는 캡핑구조물(47)에 의해 캡핑된다.
오픈부(37) 내에 형성되는 제2도전구조물(46)은 제2도전패턴(38), 제3도전패턴(41) 및 제4도전패턴(42)을 포함한다. 제2도전구조물(46) 상에 제3도전구조물(43)이 전기적으로 연결된다.
도 5a 내지 도 5d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 5a를 참조하면, 기판(31) 상에 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 복수의 제1도전구조물(34)을 형성한다.
다음으로, 제1도전구조물(34) 사이에 오픈부(도면부호 생략)를 형성한 후, 제1도전구조물(34)의 측벽에 스페이서(35)를 형성한다.
이어서, 리세스된 제2도전패턴(38)과 리세스된 희생스페이서(39)를 형성한다.
도 5b에 도시된 바와 같이, 희생스페이서(39)를 제거하여 에어갭(45)을 형성한다.
도 5c에 도시된 바와 같이, 에어갭(45)을 캡핑하는 캡핑스페이서(43A)를 형성한다.
도 5d에 도시된 바와 같이, 제2도전패턴(38) 상에 제3도전패턴(41B) 및 제4도전패턴(42A)을 형성한다.
비교예에서, 희생스페이서(39)로서 실리콘산화물, 실리콘질화물, 티타늄질화물 등의 물질을 사용한다. 에어갭(45)을 형성하기 위해 습식식각 공정을 이용하여 희생스페이서(39)를 제거한다.
그러나, 비교예는 티타늄질화물을 이용하여 희생스페이서(39)를 형성하는 경우, 티타늄질화물을 깨끗하게 제거하기 어려워 에어갭(45)의 낫오픈(Not open)이 발생한다. 또한, 티타늄질화물을 제거할때 주변구조물이 손실될 수 있다.
또한, 비교예는 에어갭(45)을 충분히 캡핑하기 위해 캡핑스페이서(43A)의 두께가 두꺼운 경우, 제4도전패턴(42A)의 형성 공간(도 5c의 도면부호 'W' 참조) 및 제3도전패턴(41B)의 형성 면적이 좁아져 콘택저항이 증가하게 된다. 또한, 비교예는 에어갭(45)의 공간만큼 제2도전패턴(38)의 선폭이 감소하므로 후속 제3도전패턴(41B)의 형성 면적이 감소한다.
또한, 비교예는 캡핑스페이서(43A)의 두께가 얇은 경우에, 캡핑스페이서(43A)를 형성할 때 에어갭(45)이 오픈되는 문제가 발생한다. 또한, 후속 제3도전패턴(41B) 등을 형성하는 과정 중에 수반되는 스트립공정 및 세정 공정시에 캡핑스페이서(43A)가 손실되어 에어갭(45)이 노출될 수 있다. 이에 따라, 제4도전패턴(42A)이 에어갭(45)으로 흘러들어가 에어갭(45)을 채우게 된다.
또한, 비교예는 실리콘함유층을 포함하는 제2도전패턴(38)의 체적이 금속함유층을 포함하는 제4도전패턴(42A)보다 상대적으로 크므로 저항이 증가한다. 따라서, 콘택플러그의 저항을 감소시키는데 한계가 있다.
결국, 본 실시예들과 같이, 금속함유물질의 체적을 증가시키므로 저항을 개선시킬 수 있다. 또한, 제3도전패턴(41)을 먼저 형성한 후에 에어갭(45)을 형성하므로써 제3도전패턴(41)의 형성 면적을 증가시키므로 콘택저항을 개선시킬 수 있다. 또한, 제3도전패턴(41)을 형성한 후 진행하는 스트립공정 및 세정공정이 에어갭(45)을 형성하는 과정보다 먼저 진행되므로 에어갭(45)의 손실을 최소화할 수 있다. 제3도전구조물(43) 및 캡핑구조물(46)에 의해 캡핑되므로 에어갭(45)을 안정적으로 캡핑할 수 있다. 또한, 절연물질을 이용한 캡핑스페이서를 생략하므로 공정을 단순화시킬 수 있다. 또한, 제3도전구조물(43)을 형성한 후의 세정 공정에서 희생스페이서(39)를 제거하므로 공정이 단순화된다. 제3도전구조물(43)을 형성한 후에 에어갭(45)을 형성하므로써 제3도전구조물(43)의 식각 공정에 의해 에어갭(45)이 노출되지 않는다.
도 6a는 메모리셀의 일부를 도시한 도면이다. 도 6b는 도 6a의 A-A'선에 따른 평면도이다. 도 6c는 도 6b의 B-B'선에 따른 단면도이다. 도 6a에 도시된 메모리셀은 DRAM 메모리셀을 포함한다.
도 6a, 도 6b 및 도 6c를 참조하면, 기판(301)에 소자분리영역(302)에 의해 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 게이트트렌치(322)가 형성된다. 게이트트렌치(322) 표면에 게이트절연층(323)이 형성된다. 게이트절연층(323) 상에 게이트트렌치(322)를 부분적으로 매립하는 매립게이트전극(324)이 형성된다. 도시하지 않았으나, 기판(301)에는 소스영역 및 드레인영역이 형성된다. 매립게이트전극(324) 상에 실링층(325)이 형성된다. 매립게이트전극(324)과 교차하는 방향으로 연장된 비트라인(307)을 포함하는 비트라인구조물(310)이 기판(301) 상에 형성된다.
비트라인구조물(310)은 비트라인(307), 비트라인하드마스크(308) 및 비트라인스페이서(309)를 포함한다. 비트라인(307)은 비트라인콘택플러그(306)를 통해 활성영역(303)과 연결된다. 비트라인콘택플러그(306)는 제1층간절연층(304)에 형성된 비트라인콘택홀(305)에 형성된다.
활성영역(303)에 연결되는 스토리지노드콘택플러그가 형성된다. 스토리지노드콘택플러그는 제1콘택플러그(312)와 제2콘택플러그(319)를 포함한다. 제1콘택플러그(312)는 제1층간절연층(304)과 제2층간절연층(304A)을 관통하는 콘택홀(311)에 형성된다. 콘택홀(311)의 측벽에 스페이서(317)가 형성된다. 제1콘택플러그(312)는 제1플러그(313), 오믹콘택층(314), 제2플러그(315)를 포함한다. 제1플러그(313)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(315)는 텅스텐을 포함하는 금속플러그이다. 오믹콘택층(314)은 금속실리사이드를 포함한다. 오믹콘택층(314)은 'CoSi2상'의 코발트실리사이드를 포함한다. 제1콘택플러그(312)는 세미메탈플러그(Semi-metal plug) 구조가 된다. 제1플러그(313)의 표면은 비트라인(307)의 하부 표면보다 낮게 리세스된 높이를 갖는다. 제2콘택플러그(319)는 에어갭(316)의 일부와 제1콘택플러그(312)의 제2플러그(315)를 캡핑한다. 에어갭(316)의 나머지는 캡핑구조물(320)에 의해 캡핑된다. 캡핑구조물(320)은 리세스부(318)을 갭필한다.
제1콘택플러그(312)와 비트라인(307) 사이에 에어갭(316) 및 스페이서(317)를 포함하는 절연구조물이 형성된다. 에어갭(316)에 의해 제2플러그(315)는 비트라인(307)의 측벽으로부터 이격된다.
제2콘택플러그(319) 상에 스토리지노드(321)를 포함하는 캐패시터가 연결된다. 스토리지노드(321)는 필라 형태를 포함한다. 도시하지 않았으나, 스토리지노드(321) 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드(321)는 필라형태 외에 실린더형태가 될 수도 있다.
위와 같이, 메모리셀은 매립게이트전극(324)을 포함하는 매립게이트형 트랜지스터, 비트라인(307) 및 캐패시터를 포함한다. 제1콘택플러그(312)는 비트라인(307)의 측벽으로부터 에어갭(316)에 의해 이격된다. 비트라인(307)과 제1콘택플러그(312)간의 기생캐패시턴스는 제2플러그(315)와 비트라인(307) 간에 생성된다. 금속함유물질인 제2플러그(315)에 의해 제1콘택플러그(312)의 전체 저항이 감소한다. 에어갭(316)에 의해 비트라인(307)과 제1콘택플러그(312)간의 기생캐패시턴스가 감소한다.
도 7a 내지 도 7l은 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 7a에 도시된 바와 같이, 기판(51)은 실리콘을 함유한다. 기판(51)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(51)은 SOI 기판을 포함할 수도 있다.
기판(51)에 소자분리영역(52)을 형성한다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(52)에 의해 활성영역(63)이 정의된다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
도시하지 않았으나, 소자분리영역(52)을 형성한 후에, 매립게이트전극(도 6c의 '324' 참조)을 형성할 수 있다. 도 6c를 참조하여 매립게이트전극의 형성 방법을 설명하기로 한다. 먼저, 기판(301)을 식각하여 게이트트렌치(322)를 형성한 후, 게이트트렌치(322)에 리세스된 매립게이트전극(324)을 형성한다. 이후, 매립게이트전극(324) 상에 실링층(325)을 형성한다. 매립게이트전극(324)을 형성하기 전에 게이트트렌치(322)의 표면에 게이트절연층(323)을 형성할 수 있다. 매립게이트전극(324)은 게이트트렌치(322)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극(324)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층(325)은 매립게이트전극(324) 상에서 게이트트렌치(322)를 갭필할 수 있다. 실링층(325)은 후속 공정으로부터 매립게이트전극(324)을 보호하는 역할을 수행할 수 있다. 실링층(325)은 절연물질을 포함할 수 있다. 실링층(325)은 실리콘질화물을 포함할 수 있다. 실링층(325) 형성후에 활성영역(303)에 소스영역 및 드레인영역을 형성할 수 있다. 이로써, 매립게이트전극(324)을 포함하는 매립게이트형 트랜지스터가 형성된다.
도 7a를 다시 참조하면, 기판(51)의 전면에 제1층간절연층(54)을 형성한다. 제1층간절연층(54)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1층간절연층(54)은 층간절연층의 역할을 한다. 제1층간절연층(54) 상에 실리콘질화물을 포함하는 식각정지층(미도시)이 더 형성될 수 있다.
제1층간절연층(54)을 식각하여 비트라인콘택홀(55)을 형성한다. 비트라인콘택홀(55)을 형성하기 위해 마스크패턴(미도시)을 식각마스크로 사용할 수 있다. 비트라인콘택홀(55)을 형성한 후에 활성영역(53)을 일정 깊이 리세스시킬 수 있다. 이로써, 비트라인콘택홀(55)에 형성되는 비트라인콘택플러그(56)와 활성영역(53)간의 접촉면적을 증가시킬 수 있다. 비트라인콘택홀(55)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다.
비트라인콘택홀(55)에 비트라인콘택플러그(56)를 형성한다. 비트라인콘택플러그(56)는 비트라인콘택홀(55)을 채우는 형태이다. 비트라인콘택홀(55)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 평탄화할 수 있다. 이로써, 비트라인콘택플러그(56)가 형성될 수 있다. 비트라인콘택플러그(56)는 폴리실리콘층 또는 금속층을 포함할 수 있다.
비트라인콘택플러그(56) 상에 비트라인(57)과 비트라인하드마스크(58)를 형성한다. 다른 실시예에서, 비트라인(57)과 비트라인하드마스크(58)의 선폭을 비트라인콘택홀(55)보다 작게 설정하여, 비트라인콘택플러그(56)까지 식각할 수 있다. 비트라인콘택플러그(56)가 식각됨에 따라 비트라인콘택홀(55)의 측벽이 다시 오픈될 수 있으나, 이는 후속하는 비트라인스페이서(59)를 이용하여 갭필할 수 있다. 비트라인(57)은 텅스텐 등의 금속함유층을 포함한다. 비트라인하드마스크(58)는 실리콘질화물을 포함한다.
비트라인(57)과 비트라인하드마스크(58)의 측벽에 비트라인스페이서(59)를 형성한다. 비트라인스페이서(59)는 실리콘질화물을 포함할 수 있다.
위와 같이, 비트라인스페이서(59)를 형성하면, 비트라인(57), 비트라인하드마스크(58) 및 비트라인스페이서(59)를 포함하는 비트라인구조물(60)이 형성된다. 도시하지 않았으나, 비트라인구조물(60)을 형성할 때, 주변회로영역에 트랜지스터의 게이트구조물을 동시에 형성할 수 있다. 주변회로영역에 형성되는 게이트구조물은 매립게이트형, 플라나형, 리세스게이트형 등을 포함할 수 있다.
비트라인구조물(60) 상에 제2층간절연층(61)을 형성한다. 후속하여 제2층간절연층(61)은 이웃하는 비트라인구조물(60) 사이에 갭필되도록 패터닝 또는 평탄화될 수 있다.
도 7b에 도시된 바와 같이, 미도시된 마스크패턴을 식각마스크로 이용하여 제2층간절연층(61) 및 제1층간절연층(54)을 식각한다. 이에 따라 비트라인구조물(60) 사이에 콘택홀(62)이 형성된다. 콘택홀(62)은 비트라인구조물(60)에 의해 자기정렬적으로 형성될 수 있다. 따라서, 콘택홀(62)에 의해 이웃하는 비트라인구조물(60)의 측벽이 노출된다. 콘택홀(62)에 의해 기판(51)의 일부 표면이 노출된다. 콘택홀(62)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다. 도시하지 않았으나, 후속 습식식각을 실시하여 콘택홀(62)의 하부를 확장(Widening)시킬 수 있다. 이때, 제1층간절연층(54)의 일부가 식각된다.
도 7c에 도시된 바와 같이, 콘택홀(62)의 측벽에 스페이서(63)를 형성한다. 예를 들어, 절연층(미도시)을 형성한다. 절연층을 에치백한다. 이에 따라, 스페이서(63)가 형성된다. 스페이서(63)는 콘택홀(62)의 측벽에 형성된다. 스페이서(63)를 형성하므로써 콘택홀(62) 아래의 활성영역(53)의 표면이 노출된다. 다른 실시예에서, 스페이서(63)는 생략될 수 있다.
도 7d에 도시된 바와 같이, 콘택홀(62)에 제1플러그(64A)를 형성한다. 제1플러그(64A)는 콘택홀(62)의 일부를 채우는 형태가 된다. 즉, 콘택홀(62)에 리세스된 제1플러그(64A)가 형성된다. 콘택홀(62)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 리세스시켜 제1플러그(64A)를 형성한다. 제1플러그(64A)의 리세스된 표면은 적어도 비트라인(57)의 하부 표면보다 낮게 제어할 수 있다. 이로써, 비트라인(57)과 제1플러그(64A)는 대향하지 않는다. 제1플러그(64A)는 실리콘함유층을 포함한다. 제1플러그(64A)은 폴리실리콘층을 포함할 수 있다. 제1플러그(64A)는 실리콘플러그가 된다.
도 7e에 도시된 바와 같이, 제1플러그(64A) 상부의 콘택홀(62)의 측벽에 희생스페이서(65)를 형성한다. 희생스페이서(65)는 희생층(미도시)을 선택적으로 식각하므로써 형성될 수 있다. 희생스페이서(65)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 희생스페이서(65)에 의해 제1플러그(64A)의 상부 표면이 노출된다. 희생스페이서(65)는 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생스페이서(65)은 절연물질을 포함할 수 있으며, 희생스페이서(65)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 희생스페이서(65)는 실리콘산화물과 실리콘질화물을 적층하여 형성할 수도 있다.
희생스페이서(65)를 형성할 때 또는 희생스페이서(65)를 형성한 후에, 제1플러그(64A)의 표면을 일정 깊이 리세스시킬 수 있다(도면부호 '64C' 참조). 리세스된 제1플러그는 도면부호 '64B'와 같은 형태가 된다. 이는 후속 실리사이드층을 형성하기 위한 반응 면적을 증가시키기 위함이다.
도 7f에 도시된 바와 같이, 실리사이드화가능층(66)을 형성한다. 실리사이드화가능층(66)은 희생스페이서(65) 및 제1플러그(64B)을 포함한 전면에 컨포멀하게 형성된다. 실리사이드화가능층(66)은 제1플러그(64B)과 실리사이드화반응에 의해 금속실리사이드를 형성하는 물질을 포함한다. 실리사이드화가능층(66)은 실리사이드화가능금속층을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제1플러그(64B)이 폴리실리콘을 포함하는 경우, 실리사이드화가능층(66)은 코발트를 포함할 수 있다. 실리사이드화가능층(66)은 물리기상증착법(PVD)을 통해 증착할 수 있다.
위와 같이, 실리사이드화가능층(66)을 형성하면, 실리사이드화가능층(66)과 제1플러그(64B)간의 실리사이드형성을 위한 반응면적이 증가한다. 예컨대, 증가된 반응면적은 제1플러그(64B)의 리세스된 표면에 의한 반응면적과 제1플러그(64B)의 돌출부에 의한 반응면적을 포함한다. 이는 제1플러그(64B)의 선폭 증가에 의한 것이다.
도시하지 않았으나, 실리사이드화가능층(66) 상에 보호층을 형성할 수 있다. 보호층은 실리사이드화가능층(66) 상에 컨포멀하게 형성된다. 보호층은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층은 금속질화물을 포함한다. 보호층은 티타늄함유층을 포함한다. 보호층은 티타늄질화물(TiN)을 포함할 수 있다. 보호층은 티타늄과 티타늄질화물을 적층(Ti/TiN)하여 형성할 수도 있다.
도 7g에 도시된 바와 같이, 오믹콘택층(67)을 형성한다. 오믹콘택층(67)을 형성하기 위해 어닐(67A)을 실시할 수 있다. 어닐(67A)에 의해 제1플러그(64B)와 실리사이드화가능층(66)이 반응하여 오믹콘택층(67)이 형성된다. 어닐(67A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제1플러그(64B)와 실리사이드화가능층(66)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층을 포함하는 오믹콘택층(67)이 형성된다. 어닐(67A)은 실리사이드화가능층(66)과 제1플러그(64B)가 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐(67A)은 급속어닐(RTA)을 포함한다. 어닐(67A)에 의해 제1플러그(64B)의 실리콘원자와 실리사이드화가능층(66)의 금속원자가 반응하여 오믹콘택층(41)이 형성된다. 오믹콘택층(67)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(67)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 이를 위해 어닐(67A)은 2회 수행될 수 있다. 예를 들어, 1차 어닐이 400∼600℃의 온도에서 진행된다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다. 2차 어닐이 진행된다. 2차 어닐은 급속어닐(RTA)을 포함한다. 2차 어닐은 1차 어닐보다 더 높은 온도에서 실시할 수 있다. 2차 어닐은 600∼800℃의 온도에서 진행한다. 2차 어닐에 의해 오믹콘택층(67)의 상변화가 발생한다. 예컨대, 1차 어닐에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
오믹콘택층(67)이 형성된 후, 미반응 실리사이드화가능층(66A)이 잔류할 수 있다. 제1플러그(64B)는 도면부호 '64'와 같이 체적이 감소될 수 있다.
어닐(67A) 공정시에, 제1플러그(64B)의 리세스된 표면 및 돌출부에 의해 실리사이드화반응에 참여하는 실리콘의 반응면적이 증가하므로 낮은 비저항의 'CoSi2상'의 코발트실리사이드를 형성할 수 있다. 한편, 제1플러그(64B)의 표면이 리세스되지 않은 경우에는 실리사이드화반응에 참여하는 실리콘의 반응면적이 부족하여 높은 비저항을 갖는 'Co2Si상'의 코발트실리사이드가 형성될 수 있다.
상술한 바와 같이, 오믹콘택층(67)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 콘택홀(62)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다.
도 7h에 도시된 바와 같이, 미반응 실리사이드화가능층(66A)을 제거한다.
다음으로, 오믹콘택층(67) 상에 제2플러그(68A)를 형성한다. 제2플러그(68A)는 오믹콘택층(67) 상에 형성된다. 제2플러그(68A)는 금속함유층을 포함할 수 있다. 제2플러그(68A)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제2플러그(68A)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제2플러그(68A)는 비트라인구조물(60)의 표면과 동일한 높이를 갖고 형성된다. 제2플러그(68A)의 체적은 제1플러그(64)보다 더 크다. 그리고, 제2플러그(68A)는 비트라인(57)에 인접하여 형성된다. 제1플러그(64)는 비트라인(57)과 인접하지 않는다.
위와 같이, 제2플러그(68A)를 형성하면 제1플러그(64), 오믹콘택층(67) 및 제2플러그(68A)를 포함하는 예비 제1콘택플러그가 형성된다.
도 7i에 도시된 바와 같이, 제2플러그(68A) 상에 제2콘택플러그(69)가 형성된다. 제2콘택플러그(69)는 금속함유층을 포함한다. 제2콘택플러그(69)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제2콘택플러그(69)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제2콘택플러그(69)는 텅스텐함유층의 식각에 의해 형성된다. 제2콘택플러그(69)를 형성하기 위해 마스크패턴(도시 생략)이 사용될 수 있다. 제2콘택플러그(69)는 주변회로영역의 금속배선과 동시에 형성할 수 있다.
제2콘택플러그(69)는 제2플러그(68A)의 일부를 커버링하는 패턴이다. 이에 따라, 제2콘택플러그(69)에 의해 제2플러그(68A), 스페이서(63) 및 희생스페이서(65)의 일부가 노출된다.
다음으로, 리세스부(70)가 형성된다. 제2콘택플러그(69)에 의해 노출된 제2플러그(68A)를 일정 깊이 식각한다. 이때, 희생스페이서(65), 스페이서(63) 및 비트라인하드마스크(58)의 일부도 일정 깊이 식각된다. 도시되지 않았으나, 비트라인구조물(60) 사이의 제2층간절연층(61)도 일부 식각될 수 있다. 제2플러그는 도면부호 '68'과 같이 잔류한다.
위와 같이, 예비 제1콘택플러그의 제2플러그(68A)를 일부 식각하여 리세스부(70)를 형성한다. 따라서, 제1콘택플러그는 제1플러그(64), 오믹콘택층(67) 및 제2플러그(68)의 적층구조가 된다.
도 7j에 도시된 바와 같이, 희생스페이서(65)를 제거하여 에어갭(71)을 형성한다. 에어갭(71)은 제2플러그(68)와 비트라인구조물(60)의 측벽 사이에 형성된다. 희생스페이서(65)는 습식식각을 통해 제거될 수 있다. 희생스페이서(65)를 제거하기 위해 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 세정 공정은 제2콘택플러그(69)를 형성하는 식각 공정의 후세정을 포함할 수 있다. 따라서, 희생스페이서(65)를 제거하기 위한 공정 추가가 없어도 된다.
상술한 바와 같은 희생스페이서(65) 제거 공정에 의해 희생스페이서(65)가 제거되고, 희생스페이서(65)가 차지하고 있던 공간은 에어갭(71)으로 잔존한다.
에어갭(71)은 제2플러그(68)와 비트라인구조물(60)의 측벽 사이에 형성되며, 제2플러그(68)와 비트라인구조물(60)의 측벽 사이에는 '에어갭(71)-스페이서(63)'로 이루어진 절연구조가 형성된다. 에어갭(71)의 아래에는 오믹콘택층(67)이 노출되나, 제1플러그(64)는 노출되지 않는다.
희생스페이서로 사용된 물질이 실리콘산화물 및 실리콘질화물이므로, 희생스페이서(65)를 제거할 때, 에어갭(71)의 낫오픈(Not open) 및 비트라인구조물(60)의 손실을 방지할 수 있다.
또한, 제2콘택플러그(69)를 형성하기 위한 식각 공정을 진행한 이후에, 에어갭(71)을 형성하므로, 에어갭(71)의 손실이 없다.
도 7k에 도시된 바와 같이, 제2플러그(68) 및 에어갭(71)을 캡핑하는 캡핑층(72)을 형성한다. 캡핑층(72)은 절연물질을 포함한다. 캡핑층(72)은 스텝커버리지가 좋지 않은 절연물질을 포함할 수 있다. 예를 들어, 캡핑층(72)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있고, 이에 따라 에어갭(71)의 입구가 막히도록 캡핑할 수 있다. 캡핑층(72)은 실리콘산화물 또는 실리콘질화물을 포함한다. 캡핑층(72)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다. 캡핑층(72)은 에어갭(71)을 캡핑하면서 리세스부(70)를 갭필한다. 아울러, 제2콘택플러그(69)의 상부를 덮는다. 캡핑층(72) 형성시, 제1캡핑층을 컨포멀하게 라이닝한 후 제2캡핑층을 갭필하여 형성할 수도 있다. 캡핑층(72)은 후속 식각 공정에서 식각정지층으로 사용될 수 있다.
위와 같이, 에어갭(71)의 일부는 제2콘택플러그(69)에 의해 캡핑되고, 에어갭(71)의 나머지는 캡핑층(72)에 의해 캡핑된다.
캡핑층(72)은 후속 식각 공정에서 식각정지층으로 사용될 수 있다.
도 7l에 도시된 바와 같이, 제2콘택플러그(69) 상에 스토리지노드(73)를 형성한다. 일예로서, 스토리지노드(73)를 형성하기 위해, 캡핑층(72) 상에 희생층(도시 생략)을 형성하고, 희생층과 캡핑층(72)을 식각하여 제2콘택플러그(69)를 노출시키는 오픈부를 형성한다. 이후, 오픈부 내에 스토리지노드(73)를 형성한 후, 희생층을 스트립한다. 도시하지 않았으나, 스토리지노드(73) 상에 유전층 및 플레이트노드를 형성할 수 있다. 스토리지노드(73)는 필라형태이며, 다른 실시예에서 실린더 형태를 가질 수 있다. 제2콘택플러그(69) 상에 스토리지노드(73)를 형성하므로써, 오버랩마진을 확보할 수 있다.
위와 같이, 기판(51)과 스토리지노드(73) 사이에 형성되는 스토리지노드콘택플러그는 제1콘택플러그(69A)와 제2콘택플러그(69)를 포함한다. 제1콘택플러그(69A)는 제1플러그(64), 오믹콘택층(67) 및 제2플러그(68)를 포함한다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 8은 메모리 카드를 보여주는 개략도이다.
도 8을 참조하면, 메모리 카드(400)는 제어기(410) 및 메모리(420)를 포함할 수 있다. 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 앞서 설명한 바와 같은 에어갭을 구비하는 반도체장치를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 9는 전자 시스템을 보여주는 블록도이다.
도 9를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(510)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(520)은 앞서 설명한 에어갭을 구비하는 반도체장치를 포함하는 메모리를 포함할 수 있다. 전자 시스템(500)은 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들면, 전자 시스템(500)은 모바일기기(mobile device), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다. 전자시스템(500)에는 응용칩셋(application shipset), 이미지신호프로세서(Image signal processor), 모뎀(Modem) 등이 더 제공될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51 : 기판 52 : 소자분리영역
53 : 활성영역 54 : 제1층간절연층
56 : 비트라인콘택플러그 57 : 비트라인
58 : 비트라인하드마스크 59 : 비트라인스페이서
60 : 비트라인구조물 62 : 콘택홀
63 : 스페이서 64 : 제1플러그
67 : 오믹콘택층 68 : 제2플러그
69A : 제1콘택플러그 69 : 제2콘택플러그
71 : 에어갭 72 : 캡핑층
73 : 스토리지노드

Claims (40)

  1. 기판 상에 형성된 복수의 제1도전구조물;
    상기 복수의 제1도전구조물 사이에 형성된 제2도전구조물;
    상기 제1도전구조물과 제2도전구조물 사이에 형성된 에어갭;
    상기 에어갭의 일부를 캡핑하는 제3도전구조물; 및
    상기 에어갭의 나머지를 캡핑하는 캡핑구조물
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1도전구조물 사이에 형성되고 상기 기판의 표면을 노출시킨 오픈부를 갖는 분리구조물을 더 포함하고, 상기 제2도전구조물은 상기 오픈부 내에 형성된 반도체장치.
  3. 제1항에 있어서,
    상기 제2캡핑구조물은 절연물질을 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 제3도전구조물과 캡핑구조물은 각각 상기 에어갭을 캡핑하면서 상기 제2도전구조물에 오버랩된 반도체장치.
  5. 제1항에 있어서,
    상기 제3도전구조물의 에지에 자기정렬되어 상기 제2도전구조물의 일부와 상기 에어갭의 일부를 리세스시킨 리세스부를 포함하고,
    상기 캡핑구조물은 상기 리세스부를 갭필하는 구조인 반도체장치.
  6. 제1항에 있어서,
    상기 제2도전구조물과 제3도전구조물은, 플러그인 반도체장치.
  7. 제1항에 있어서,
    상기 제2도전구조물은, 실리콘플러그, 오믹콘택층 및 금속플러그가 적층된 플러그이고, 상기 금속플러그의 측벽에 상기 에어갭이 형성된 반도체장치.
  8. 기판 상에 형성된 비트라인을 포함하는 복수의 비트라인구조물;
    상기 복수의 비트라인구조물 사이에 형성된 제1플러그구조물;
    상기 비트라인구조물과 제1플러그구조물 사이에 형성된 에어갭;
    상기 제1플러그구조물 상에서 상기 에어갭의 일부를 캡핑하는 제2플러그구조물; 및
    상기 에어갭의 나머지를 캡핑하는 캡핑구조물
    을 포함하는 반도체장치.
  9. 제8항에 있어서,
    상기 캡핑구조물은 절연물질을 포함하는 반도체장치.
  10. 제8항에 있어서,
    상기 제2플러그구조물의 에지에 자기정렬되어 상기 제1플러그구조물의 일부와 상기 에어갭의 일부를 리세스시킨 리세스부를 포함하고,
    상기 캡핑구조물은 상기 리세스부를 갭필하는 구조인 반도체장치.
  11. 제8항에 있어서,
    상기 제1플러그구조물은, 실리콘플러그, 오믹콘택층 및 금속플러그가 적층된 플러그이고, 상기 금속플러그와 상기 비트라인 사이에 상기 에어갭이 형성된 반도체장치.
  12. 제11항에 있어서,
    상기 실리콘플러그의 표면은 상기 비트라인의 하부 표면보다 낮게 리세스된 높이를 갖는 반도체장치.
  13. 제11항에 있어서,
    상기 제1플러그구조물에서 차지하는 실리콘플러그의 체적은 상기 금속플러그의 체적보다 작은 반도체장치.
  14. 제11항에 있어서,
    상기 오믹콘택층은 금속실리사이드를 포함하는 반도체장치.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 제2플러그구조물 상에 형성된 스토리지노드를 포함하는 캐패시터를 더 포함하는 반도체장치.
  16. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 기판에 매립된 게이트전극을 갖는 매립게이트형 트랜지스터를 더 포함하고, 상기 제1플러그구조물은 상기 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결되는 반도체장치.
  17. 기판 상에 형성되고 상기 기판의 일부를 노출시킨 오픈부를 갖는 분리구조물;
    상기 오픈부에 형성된 제1도전구조물;
    상기 제1도전구조물과 오픈부의 측벽 사이에 형성된 에어갭;
    상기 에어갭의 일부를 캡핑하는 제2도전구조물; 및
    상기 에어갭의 나머지를 캡핑하는 캡핑구조물
    을 포함하는 반도체장치.
  18. 제17항에 있어서,
    상기 캡핑구조물은 절연물질을 포함하는 반도체장치.
  19. 제17항에 있어서,
    상기 제2도전구조물과 캡핑구조물은 각각 상기 에어갭을 캡핑하면서 상기 제1도전구조물에 오버랩된 반도체장치.
  20. 제17항에 있어서,
    상기 제2도전구조물의 에지에 자기정렬되어 상기 제1도전구조물의 일부와 상기 에어갭의 일부를 리세스시킨 리세스부를 포함하고,
    상기 캡핑구조물은 상기 리세스부를 갭필하는 구조인 반도체장치.
  21. 제17항에 있어서,
    상기 제1도전구조물과 제2도전구조물은, 플러그인 반도체장치.
  22. 제17항에 있어서,
    상기 제1도전구조물은, 실리콘함유층, 오믹콘택층 및 금속함유층이 적층된 플러그이고, 상기 금속함유층과 오픈부의 측벽 사이에 상기 에어갭이 형성된 반도체장치.
  23. 기판 상에 분리층을 형성하는 단계;
    상기 분리층을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부 내에 형성된 제1도전구조물과 상기 제1도전구조물과 오픈부의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제1도전구조물을 형성하는 단계;
    상기 제1도전구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제2도전구조물을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. 제23항에 있어서,
    상기 에어갭을 형성하는 단계 이전에,
    상기 제2도전구조물의 에지에 정렬되도록 상기 도전구조물 및 희생스페이서를 식각하여 리세스부를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  25. 제23항에 있어서,
    상기 캡핑구조물은 절연물질을 포함하는 반도체장치 제조 방법.
  26. 제23항에 있어서,
    상기 예비 제1도전구조물을 형성하는 단계는,
    상기 오픈부에 리세스되는 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 제2도전패턴을 형성하는 단계;
    상기 제2도전패턴 상부의 상기 오픈부 측벽에 상기 희생스페이서를 형성하는 단계; 및
    상기 제2도전패턴 및 희생스페이서 상에 상기 오픈부를 채우는 제3도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법
  27. 제26항에 있어서,
    상기 제2도전패턴은 금속실리사이드를 포함하고, 상기 제1도전패턴은 실리콘함유층을 포함하며, 상기 제3도전패턴은 금속함유층을 포함하는 반도체장치 제조 방법.
  28. 제23항에 있어서,
    상기 제1도전구조물과 제2도전구조물은 플러그를 포함하는 반도체장치 제조 방법.
  29. 기판 상에 복수의 제1도전구조물을 형성하는 단계;
    상기 제1도전구조물 사이에 분리층을 형성하는 단계;
    상기 분리층을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부에 형성된 제2도전구조물과 상기 제2도전구조물과 오픈부의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제2도전구조물을 형성하는 단계;
    상기 제2도전구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제3도전구조물을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  30. 제29항에 있어서,
    상기 에어갭을 형성하는 단계 이전에,
    상기 제3도전구조물의 에지에 정렬되도록 상기 제2도전구조물 및 희생스페이서를 식각하여 리세스부를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  31. 제29항에 있어서,
    상기 캡핑구조물은 절연물질을 포함하는 반도체장치 제조 방법.
  32. 제29항에 있어서,
    상기 예비 제2도전구조물을 형성하는 단계는,
    상기 오픈부에 리세스되는 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 제2도전패턴을 형성하는 단계;
    상기 제2도전패턴 상부의 상기 오픈부 측벽에 상기 희생스페이서를 형성하는 단계; 및
    상기 제2도전패턴 및 희생스페이서 상에 상기 오픈부를 채우는 제3도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법
  33. 제32항에 있어서,
    상기 제2도전패턴은 금속실리사이드를 포함하고, 상기 제1도전패턴은 실리콘함유층을 포함하며, 상기 제3도전패턴은 금속함유층을 포함하는 반도체장치 제조 방법.
  34. 제29항에 있어서,
    상기 제1도전구조물과 제2도전구조물은 플러그를 포함하는 반도체장치 제조 방법.
  35. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 형성된 제1플러그구조물과 상기 제1플러그구조물과 콘택홀의 측벽 사이에 형성된 희생스페이서를 포함하는 예비 제1플러그구조물을 형성하는 단계;
    상기 제1플러그구조물의 일부 및 상기 희생스페이서의 일부를 덮는 제2플러그구조물을 형성하는 단계;
    상기 제2플러그구조물의 에지에 정렬되도록 상기 제1플러그구조물 및 희생스페이서를 식각하여 리세스부를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 제2플러그구조물을 포함한 전면에 상기 리세스부 및 에어갭을 캡핑하는 캡핑구조물을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  36. 제35항에 있어서,
    상기 캡핑구조물을 형성하는 단계 이후에,
    상기 캡핑구조물을 관통하여 상기 제2플러그구조물에 연결되는 스토리지노드를 포함하는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  37. 제35항에 있어서,
    상기 비트라인구조물을 형성하는 단계 이전에,
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  38. 제35항에 있어서,
    상기 캡핑구조물은 절연물질을 포함하는 반도체장치 제조 방법.
  39. 제35항에 있어서,
    상기 예비 제1플러그구조물을 형성하는 단계는,
    상기 콘택홀 내에 리세스되는 제1플러그를 형성하는 단계;
    상기 제1플러그 상에 오믹콘택층을 형성하는 단계;
    상기 오믹콘택층 상부의 상기 콘택홀 측벽에 상기 희생스페이서를 형성하는 단계; 및
    상기 오믹콘택층 및 희생스페이서 상에 상기 콘택홀을 채우는 제2플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법
  40. 제39항에 있어서,
    상기 오믹콘택층은 금속실리사이드를 포함하고, 상기 제1플러그는 실리콘함유층을 포함하며, 상기 제2플러그는 금속함유층을 포함하는 반도체장치 제조 방법.
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