CN114497041A - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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CN114497041A CN202011155878.4A CN202011155878A CN114497041A CN 114497041 A CN114497041 A CN 114497041A CN 202011155878 A CN202011155878 A CN 202011155878A CN 114497041 A CN114497041 A CN 114497041A
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Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括衬底、位线、位线隔离件、外围栅极以及栅极隔离件，衬底内形成有多个有源区；位线位于衬底上，且与有源区相连接；位线隔离件位于衬底上，且覆盖位线的侧壁，位线隔离件包括第一气隙；外围栅极位于衬底上；栅极隔离件位于衬底上，且覆盖外围栅极的侧壁，栅极隔离件包括第二气隙。第一气隙和第二气隙分别作为位线和外围栅极的侧壁绝缘结构，从而可以提高侧壁绝缘性能，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
在半导体结构，如动态随机存取存储(Dynamic Random Access Memory，DRAM)器件中，位线以及外围栅极的侧壁均采用氮化物层，绝缘性能有限，从而影响导电体结构的使用性能。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
衬底，衬底内形成有多个有源区；
位线，位线位于衬底上，且与有源区相连接；
位线隔离件，位线隔离件位于衬底上，且覆盖位线的侧壁，位线隔离件包括第一气隙；
外围栅极，外围栅极位于衬底上；
栅极隔离件，栅极隔离件位于衬底上，且覆盖外围栅极的侧壁，栅极隔离件包括第二气隙。
在本发明的一个实施例中，第一气隙和第二气隙同步形成。
在本发明的一个实施例中，位线隔离件还包括：
第一隔离层，第一隔离层位于衬底上；
第二隔离层，第二隔离层位于衬底上，且覆盖位线的侧壁；
其中，第一隔离层与第二隔离层间隔设置，以在第一隔离层与第二隔离层之间形成第一气隙。
在本发明的一个实施例中，位线的底部位于衬底内。
在本发明的一个实施例中，半导体结构还包括：
插塞，插塞位于衬底内，位线通过插塞与有源区相连接。
在本发明的一个实施例中，位线在第一方向上的厚度小于插塞在第一方向上的厚度，以使位线隔离件覆盖插塞的顶端；
其中，第一方向平行于衬底。
在本发明的一个实施例中，位线与位线隔离件在第一方向上的总厚度大于插塞在第一方向上的厚度。
在本发明的一个实施例中，栅极隔离件还包括：
第三隔离层，第三隔离层位于衬底上；
第四隔离层，第四隔离层位于衬底上，且覆盖外围栅极的侧壁；
其中，第三隔离层与第四隔离层间隔设置，以在第三隔离层与第四隔离层之间形成第二气隙。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：
提供衬底，衬底包括存储单元区和外围电路区，存储单元区内形成有多个有源区；
在存储单元区上形成位线，位线与有源区相连接；
在存储单元区上形成位线隔离件，位线隔离件覆盖位线的侧壁，位线隔离件包括第一气隙；
在外围电路区上形成外围栅极；
在外围电路区上形成栅极隔离件，栅极隔离件覆盖外围栅极的侧壁，栅极隔离件包括第二气隙。
在本发明的一个实施例中，第一气隙和第二气隙由同一种工艺同步形成。
在本发明的一个实施例中，形成第一气隙和第二气隙，包括：
在衬底上形成第一绝缘件；
在第一绝缘件上形成第一开口和第二开口，第一开口的底部位于存储单元区，第二开口的底部位于外围电路区；
在第一开口和第二开口的侧壁上分别形成第一隔离层和第三隔离层；
在第一隔离层和第三隔离层的侧壁上分别形成第一绝缘层和成第二绝缘层；
在第一绝缘层和第二绝缘层的侧壁上分别形成第二隔离层和第四隔离层；
在第二隔离层和第四隔离层内分别形成位线和外围栅极；
去除第一绝缘层和第二绝缘层，第一隔离层与第二隔离层之间的间隙作为第一气隙，第三隔离层与第四隔离层之间的间隙作为第二气隙；
其中，第一隔离层、第二隔离层以及第一气隙作为位线隔离件，第三隔离层、第四隔离层以及第二气隙作为栅极隔离件。
在本发明的一个实施例中，衬底内形成有第一半导体层，形成第一开口和第二开口，包括：
在第一绝缘件上形成第一掩膜层，第一掩膜层暴露第一开口对应的第一区域以及第二开口对应的第二区域；
通过刻蚀工艺在第一区域形成第一开口，并在第二区域形成第二开口；
其中，第一开口的底部位于衬底内，以使第一半导体层的一部分被刻蚀，剩余的第一半导体层作为连接有源区和位线的插塞，第二开口的底部位于衬底的上表面。
在本发明的一个实施例中，在第一绝缘件上形成第一隔离材料层，通过刻蚀第一隔离材料层的一部分形成第一隔离层和第三隔离层；
或，在第一绝缘件上形成第一绝缘材料层，通过刻蚀第一绝缘材料层的一部分形成第一绝缘层和第二绝缘层；
或，在第一绝缘件上形成第二隔离材料层，通过刻蚀第二隔离材料层的一部分形成第二隔离层和第四隔离层。
在本发明的一个实施例中，第一绝缘件包括氧化物层和氮化物层，氧化物层形成于衬底上，氮化物层形成于氧化物层上，去除氧化物层上表面的所有材料层后形成位线和外围栅极；
其中，氧化物层、第一绝缘层以及第二绝缘层均为相同的材料层，以通过刻蚀同时去除。
在本发明的一个实施例中，形成位线和外围栅极，包括：
在第一开口和第二开口内分别形成位线接触部和外围栅极接触部；
在位线接触部和外围栅极接触部上分别形成位线金属部和外围栅极金属部；
在位线金属部和外围栅极金属部上分别形成位线绝缘部和外围栅极绝缘部；
其中，位线接触部、位线金属部以及位线绝缘部作为位线，外围栅极接触部、外围栅极金属部以及外围栅极绝缘部作为外围栅极。
在本发明的一个实施例中，在第一绝缘件上形成第二半导体材料层，通过刻蚀第二半导体材料层的一部分形成位线接触部和外围栅极接触部；
或，在第一绝缘件上形成金属导电材料层，通过刻蚀金属导电材料层的一部分形成位线金属部和外围栅极金属部；
或，在第一绝缘件上形成第二绝缘材料层，通过刻蚀第二绝缘材料层的一部分形成位线绝缘部和外围栅极绝缘部。
在本发明的一个实施例中，半导体结构的制作方法还包括：
在第一气隙和第二气隙上形成密封层。
本发明的半导体结构通过在衬底上形成位线和外围栅极，且覆盖位线侧壁的位线隔离件包括第一气隙，覆盖外围栅极侧壁的栅极隔离件包括第二气隙，即第一气隙和第二气隙分别作为位线和外围栅极的侧壁绝缘结构，从而可以提高侧壁绝缘性能，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一掩膜层的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一开口和第二开口的结构示意图；
图4是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一隔离材料层的结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一隔离层和第三隔离层的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一绝缘材料的结构示意图；
图7是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一绝缘层和第二绝缘层的结构示意图；
图8是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二隔离材料层的结构示意图；
图9是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二隔离层和第四隔离层的结构示意图；
图10是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二掩膜层的结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三掩膜层的结构示意图；
图12是根据一示例性实施方式示出的一种半导体结构的制造方法形成位线接触部和外围栅极接触部的结构示意图；
图13是根据一示例性实施方式示出的一种半导体结构的制造方法形成金属导电材料层的结构示意图；
图14是根据一示例性实施方式示出的一种半导体结构的制造方法形成位线金属部和外围栅极金属部的结构示意图；
图15是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二绝缘材料层的结构示意图；
图16是根据一示例性实施方式示出的一种半导体结构的制造方法形成位线绝缘部和外围栅极绝缘部的结构示意图；
图17是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一气隙和第二气隙的结构示意图；
图18是根据一示例性实施方式示出的一种半导体结构的制造方法形成第四掩膜层的结构示意图；
图19是根据一示例性实施方式示出的一种半导体结构的制造方法去除第四掩膜层后的结构示意图；
图20是根据一示例性实施方式示出的一种半导体结构的制造方法形成密封层的结构示意图；
图21是根据一示例性实施方式示出的一种半导体结构的部分结构的俯视图。
附图标记说明如下：
10、衬底；11、有源区；12、存储单元区；13、外围电路区；14、介质层；20、位线；21、位线接触部；22、位线金属部；23、位线绝缘部；30、位线隔离件；31、第一气隙；32、第一隔离层；33、第二隔离层；40、外围栅极；41、外围栅极接触部；42、外围栅极金属部；43、外围栅极绝缘部；50、栅极隔离件；51、第二气隙；52、第三隔离层；53、第四隔离层；60、插塞；
70、第一绝缘件；71、第一开口；72、第二开口；73、第一绝缘层；74、第二绝缘层；75、第一半导体层；76、第一掩膜层；77、第一隔离材料层；78、第一绝缘材料层；79、第二隔离材料层；80、第二半导体材料层；81、第二掩膜层；82、第三掩膜层；83、金属导电材料层；84、第二绝缘材料层；85、氧化物层；86、氮化物层；87、第四掩膜层；90、密封层。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
本发明的一个实施例提供了一种半导体结构的制作方法，请参考图1，半导体结构的制作方法包括：
S101，提供衬底10，衬底10包括存储单元区12和外围电路区13，存储单元区12内形成有多个有源区11；
S103，在存储单元区12上形成位线20，位线20与有源区11相连接；
S105，在存储单元区12上形成位线隔离件30，位线隔离件30覆盖位线20的侧壁，位线隔离件30包括第一气隙31；
S107，在外围电路区13上形成外围栅极40；
S109，在外围电路区13上形成栅极隔离件50，栅极隔离件50覆盖外围栅极40的侧壁，栅极隔离件50包括第二气隙51。
本发明一个实施例的半导体结构的制作方法通过在衬底10上形成位线20和外围栅极40，且覆盖位线20侧壁的位线隔离件30包括第一气隙31，覆盖外围栅极40侧壁的栅极隔离件50包括第二气隙51，即第一气隙31和第二气隙51分别作为位线20和外围栅极40的侧壁绝缘结构，从而可以提高侧壁绝缘性能，以此改善半导体结构的性能。
需要说明的是，电容接触线可以与位线20相邻设置，而第一气隙31和第二气隙51的设置可以降低位线20与电容接触线的耦合效应，降低二者之间的寄生电容，从而获得更好的电性性能。
在一个实施例中，第一气隙31和第二气隙51由同一种工艺同步形成，即可以减少半导体的成型工艺。
需要说明的是，此处的同步形成并不特指在同一时间段同时形成，二者没有任何时间差，只要保证在形成第一气隙31和第二气隙51的过程中，没有任何其他中间工艺步骤进行打断即可，不排除第一气隙31和第二气隙51的形成具有前后状态，但形成第一气隙31和第二气隙51的过程属于一个连续的工艺过程。当然，在工艺允许的条件下，第一气隙31和第二气隙51可以在同一时间段内同时形成。
在一个实施例中，形成第一气隙31和第二气隙51，包括：在衬底10上形成第一绝缘件70；在第一绝缘件70上形成第一开口71和第二开口72，第一开口71的底部位于存储单元区12，第二开口72的底部位于外围电路区13；在第一开口71和第二开口72的侧壁上分别形成第一隔离层32和第三隔离层52；在第一隔离层32和第三隔离层52的侧壁上分别形成第一绝缘层73和成第二绝缘层74；在第一绝缘层73和第二绝缘层74的侧壁上分别形成第二隔离层33和第四隔离层53；在第二隔离层33和第四隔离层53内分别形成位线20和外围栅极40；去除第一绝缘层73和第二绝缘层74，第一隔离层32与第二隔离层33之间的间隙作为第一气隙31，第三隔离层52与第四隔离层53之间的间隙作为第二气隙51；其中，第一隔离层32、第二隔离层33以及第一气隙31作为位线隔离件30，第三隔离层52、第四隔离层53以及第二气隙51作为栅极隔离件50。
位线隔离件30包括第一隔离层32、第二隔离层33以及第一气隙31，栅极隔离件50包括第三隔离层52、第四隔离层53以及第二气隙51。首先在第一隔离层32和第二隔离层33之间形成第一绝缘层73，第三隔离层52和第四隔离层53之间形成第二绝缘层74，然后通过蚀刻等工艺将第一绝缘层73和第二绝缘层74进行去除，从而形成第一气隙31和第二气隙51。在本实施例中，采用湿法刻蚀法将第一绝缘层73和第二绝缘层74进行去除，第一绝缘层73和第二绝缘层74的去除工艺处于同一步骤，二者之间没有其他步骤。
在一个实施例中，衬底10内形成有第一半导体层75，形成第一开口71和第二开口72，包括：在第一绝缘件70上形成第一掩膜层76，第一掩膜层76暴露第一开口71对应的第一区域以及第二开口72对应的第二区域；通过刻蚀工艺在第一区域形成第一开口71，并在第二区域形成第二开口72；其中，第一开口71的底部位于衬底10内，以使第一半导体层75的一部分被刻蚀，剩余的第一半导体层75作为连接有源区11和位线20的插塞60，第二开口72的底部位于衬底10的上表面。
结合图2所示，衬底10包括存储单元区12和外围电路区13，存储单元区12内形成有第一半导体层75，第一半导体层75的顶部与衬底10的顶部相平齐，第一半导体层75的顶部用于连接有源区11，而衬底10包括介质层14，在介质层14上形成氧化物层85，在氧化物层85上形成氮化物层86，氧化物层85和氮化物层86作为第一绝缘件70，然后在第一绝缘件70上形成第一掩膜层76，通过刻蚀第一掩膜层76暴露出来的第一绝缘件70，从而形成如图3所示的结构，即形成了第一开口71和第二开口72。
需要说明的是，衬底10上形成有沟道隔离层，以此隔离出多个有源区11，其中，可以通过浅沟槽隔离(Shallow Trench Isolation，STI)工艺来形成沟道隔离层，沟道隔离层可以包括二氧化硅(SiO2)。而介质层14可以包括二氧化硅(SiO2)或高K材料(High-K材料)。
对于第一半导体层75的形成工艺此处不作限定，可以根据相关技术中的工艺。
具体的，氧化物层85可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。氮化物层86可以包括氮化硅(SiN)、氮碳化硅(SiCN)等材料。第一掩膜层76为光刻胶。
第一半导体层75可以由含硅材料形成。第一半导体层75可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
需要注意的是，氧化物层85、氮化物层86以及第一掩膜层76可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，在第一绝缘件70上形成第一隔离材料层77，通过刻蚀第一隔离材料层77的一部分形成第一隔离层32和第三隔离层52，即第一隔离层32和第三隔离层52由同一种材料和同种工艺在同一个工序中形成。
具体的，形成第一隔离层32和第三隔离层52，包括：在第一绝缘件70上形成第一隔离材料层77，第一隔离材料层77覆盖第一开口71的侧壁和底壁，以及第二开口72的侧壁和底壁；部分刻蚀第一开口71和第二开口72内的第一隔离材料层77，并分别暴露插塞60的上表面和衬底10的上表面，以使剩余的第一隔离材料层77分别作为第一隔离层32和第三隔离层52。
具体的，在图3的基础上，在氮化物层86上形成第一隔离材料层77，如图4所示，第一隔离材料层77覆盖氮化物层86的上表面、第一开口71的侧壁和底壁，以及第二开口72的侧壁和底壁，如图4所示。刻蚀氮化物层86上表面的第一隔离材料层77，以及第一开口71底壁和第二开口72底壁上的第一隔离材料层77，从而使得第一隔离材料层77仅覆盖第一开口71的侧壁以及第二开口72的侧壁，如图5所示。第一开口71底壁上的第一隔离材料层77被刻蚀后暴露出插塞60，第二开口72底壁上的第一隔离材料层77被刻蚀后暴露出衬底10。
需要说明的是，在刻蚀氮化物层86上表面的第一隔离材料层77时也可以刻蚀掉部分的氮化物层86。或者，氮化物层86上表面的第一隔离材料层77可以不作刻蚀，即仅需将第一开口71底壁和第二开口72底壁上的第一隔离材料层77刻蚀即可。
在一个实施例中，在第一绝缘件70上形成第一绝缘材料层78，通过刻蚀第一绝缘材料层78的一部分形成第一绝缘层73和第二绝缘层74，即第一绝缘层73和第二绝缘层74由同一种材料和同种工艺在同一个工序中形成。
具体的，形成第一绝缘层73和第二绝缘层74，包括：在第一绝缘件70上形成第一绝缘材料层78，第一绝缘材料层78覆盖第一开口71的侧壁和底壁，以及第二开口72的侧壁和底壁；刻蚀第一开口71和第二开口72内的第一绝缘材料层78，并暴露插塞60的上表面和衬底10的上表面，以使剩余的第一绝缘材料层78分别作为第一绝缘层73和第二绝缘层74。
在图5的基础上，在氮化物层86上形成第一绝缘材料层78，如图6所示，第一绝缘材料层78覆盖氮化物层86的上表面、第一隔离层32的侧壁、第一开口71的底壁、第三隔离层52的侧壁以及第二开口72的底壁。刻蚀氮化物层86上表面的第一绝缘材料层78，以及第一开口71底壁和第二开口72底壁上的第一绝缘材料层78，从而使得第一绝缘材料层78仅覆盖第一隔离层32的侧壁以及第三隔离层52的侧壁，如图7所示。
需要说明的是，在刻蚀氮化物层86上表面的第一绝缘材料层78时也可以刻蚀掉部分的氮化物层86。或者，氮化物层86上表面的第一绝缘材料层78可以不作刻蚀，即仅需将第一开口71底壁和第二开口72底壁上的第一绝缘材料层78刻蚀即可。
在一个实施例中，在第一绝缘件70上形成第二隔离材料层79，通过刻蚀第二隔离材料层79的一部分形成第二隔离层33和第四隔离层53，即第二隔离层33和第四隔离层53由同一种材料和同种工艺在同一个工序中形成。
具体的，形成第二隔离层33和第四隔离层53，包括：在第一绝缘件70上形成第二隔离材料层79，第二隔离材料层79覆盖第一开口71的侧壁和底壁，以及第二开口72的侧壁和底壁；刻蚀第一开口71和第二开口72内的第二隔离材料层79，并暴露插塞60的上表面和衬底10的上表面，以使剩余的第二隔离材料层79分别作为第二隔离层33和第四隔离层53。
在图7的基础上，在氮化物层86上形成第二隔离材料层79，如图8所示，第二隔离材料层79覆盖氮化物层86的上表面、第一绝缘层73的侧壁、第一开口71的底壁、第二绝缘层74的侧壁以及第二开口72的底壁。刻蚀氮化物层86上表面的第二隔离材料层79，以及第一开口71底壁和第二开口72底壁上的第二隔离材料层79，从而使得第二隔离材料层79仅覆盖第一绝缘层73的侧壁以及第二绝缘层74的侧壁，如图9所示。
需要说明的是，在刻蚀氮化物层86上表面的第二隔离材料层79时也可以刻蚀掉部分的氮化物层86。或者，氮化物层86上表面的第二隔离材料层79可以不作刻蚀，即仅需将第一开口71底壁和第二开口72底壁上的第二隔离材料层79刻蚀即可。
需要注意的是，第一隔离材料层77、第一绝缘材料层78以及第二隔离材料层79可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺等形成。第一隔离材料层77和第二隔离材料层79的材料可以相同，例如可以包括氮化硅(SiN)、氮碳化硅(SiCN)等材料，第一绝缘材料层78可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。
在一个实施例中，第一绝缘件70包括氧化物层85和氮化物层86，氧化物层85形成于衬底10上，氮化物层86形成于氧化物层85上，去除氧化物层85上表面的所有材料层后形成位线20和外围栅极40；其中，氧化物层85、第一绝缘层73以及第二绝缘层74均为相同的材料层，以通过刻蚀同时去除。
具体的，氮化物层86作为隔离层，在进行氧化物层85、第一绝缘层73以及第二绝缘层74去除前之前，需要将氮化物层86进行去除，如材料刻蚀工艺对氮化物层86进行去除，此时埋入氮化物层86内的结构层也进行了相应的去除，从而仅留存氧化物层85内的结构层。然后通过湿法刻蚀法将氧化物层85、第一绝缘层73以及第二绝缘层74进行去除，从而形成了第一气隙31和第二气隙51，即提高制作效率，减小形成工艺。
在一个实施例中，形成位线20和外围栅极40，包括：在第一开口71和第二开口72内分别形成位线接触部21和外围栅极接触部41；在位线接触部21和外围栅极接触部41上分别形成位线金属部22和外围栅极金属部42；在位线金属部22和外围栅极金属部42上分别形成位线绝缘部23和外围栅极绝缘部43；其中，位线接触部21、位线金属部22以及位线绝缘部23作为位线20，外围栅极接触部41、外围栅极金属部42以及外围栅极绝缘部43作为外围栅极40。
具体的，位线20包括位线接触部21、位线金属部22以及位线绝缘部23，位线接触部21与插塞60相连接，位线金属部22位于位线接触部21上，位线绝缘部23位于位线金属部22上。
位线接触部21可以由含硅材料制成。位线接触部21可以包括多晶硅、掺杂的多晶硅、外延硅或掺杂的外延硅。在本实施例中，位线接触部21可以为多晶硅。
位线金属部22可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。在本实施例中，位线金属部22可以为氮化钛和钨。
位线绝缘部23可以由包括氧化硅、氮化硅或其组合的材料形成。在本实施例中，位线绝缘部23可以为氮化硅。
相应的，外围栅极40包括外围栅极接触部41、外围栅极金属部42以及外围栅极绝缘部43，外围栅极接触部41位于衬底10上，外围栅极金属部42位于外围栅极接触部41上，外围栅极绝缘部43位于外围栅极金属部42上。
外围栅极接触部41可以由含硅材料制成。外围栅极接触部41可以包括多晶硅、掺杂的多晶硅、外延硅或掺杂的外延硅。在本实施例中，外围栅极接触部41可以为多晶硅。
外围栅极金属部42可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。在本实施例中，外围栅极金属部42可以为氮化钛和钨。
外围栅极绝缘部43可以由包括氧化硅、氮化硅或其组合的材料形成。在本实施例中，外围栅极绝缘部43可以为氮化硅。
在一个实施例中，在第一绝缘件70上形成第二半导体材料层80，通过刻蚀第二半导体材料层80的一部分形成位线接触部21和外围栅极接触部41，即位线接触部21和外围栅极接触部41由同一种材料形成，以此可以减小工艺流程。
具体的，在图9的基础上，在第一绝缘件70上形成第二半导体材料层80，第二半导体材料层80填充第一开口71和第二开口72，在第二半导体材料层80上形成第二掩膜层81，第二掩膜层81覆盖存储单元区12所在区域，并暴露外围电路区13所在区域，如图10所示。
部分刻蚀外围电路区13对应的第二半导体材料层80，即将外围电路区13对应的第一绝缘件70上表面的全部第二半导体材料层80以及第二开口72内的部分第二半导体材料层80进行去除，第二开口72内剩余的部分第二半导体材料层80作为外围栅极接触部41，如图11所示，然后在外围电路区13上形成第三掩膜层82，第三掩膜层82暴露存储单元区12所在区域。
部分刻蚀存储单元区12对应的第二半导体材料层80，即将存储单元区12对应的第一绝缘件70上表面的全部第二半导体材料层80以及第一开口71内的部分第二半导体材料层80进行去除，第一开口71内剩余的部分第二半导体材料层80作为位线接触部21，位线接触部21的顶端低于外围栅极接触部41的顶端，如图12所示。
需要说明的是，也可以先形成位线接触部21，然后在形成外围栅极接触部41，具体形成工艺与上述方法类似，即先用掩膜层覆盖外围电路区13，形成位线接触部21，在用掩膜层覆盖存储单元区12，形成外围栅极接触部41，此处不作赘述。
在一个实施例中，在第一绝缘件70上形成金属导电材料层83，通过刻蚀金属导电材料层83的一部分形成位线金属部22和外围栅极金属部42，即位线金属部22和外围栅极金属部42可以通过同一种材料和同一种工艺在同一个工序中形成。
具体的，在图12的基础上，在第一绝缘件70上形成金属导电材料层83，金属导电材料层83填充第一开口71和第二开口72，如图13所示。
部分刻蚀金属导电材料层83，即将第一绝缘件70上表面的所有金属导电材料层83以及第一开口71和第二开口72内的部分金属导电材料层83去除，剩余的金属导电材料层83分别作为位线金属部22和外围栅极金属部42，如图14所示。
在一个实施例中，在第一绝缘件70上形成第二绝缘材料层84，通过刻蚀第二绝缘材料层84的一部分形成位线绝缘部23和外围栅极绝缘部43，即位线绝缘部23和外围栅极绝缘部43可以通过同一种材料和同一种工艺在同一个工序中形成。
具体的，在图14的基础上，在第一绝缘件70上形成第二绝缘材料层84，第二绝缘材料层84填充第一开口71和第二开口72，如图15所示。刻蚀氧化物层85上表面对应区域，以暴露氧化物层85，即将氧化物层85上表面的氮化物层86和第二绝缘材料层84进行去除，且位于氮化物层86内的结构层也进行了去除，如图16所示，第一开口71和第二开口72内剩余的第二绝缘材料层84分别作为位线绝缘部23和外围栅极绝缘部43。
在图16的基础上，将氧化物层85、第一绝缘层73以及第二绝缘层74通过刻蚀同时去除，如图17所示。
需要注意的是，第二半导体材料层80、金属导电材料层83以及第二绝缘材料层84可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺等形成。
在一个实施例中，半导体结构的制作方法还包括：在存储单元区12上形成第四掩膜层87，第四掩膜层87暴露外围电路区13；在外围电路区13内进行离子注入，从而在外围电路区13内形成离子注入区，即形成外围电路区13的有源区域。
具体的，在图17的基础上，在存储单元区12上形成第四掩膜层87，如图18所示，在外围电路区13内完成离子注入后将第四掩膜层87进行去除，从而形成图19所示的结构。
在一个实施例中，半导体结构的制作方法还包括：在第一气隙31和第二气隙51上形成密封层90，以此封闭第一气隙31和第二气隙51的开口。
具体的，在图19的基础上，在衬底10上形成密封层90，以将位线20、位线隔离件30、外围栅极40以及栅极隔离件50埋入到密封层90内，如图20所示。
需要说明的是，密封层90可以是氧化物层，密封层90可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。密封层90可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺等形成。
本发明的一个实施例还提供了一种半导体结构，请参考20和图21所示，半导体结构包括：衬底10，衬底10内形成有多个有源区11；位线20，位线20位于衬底10上，且与有源区11相连接；位线隔离件30，位线隔离件30位于衬底10上，且覆盖位线20的侧壁，位线隔离件30包括第一气隙31；外围栅极40，外围栅极40位于衬底10上；栅极隔离件50，栅极隔离件50位于衬底10上，且覆盖外围栅极40的侧壁，栅极隔离件50包括第二气隙51。
本发明一个实施例的半导体结构通过在衬底10上形成位线20和外围栅极40，且覆盖位线20侧壁的位线隔离件30包括第一气隙31，覆盖外围栅极40侧壁的栅极隔离件50包括第二气隙51，即第一气隙31和第二气隙51分别作为位线20和外围栅极40的侧壁绝缘结构，从而可以提高侧壁绝缘性能，以此改善半导体结构的性能。
在一个实施例中，衬底10可以包括半导体衬底。半导体衬底可以由含硅材料形成。半导体衬底可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
具体的，结合图20，衬底10包括存储单元区12和外围电路区13，位线20和位线隔离件30位于存储单元区12，外围栅极40和栅极隔离件50位于外围电路区13。衬底10上形成有沟道隔离层，以此隔离出多个有源区11，其中，可以通过浅沟槽隔离(Shallow TrenchIsolation，STI)工艺来形成沟道隔离层，沟道隔离层可以包括二氧化硅(SiO2)。而衬底10的顶部包括介质层14，介质层14可以包括二氧化硅(SiO2)或高K材料(High-K材料)。
在一个实施例中，位线20为多个，多个位线20间隔设置。
在一个实施例中，第一气隙31和第二气隙51同步形成，以此提高半导体结构的制作效率。
在一个实施例中，如图20所示，位线隔离件30还包括：第一隔离层32，第一隔离层32位于衬底10上；第二隔离层33，第二隔离层33位于衬底10上，且覆盖位线20的侧壁；其中，第一隔离层32与第二隔离层33间隔设置，以在第一隔离层32与第二隔离层33之间形成第一气隙31，即位线隔离件30形成了隔离层-空气层-隔离层的绝缘结构，以此提高绝缘效果。
需要说明的是，第一气隙31的高度、第一隔离层32的高度以及第二隔离层33的高度均相等。
在一个实施例中，第一隔离层32与第二隔离层33可以为相同的材料层。
在一个实施例中，第一隔离层32与第二隔离层33可以为不相同的材料层。
在一个实施例中，位线20的底部位于衬底10内，即可以形成底部支撑，可以提高位线20的底部稳定性，且还可以方便实现位线20与有源区11的连接。
在一个实施例中，外围栅极40的底部位于衬底10上表面。
在一个实施例中，如图20所示，半导体结构还包括：插塞60，插塞60位于衬底10内，位线20通过插塞60与有源区11相连接。其中，插塞60为多个，多个插塞60与多个有源区11相对应地设置，以此实现插塞60的两端分别连接有源区11和位线20。
在一个实施例中，位线20在第一方向上的厚度小于插塞60在第一方向上的厚度，以使位线隔离件30覆盖插塞60的顶端；其中，第一方向平行于衬底10。位线20连接于插塞60顶端的中部，从而可以使得位线隔离件30覆盖插塞60顶端的一部分。
在一个实施例中，位线20与位线隔离件30在第一方向上的总厚度大于插塞60在第一方向上的厚度。
在一个实施例中，第一气隙31可以与插塞60相对设置。或者，第一气隙31与插塞60错位设置，即第二隔离层33覆盖插塞60顶端第一方向上的空余部分。
需要说明的是，第一气隙31和第二气隙51在第一方向上的宽度可以相等也可以不相等，此处不作限定。
在一个实施例中，栅极隔离件50还包括：第三隔离层52，第三隔离层52位于衬底10上；第四隔离层53，第四隔离层53位于衬底10上，且覆盖外围栅极40的侧壁；其中，第三隔离层52与第四隔离层53间隔设置，以在第三隔离层52与第四隔离层53之间形成第二气隙51，即栅极隔离件50形成了隔离层-空气层-隔离层的绝缘结构，以此提高绝缘效果。
需要说明的是，第二气隙51的高度、第三隔离层52的高度以及第四隔离层53的高度均相等。此处的高度即沿第二方向上的高度，第二方向垂直于第一方向，即垂直于衬底10。
在一个实施例中，第三隔离层52与第四隔离层53可以为相同的材料层。
在一个实施例中，第三隔离层52与第四隔离层53可以为不相同的材料层。
在一个实施例中，第一隔离层32与第三隔离层52为相同的材料层。第二隔离层33与第四隔离层53为相同的材料层。
在一个实施例中，如图20所示，半导体结构还包括：密封层90，密封层90设置在第一气隙31和第二气隙51上方，以密封第一气隙31和第二气隙51。
在一个实施例中，如图20所示，位线20包括位线接触部21、位线金属部22以及位线绝缘部23，位线接触部21与插塞60相连接，位线金属部22位于位线接触部21上，位线绝缘部23位于位线金属部22上。
在一个实施例中，如图20所示，外围栅极40包括外围栅极接触部41、外围栅极金属部42以及外围栅极绝缘部43，外围栅极接触部41位于衬底10上，外围栅极金属部42位于外围栅极接触部41上，外围栅极绝缘部43位于外围栅极金属部42上。
在一个实施例中，位线接触部21和外围栅极接触部41为相同的材料，位线金属部22与外围栅极金属部42为相同的材料，位线绝缘部23与外围栅极绝缘部43为相同的材料。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
需要说明的是，半导体结构包括的各个结构层的材料可以参考半导体结构的制作方法所给出的材料，此处不作赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底(10)，所述衬底(10)内形成有多个有源区(11)；
位线(20)，所述位线(20)位于所述衬底(10)上，且与所述有源区(11)相连接；
位线隔离件(30)，所述位线隔离件(30)位于所述衬底(10)上，且覆盖所述位线(20)的侧壁，所述位线隔离件(30)包括第一气隙(31)；
外围栅极(40)，所述外围栅极(40)位于所述衬底(10)上；
栅极隔离件(50)，所述栅极隔离件(50)位于所述衬底(10)上，且覆盖所述外围栅极(40)的侧壁，所述栅极隔离件(50)包括第二气隙(51)。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一气隙(31)和所述第二气隙(51)同步形成。
3.根据权利要求1所述的半导体结构，其特征在于，所述位线隔离件(30)还包括：
第一隔离层(32)，所述第一隔离层(32)位于所述衬底(10)上；
第二隔离层(33)，所述第二隔离层(33)位于所述衬底(10)上，且覆盖所述位线(20)的侧壁；
其中，所述第一隔离层(32)与所述第二隔离层(33)间隔设置，以在所述第一隔离层(32)与所述第二隔离层(33)之间形成所述第一气隙(31)。
4.根据权利要求1所述的半导体结构，其特征在于，所述位线(20)的底部位于所述衬底(10)内。
5.根据权利要求1至4中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
插塞(60)，所述插塞(60)位于所述衬底(10)内，所述位线(20)通过所述插塞(60)与所述有源区(11)相连接。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线(20)在第一方向上的厚度小于所述插塞(60)在所述第一方向上的厚度，以使所述位线隔离件(30)覆盖所述插塞(60)的顶端；
其中，所述第一方向平行于所述衬底(10)。
7.根据权利要求6所述的半导体结构，其特征在于，所述位线(20)与所述位线隔离件(30)在所述第一方向上的总厚度大于所述插塞(60)在所述第一方向上的厚度。
8.根据权利要求1至4中任一项所述的半导体结构，其特征在于，所述栅极隔离件(50)还包括：
第三隔离层(52)，所述第三隔离层(52)位于所述衬底(10)上；
第四隔离层(53)，所述第四隔离层(53)位于所述衬底(10)上，且覆盖所述外围栅极(40)的侧壁；
其中，所述第三隔离层(52)与所述第四隔离层(53)间隔设置，以在所述第三隔离层(52)与所述第四隔离层(53)之间形成所述第二气隙(51)。
9.一种半导体结构的制作方法，其特征在于，包括：
提供衬底(10)，所述衬底(10)包括存储单元区(12)和外围电路区(13)，所述存储单元区(12)内形成有多个有源区(11)；
在所述存储单元区(12)上形成位线(20)，所述位线(20)与所述有源区(11)相连接；
在所述存储单元区(12)上形成位线隔离件(30)，所述位线隔离件(30)覆盖所述位线(20)的侧壁，所述位线隔离件(30)包括第一气隙(31)；
在所述外围电路区(13)上形成外围栅极(40)；
在所述外围电路区(13)上形成栅极隔离件(50)，所述栅极隔离件(50)覆盖所述外围栅极(40)的侧壁，所述栅极隔离件(50)包括第二气隙(51)。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述第一气隙(31)和所述第二气隙(51)由同一种工艺同步形成。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述第一气隙(31)和所述第二气隙(51)，包括：
在所述衬底(10)上形成第一绝缘件(70)；
在所述第一绝缘件(70)上形成第一开口(71)和第二开口(72)，所述第一开口(71)的底部位于所述存储单元区(12)，所述第二开口(72)的底部位于所述外围电路区(13)；
在所述第一开口(71)和所述第二开口(72)的侧壁上分别形成第一隔离层(32)和第三隔离层(52)；
在所述第一隔离层(32)和所述第三隔离层(52)的侧壁上分别形成第一绝缘层(73)和成第二绝缘层(74)；
在所述第一绝缘层(73)和所述第二绝缘层(74)的侧壁上分别形成第二隔离层(33)和第四隔离层(53)；
在所述第二隔离层(33)和所述第四隔离层(53)内分别形成所述位线(20)和所述外围栅极(40)；
去除所述第一绝缘层(73)和所述第二绝缘层(74)，所述第一隔离层(32)与所述第二隔离层(33)之间的间隙作为所述第一气隙(31)，所述第三隔离层(52)与所述第四隔离层(53)之间的间隙作为所述第二气隙(51)；
其中，所述第一隔离层(32)、所述第二隔离层(33)以及所述第一气隙(31)作为所述位线隔离件(30)，所述第三隔离层(52)、所述第四隔离层(53)以及所述第二气隙(51)作为所述栅极隔离件(50)。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述衬底(10)内形成有第一半导体层(75)，形成所述第一开口(71)和所述第二开口(72)，包括：
在所述第一绝缘件(70)上形成第一掩膜层(76)，所述第一掩膜层(76)暴露所述第一开口(71)对应的第一区域以及所述第二开口(72)对应的第二区域；
通过刻蚀工艺在所述第一区域形成所述第一开口(71)，并在所述第二区域形成所述第二开口(72)；
其中，所述第一开口(71)的底部位于所述衬底(10)内，以使所述第一半导体层(75)的一部分被刻蚀，剩余的所述第一半导体层(75)作为连接所述有源区(11)和所述位线(20)的插塞(60)，所述第二开口(72)的底部位于所述衬底(10)的上表面。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，在所述第一绝缘件(70)上形成第一隔离材料层(77)，通过刻蚀所述第一隔离材料层(77)的一部分形成所述第一隔离层(32)和所述第三隔离层(52)；
或，在所述第一绝缘件(70)上形成第一绝缘材料层(78)，通过刻蚀所述第一绝缘材料层(78)的一部分形成所述第一绝缘层(73)和所述第二绝缘层(74)；
或，在所述第一绝缘件(70)上形成第二隔离材料层(79)，通过刻蚀所述第二隔离材料层(79)的一部分形成所述第二隔离层(33)和所述第四隔离层(53)。
14.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第一绝缘件(70)包括氧化物层(85)和氮化物层(86)，所述氧化物层(85)形成于所述衬底(10)上，所述氮化物层(86)形成于所述氧化物层(85)上，去除所述氧化物层(85)上表面的所有材料层后形成所述位线(20)和所述外围栅极(40)；
其中，所述氧化物层(85)、所述第一绝缘层(73)以及所述第二绝缘层(74)均为相同的材料层，以通过刻蚀同时去除。
15.根据权利要求11至14中任一项所述的半导体结构的制作方法，其特征在于，形成所述位线(20)和所述外围栅极(40)，包括：
在所述第一开口(71)和所述第二开口(72)内分别形成位线接触部(21)和外围栅极接触部(41)；
在所述位线接触部(21)和所述外围栅极接触部(41)上分别形成位线金属部(22)和外围栅极金属部(42)；
在所述位线金属部(22)和所述外围栅极金属部(42)上分别形成位线绝缘部(23)和外围栅极绝缘部(43)；
其中，所述位线接触部(21)、所述位线金属部(22)以及所述位线绝缘部(23)作为所述位线(20)，所述外围栅极接触部(41)、所述外围栅极金属部(42)以及所述外围栅极绝缘部(43)作为所述外围栅极(40)。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，在所述第一绝缘件(70)上形成第二半导体材料层(80)，通过刻蚀所述第二半导体材料层(80)的一部分形成所述位线接触部(21)和所述外围栅极接触部(41)；
或，在所述第一绝缘件(70)上形成金属导电材料层(83)，通过刻蚀所述金属导电材料层(83)的一部分形成所述位线金属部(22)和所述外围栅极金属部(42)；
或，在所述第一绝缘件(70)上形成第二绝缘材料层(84)，通过刻蚀所述第二绝缘材料层(84)的一部分形成所述位线绝缘部(23)和所述外围栅极绝缘部(43)。
17.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述第一气隙(31)和所述第二气隙(51)上形成密封层(90)。
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