CN1536650A - 制造半导体集成电路的方法及由此制造的半导体集成电路 - Google Patents

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Abstract

本发明公开了制造半导体集成电路的方法及由此制造的半导体集成电路。该方法使用选择性可去除隔离壁技术。该方法包括在半导体衬底上形成多个栅极图形。栅极图形之间的间隙区包括具有第一宽度的第一间隔和具有大于第一宽度的第二宽度的第二间隔。在第二间隔的侧壁上形成隔离壁，连同隔离壁一起还形成填充第一间隔的隔离壁层图形。选择性地除去隔离壁，露出第一间隔的侧壁。结果，半导体集成电路包括通过除去隔离壁扩大的宽间隔和填充有隔离壁层图形的窄而深的间隔。

Description

制造半导体集成电路的方法及由此制造的半导体集成电路
本申请要求2003年2月6日提交的韩国专利申请第2003-7547号的优先权，其内容在此全文参考引用。
技术领域
本发明涉及一种制造半导体集成电路的方法及由此制造的半导体集成电路，更具体涉及使用选择性可去除隔离壁技术(selective disposable spacertechnique)制造半导体集成电路的方法及由此制造的半导体集成电路。
背景技术
金属氧化物半导体(MOS)晶体管与双极晶体管相比较显示出多种优点。例如，MOS晶体管适于具有高集成度和有低功耗的低操作电压的半导体集成电路(IC)。因此，大多数半导体IC使用MOS晶体管作为开关元件。
随着半导体IC变得更高度地集成，MOS晶体管按比例缩小。结果，这种半导体IC的电特性和可靠性有时降低，由此引起故障。例如，增加半导体IC的器件集成度的企图一般导致MOS晶体管栅极电极宽度的减小和其源极/漏极区的结深度的减小。在这种器件中，栅极电极和源极/漏极区的电阻增加，MOS晶体管的可靠性(例如热载流子效应和短沟道效应)和电特性(例如信号延迟时间)会被降低。为了解决这些问题，自对准硅化物(SALICIDE：self-aligned silicide)技术和轻掺杂漏极(LDD)结构已广泛用于MOS晶体管的制造。栅极隔离壁(spacer)一般形成在栅极电极的侧壁上，以便实现LDD型源极/漏极结构和SALICIDE技术。
Jun等的题为″Embedded memory logic device using self-aligned silicideand manufacturing method therefore″的美国专利第6,043,537号教导了具有栅极隔离壁的半导体IC的制造技术。
根据美国专利第6,043,537号的半导体器件的制造方法包括制备具有DRAM单元阵列区和外围电路区的半导体衬底。在半导体衬底形成有源区。在DRAM单元阵列区和外围电路区中分别形成字线和栅极电极。字线形成为延伸跨过(across)DRAM单元阵列区中的有源区，并形成延伸跨过外围电路区中的有源区的栅极电极。然后使用字线和栅极电极作为离子注入掩模将杂质离子注入有源区，由此形成低浓度源极/漏极区。结果，在DRAM单元阵列区中的各个有源区形成第一和第二低浓度源极区以及公共的低浓度漏极区。第一和第二低浓度源极区对应于DRAM单元的存储节点的结。
在具有低浓度源极/漏极区的半导体衬底的整个表面上形成保形的隔离壁层(conformal spacer layer)。在隔离壁层上形成光致抗蚀剂图形。光致抗蚀剂图形形成在第一和第二低浓度源极区上。使用光致抗蚀剂图形作为蚀刻掩模各向异性地蚀刻隔离壁层。由此，在字线和栅极电极的侧壁上形成隔离壁。但是，由于光致抗蚀剂图形，在第一和第二低浓度源极区上的保形隔离壁层不被各向异性地蚀刻。因此，在第一和第二低浓度源极区上形成作为自对准硅化物阻挡图形(salicide blocking pattern)的隔离壁层图形。在除去光致抗蚀剂图形之后，使用字线、栅极电极、隔离壁和自对准硅化物阻挡图形作为离子注入掩模将杂质离子注入有源区，由此形成高浓度源极/漏极区。结果，在外围电路区的有源区中形成LDD型源极/漏极区，且在DRAM单元阵列区的有源区中形成LDD型共漏极区。
随后，在具有LDD型源极/漏极区的半导体衬底的整个表面上形成金属层，退火该金属层以形成金属硅化物层。结果，在外围电路区中的字线、共漏极区、栅极电极、以及源极/漏极区上选择性地形成金属硅化物层。换句话说，金属硅化物层不形成在存储节点上，即第一和第二低浓度源极区。
最终，根据美国专利第6,043,537号，可以减小流过存储节点的结的漏电流。
此外，隔离壁被广泛用于自对准接触孔的制造。在此情况下，隔离壁由相对于常规层间绝缘层具有蚀刻选择性的绝缘层(例如氮化硅层)形成。
但是，如果互连线如字线之间的间隔减小，那么因为隔离壁的存在，由自对准接触孔露出的源极/漏极区的实际面积大大减小。
发明内容
其中，本发明提供一种使用选择性可去除隔离壁技术制造半导体集成电路的方法和由此制造的半导体集成电路。
在本发明的一个实施例中，制造半导体集成电路的方法包括在半导体衬底的预定区域形成器件隔离层，以限定第一有源区和第二有源区。多个第一栅极图形延伸跨过第一有源区。第一栅极图形之间的区域包括具有第一宽度的第一开口和具有大于第一宽度的第二宽度的第二开口。选择性地除去由第一开口露出的器件隔离层。跨过第二有源区形成第二栅极图形。在位于第二栅极图形两侧的第二有源区中形成低浓度源极/漏极区。在第二开口的侧壁和第二栅极图形的侧壁上形成隔离壁。此外，用隔离壁同时形成填充第一开口的隔离壁层图形。在第二有源区中形成邻近低浓度源极/漏极区的高浓度源极/漏极区，以提供包括低浓度源极/漏极区和高浓度源极/漏极区的LDD型源极/漏极区。然后除去隔离壁，以露出第二开口和第二栅极图形的侧壁。在隔离壁的除去过程中，凹陷隔离壁层图形(recessed spacer layer pattern)留在第一开口中。
在某些实施例中，在形成第二栅极图形之前，可以在由第一开口露出的半导体衬底的表面形成具有线形结构的第一杂质区。然后，可以在由第二开口露出的第一有源区的表面形成具有岛形结构的第二杂质区。可供选择地，可以使用单步离子注入工序同时形成第一和第二杂质区。
根据另一实施例，半导体集成电路包括在半导体衬底形成的用来限定第一和第二有源区的器件隔离层。多个第一栅极图形延伸跨过第一有源区。第一栅极图形之间的区域包括具有第一宽度的第一开口和具有大于第一宽度的第二宽度的第二开口。第二栅极图形延伸跨过第二有源区。第一开口填充有凹陷隔离壁层图形。在位于第二栅极图形两侧的第二有源区中形成LDD型源极/漏极区。
在某些实施例中，具有线形结构的第一杂质区可以布置在第一开口下面的半导体衬底表面。同样，具有岛形结构的第二杂质区可以布置在第二开口下面的第一有源区表面。结果，第一杂质区由凹陷隔离壁层图形覆盖。
根据一个实施例，制造快闪存储器件的方法包括提供具有单元阵列区和外围电路区的半导体衬底。在半导体衬底的预定区域形成器件隔离层，以分别在单元阵列区和外围电路区中限定单元有源区和外围电路有源区。然后在单元阵列区和外围电路区中分别形成层叠栅极层(stacked gate layer)和外围电路栅极层。构图层叠的栅极层以形成延伸跨过单元有源区的多个层叠栅极图形。层叠栅极图形之间的区域包括具有第一宽度的第一开口和具有大于第一宽度的第二宽度的第二开口。选择性地除去由第一开口露出的器件隔离层。构图外围电路栅极层，以形成延伸跨过外围电路有源区的外围电路栅极电极。使用外围电路栅极电极作为离子注入掩模将杂质离子注入外围电路有源区。结果，在外围电路有源区形成低浓度源极/漏极区。在第二开口的侧壁和外围电路栅极电极的侧壁上形成隔离壁。用隔离壁同时形成填充第一开口的隔离壁层图形。使用外围电路栅极电极和外围电路栅极电极的侧壁上的隔离壁作为离子注入掩模，在外围电路有源区形成高浓度源极/漏极区，以提供包括低浓度源极/漏极区和高浓度源极/漏极区的LDD型源极/漏极区。除去隔离壁，露出第二开口和外围电路栅极电极的侧壁。在隔离壁的除去过程中，凹陷隔离壁层图形留在第一开口中。
在某些实施例中，在形成外围电路栅极电极之前，可以在由第一开口露出的半导体衬底的表面和由第二开口露出的单元有源区的表面分别形成线形公共源极区和岛形漏极区。结果，公共源极区由隔离壁层图形覆盖。
根据另一实施例，该快闪存储器件包括具有单元阵列区和外围电路区的半导体衬底。在半导体衬底的预定区域形成的器件隔离层。器件隔离层分别在单元阵列区和外围电路区中限定单元有源区和外围电路有源区。多个层叠栅极图形延伸跨过单元有源区。层叠栅极图形之间的区域包括具有第一宽度的第一开口和具有大于第一宽度的第二宽度的第二开口。外围电路栅极电极延伸跨过外围电路有源区。第一开口填充有凹陷隔离壁层图形。LDD型源极/漏极区布置在位于外围电路栅极电极两侧的外围电路有源区中。
根据另一实施例，可以在第一开口下面的半导体衬底表面布置线形公共源极区。同样，可以在第二开口下面的单元有源区表面布置岛形漏极区。结果，公共源极区由凹陷隔离壁层图形覆盖。
附图说明
根据下面结合附图的详细描述，本领域技术人员将容易明白本发明的示例性实施例，其中相同的附图标记指示相同的元件，且其中：
图1是说明根据本发明的半导体集成电路的俯视图；
图2A至14A是沿图1的线I-I′截取的剖面图，说明根据本发明的一实施例的半导体集成电路的制造方法；
图2B至14B是沿图1的线II-II′截取的剖面图，说明根据本发明的一实施例的半导体集成电路的制造方法；
图2C至14C是沿图1的线III-III′截取的剖面图，说明根据本发明的一实施例的半导体集成电路的制造方法；以及
图2D至14D是沿图1的线IV-IV′截取的剖面图，说明根据本发明的一实施例的半导体集成电路的制造方法。
具体实施方式
下面参考附图结合NOR型快闪存储器件更完全地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以以不同的形式体现，不应该认为限于在此阐述的实施例。相反，提供这些实施例以便本公开是彻底的和完整的，并将本发明的范围完全传达给本领域的技术人员。例如，在本发明的精神和范围之内，本发明可以应用于NAND型快闪存储器件。附图中，为了清楚放大了层的厚度和区域。在整个说明书中相同的附图标记指相同的元件。
图1是根据本发明一实施例的NOR快闪存储器件的俯视图，图14A、14B、14C和14D分别是沿图1的线I-I′、II-II′、III-III′和IV-IV′截取的剖面图。
参考图1、14A、14B、14C和14D，半导体衬底1具有单元阵列区A和围绕单元阵列区A的外围电路区B。外围电路区B可以对应于高压MOS晶体管区或低压MOS晶体管区。在此实施例中，为简单起见，假定外围电路区B是NMOS晶体管区。器件隔离层位于半导体衬底1的预定区。器件隔离层分别在单元阵列区A和外围电路区B中限定第一和第二有源区。
更详细地，器件隔离层分别在单元阵列区A和外围电路区B中限定单元有源区37c(图1)和外围电路有源区37p(图1)。优选地，器件隔离层包括在单元阵列区A中形成的单元器件隔离层39b(图14A)和在外围电路区B中形成的外围电路器件隔离层39a(图14A)。在此情况下，单元器件隔离层39b优选比外围电路器件隔离层39a薄。
如图1和14c所示，多个第一栅极图形52a，例如多个层叠栅极图形延伸跨过(across)单元有源区37c。每个层叠栅极图形52a包括顺序层叠的隧道绝缘层图形如隧道氧化物层图形19a、浮置栅极FG、栅间介质层47和控制栅极电极CG。控制栅极电极CG延伸跨过单元有源区37c和单元有源区37c之间的单元器件隔离层39b。而且，浮置栅极FG位于控制栅极电极CG和单元有源区37c之间。每个控制栅极电极CG可以包括顺序层叠的第一和第二控制栅极电极49c和51c，每个浮置栅极FG可以包括顺序层叠的下浮置栅极21f和上浮置栅极41f。
另一方面，如图1所示，在层叠栅极图形52a之间的区域限定有具有第一宽度S1的第一间隔和具有大于第一宽度S1的第二宽度S2的第二间隔。
参考图14A，第一间隔填充有凹陷隔离壁层图形65a。在凹陷隔离壁层图形65a之下的半导体衬底表面形成具有线形形状的第一杂质区55，例如公共源极区。结果，公共源极区55由凹陷隔离壁层图形65a覆盖。在此情况下，如图14B所示，凹陷隔离壁层图形65a也填充其中除去了单元有源区37c之间的单元器件隔离层的区域。此外，在第二间隔之下的单元有源区37c的表面形成具有岛形形状的第二杂质区57，例如漏极区。
参考图1，外围电路栅极电极G延伸跨过外围电路有源区37p。同样，如图12A所示，外围电路栅极电极G包括顺序层叠的下栅极电极15h、第一上栅极电极41h和第二上栅极电极51h。栅极绝缘层11b布置在外围电路栅极电极G和外围电路有源区37p之间。栅极绝缘层11b可以是高压栅极绝缘层或低压栅极绝缘层。
在外围电路有源区37p形成LDD型源极/漏极区。在外围电路栅极电极G的两侧形成LDD型源极/漏极区。每个LDD型源极/漏极区包括邻近外围电路栅极电极G的低浓度源极/漏极区61和邻近低浓度源极/漏极区61的高浓度源极/漏极区69。
可以在凹陷隔离壁层图形65a和公共源极区55之间插入应力缓冲氧化物层63。应力缓冲氧化物层63优选覆盖层叠栅极图形52a、漏极区57、器件隔离层39a和39b、LDD型源极/漏极区、以及外围电路栅极电极G。应力缓冲氧化物层63减轻施加到凹陷隔离壁层图形65a的物理应力。
而且，具有凹陷隔离壁层图形65a的半导体衬底的表面由保形的蚀刻停止层71(图14A)覆盖。保形的蚀刻停止层71覆有层间绝缘层73。优选地，保形的蚀刻停止层71是相对于层间绝缘层73具有蚀刻选择性的绝缘层。例如，蚀刻停止层71可以是氮化硅层。在此情况下，应力缓冲氧化物层63位于蚀刻停止层71和凹陷隔离壁层图形65a之下。
由贯穿层间绝缘层73和蚀刻停止层71的第一接触孔75露出LDD型源极/漏极区和外围电路栅极电极G。同样，由贯穿层间绝缘层73和蚀刻停止层71的第二接触孔77露出漏极区57。可以在漏极区57内附加地形成插塞离子注入区(plug ion implantation region)78。插塞离子注入区78与第二接触孔77自对准。第一和第二接触孔75和77分别填有第一和第二接触插塞79a和79b。在层间绝缘层73上布置覆盖第一和第二接触插塞79a和79b的金属互连线81a和81b。
下面将描述制造根据本发明的实施例的快闪存储器件的方法。
图2A至14A是沿图1的线I-I′截取的剖面图，图2B至14B是沿图1的线II-II′截取的剖面图。同样，图2C至14C是沿图1的线III-III′截取的剖面图，图2D至14D是沿图1的线IV-IV′截取的剖面图。
参考图1、2A、2B、2C和2D，准备半导体衬底1如P型硅晶片。半导体衬底1包括单元阵列区A和外围电路区B。外围电路区B可以是高压MOS晶体管区或低压MOS晶体管区。在该实施例中，为简单起见，假定外围电路区B是NMOS晶体管区。在半导体衬底1上顺序形成栅极绝缘层11和下栅极导电层15。下栅极导电层15可以是掺杂多晶硅层。构图下栅极导电层15和栅极绝缘层11以露出单元阵列区A中的半导体衬底1。在露出的半导体衬底1上顺序形成隧道绝缘层19和下浮置栅极层21。隧道绝缘层19可以包括热氧化物层。下浮置栅极层21可以包括掺杂多晶硅层。
参考图1、3A、3B、3C和3D，在具有下浮置栅极层21和下栅极导电层15的半导体衬底1的表面上顺序形成抛光停止层和硬掩模层。抛光停止层和硬掩模层优选分别由氮化硅层和化学气相沉积(CVD)氧化物层形成。在形成抛光停止层之前可以附加地形成缓冲氧化物层。缓冲氧化物层用作减轻源于抛光停止层的物理应力的应力缓冲层。
如3A所示，构图硬掩模层、抛光停止层、缓冲氧化物层、下浮置栅极层21、下栅极导电层、隧道氧化物层19以及栅极绝缘层11，以在单元阵列区A和外围电路区B分别形成第一和第二沟槽掩模图形33a和33b。结果，每个第一沟槽掩模图形33a包括顺序层叠的隧道绝缘层图形如隧道氧化物层图形19a、下浮置栅极图形21a、缓冲氧化物层图形27a、抛光停止层图形29a以及硬掩模图形31a，第二沟槽掩模图形33b包括顺序层叠的栅极绝缘层图形11b、下栅极导电层图形15b、缓冲氧化物层图形27b、抛光停止层图形29b、以及硬掩模图形31b。
参考图1、4A、4B、4C和4D，形成覆盖单元阵列区A的光致抗蚀剂图形35。使用光致抗蚀剂图形35和第二沟槽掩模图形33b作为蚀刻掩模，蚀刻半导体衬底1，由此在外围电路B中形成初步的外围电路沟槽区37a。然后除去光致抗蚀剂图形35。
参考图1、5A、5B、5C和5D，使用第一和第二沟槽掩模图形33a和33b作为蚀刻掩模再一次蚀刻半导体衬底1。结果，在外围电路区B中形成比初步的外围电路沟槽区37a更深的外围电路沟槽区37a′，且在单元阵列区A中形成比外围电路沟槽区37a′更浅的单元沟槽区37b。单元沟槽区37b限定单元阵列区A中的单元有源区37c，外围电路沟槽区37a′限定外围电路区B中的外围电路有源区37p。
外围电路沟槽区37a′优选形成为具有足够的深度，该深度适合于提高将在后续工序中形成的外围电路MOS晶体管的器件隔离性能。相反，单元沟槽区37b应该具有适于将在后续工序中形成的公共源极区的形成的浅深度。结果，优选的是，外围电路沟槽区37a′比单元沟槽区37b更深。
但是，可以使用单个步骤的蚀刻工艺形成沟槽区37a′和37b，而不使用图4A、4B、4C和4D所示的光致抗蚀剂图形35。在此情况下，单元沟槽区37b具有与外围电路沟槽区37a′同样的深度。
参考图1、6A、6B、6C和6D，使用传统方法在单元沟槽区37b和外围电路沟槽区37a′中分别形成单元器件隔离层39b和外围电路器件隔离层39a。在形成器件隔离层39a和39b的过程中除去硬掩模图形31a和31b，由此露出抛光停止层图形29a和29b。优选地，器件隔离层39a和39b如图6A、6B、6C和6D所示那样凹陷，以具有与下浮置栅极图形21a的顶面基本上相同的高度。
参考图1、7A、7B、7C和7D，除去抛光停止层图形29a和29b以及缓冲氧化物层图形27a和27b，以露出下浮置栅极图形21a和下栅极导电层图形15b。在除去了抛光停止层图形29a和29b以及缓冲氧化物层图形27a和27b的半导体衬底1上形成第一导电层。该第二导电层优选可以包括掺杂多晶硅层。构图该第二导电层，以形成覆盖下浮置栅极图形21a的上浮置栅极图形41a并同时形成覆盖外围电路区B的第一上栅极导电层41b。上浮置栅极图形41a优选形成得比下浮置栅极图形21a宽。
随后，在具有上浮置栅极图形41a和第一上栅极导电层41b的半导体衬底上顺序形成栅间介质层(inter-gate dielectric layer)47和第二导电层49。第二导电层49可以包括掺杂多晶硅层。
参考图1、8A、8B、8C和8D，构图第二导电层49和栅间介质层47，以露出外围电路区B中的第一上栅极导电层41b。结果，在单元阵列区A中形成第一控制栅极导电层49a，栅间介质层47保留在第一控制栅极导电层49a之下。在具有第一控制栅极导电层49a的半导体衬底上形成第三导电层51。第三导电层51优选包括具有比掺杂多晶硅层更低的电阻率的材料层。例如，第三导电层51可以由金属硅化物层如硅化钨层形成。单元阵列区A上的第三导电层51对应于第二控制栅极导电层，外围电路区B上的第三导电层51对应于第二上栅极导电层。为简单起见，省略用于形成第三导电层51的工序。
在单元阵列区A中，下浮置栅极图形21a、上浮置栅极图形41a、栅间介质层47、第一控制栅极导电层49a和第二控制栅极导电层51构成层叠栅极层。同样，在外围电路区B中，第一和第二上栅极导电层41b和51以及下栅极导电层图形15b构成外围电路栅极层。
参考图1、9A、9B、9C和9D，构图层叠栅极层以形成多个第一栅极图形52a，例如延伸跨过单元阵列区A中的单元有源区37c的层叠栅极图形。结果，每个层叠栅极图形52a包括顺序层叠的隧道绝缘层如隧道氧化物层图形19a、浮置栅极FG、栅间介质层47和控制栅极电极CG。
如图1所示，在控制栅极电极CG和单元有源区37c的交点处形成浮置栅极FG。换句话说，浮置栅极FG布置在控制栅极电极CG和单元有源区37c之间。相反，控制栅极电极CG延伸跨过单元有源区37c以及单元有源区37c之间的单元器件隔离层39b。每个浮置栅极FG包括顺序层叠的下浮置栅极21f和上浮置栅极41f，每个控制栅极电极CG包括顺序层叠的第一控制栅极电极49c和第二控制栅极电极51c。
层叠栅极图形52a之间的区域包括第一间隔SO和第二间隔DO。第一间隔SO具有第一宽度S1，第二间隔DO具有大于第一宽度S1的第二宽度S2。在具有层叠栅极图形52a的半导体衬底上形成光致抗蚀剂图形53。形成光致抗蚀剂图形53以覆盖第二间隔DO以及外围电路区B。换句话说，形成光致抗蚀剂图形53以选择性地露出第一间隔SO。
参考图1、10A、10B、10C和10D，使用光致抗蚀剂图形53作为蚀刻掩模，选择性地蚀刻单元器件隔离层39b。结果，如图10B所示，在第一间隔SO中的单元有源区37c之间再一次形成单元沟槽区37b。亦即，第一间隔SO的底面在横过单元有源区37c的方向上显示出不平坦和台阶状轮廓。
使用光致抗蚀剂图形53作为离子注入掩模，将N型杂质离子注入半导体衬底。结果，在由第一间隔SO露出的半导体衬底的表面形成具有线形形状的第一杂质区55，例如公共源极区。在此情况下，优选使用倾斜离子注入工艺执行离子注入工序，以减小在第一间隔SO中的单元沟槽区的侧壁形成的公共源极区55的电阻。此外，沟槽区37b优选是浅的，以减小公共源极区55的电阻，如图9A至9D所示。
随后，在除去光致抗蚀剂图形53之后，使用层叠栅极图形52a、上栅极导电层41b和51b、以及单元器件隔离层39b作为离子注入掩模将N型杂质离子选择性地注入第一和第二间隔SO和DO。结果，在由第二间隔DO露出的单元有源区37c的表面形成岛形的第二杂质区57，例如漏极区。在用于形成漏极区57的离子注入工艺过程中，N型杂质离子额外地注入公共源极区55中。因此，进一步提高公共源极区55的杂质浓度以减小公共源极区55的电阻。
在除去光致抗蚀剂图形53之前，可以省略用于形成公共源极区55的离子注入工序。在此情况下，仅使用单步离子注入工序同时形成公共源极区55和漏极区57。
参考图1、11A、11B、11C和11D，构图外围电路栅极层以在外围电路区B中形成第二栅极图形G，例如外围电路栅极电极。外围电路栅极电极G延伸跨过外围电路有源区37p。外围电路栅极电极G包括顺序层叠的下栅极电极15h、第一上栅极电极41h和第二上栅极电极51h。
使用层叠栅极图形52a、外围电路栅极电极G、以及器件隔离层39a和39b作为离子注入掩模，以1×1012原子/cm2至1×1014原子/cm2的低剂量将N型杂质离子59注入有源区37c和37p中。结果，在外围电路有源区37p形成低浓度源极/漏极区61。
参考图1、12A、12B、12C和12D，在具有低浓度源极/漏极区61的半导体衬底上形成隔离壁层。隔离壁层可以包括相对于氧化硅层具有蚀刻选择性的绝缘层。例如，隔离壁层可以包括氮化硅层。同样，隔离壁层形成至大于第一宽度S1的一半和小于第二宽度S2的一半的厚度。因此，第一间隔SO填充有隔离壁层。在形成隔离壁层之前，优选在具有低浓度源极/漏极区61的半导体衬底1上形成应力缓冲氧化物层63。形成应力缓冲氧化物层63，以便减轻施加到隔离壁层的应力。应力缓冲氧化物层63可以由CVD氧化物层如中温氧化物(MTO)层形成。而且，应力缓冲氧化物层63优选形成至约200埃的薄厚度。
如图12所示，各向异性蚀刻隔离壁层，以在第二间隔DO的侧壁和外围电路栅极电极G的侧壁上形成隔离壁65。在此情况下，第一间隔SO仍然填充有各向异性蚀刻过的隔离壁层图形65′。换句话说，即使在形成隔离壁65之后，公共源极区55上的应力缓冲氧化物层63仍然由隔离壁层图形65′覆盖。另一方面，在形成隔离壁65之后，露出漏极区57和低浓度源极/漏极区61上的应力缓冲氧化物层63。
如果隔离壁层被过蚀刻，那么漏极区57和低浓度源极/漏极区61可能被露出。然而，在公共源极区55上的隔离壁层图形65′具有与隔离壁65不同的结构且不容易被除去。
然后形成覆盖单元阵列区A的光致抗蚀剂图形67。使用光致抗蚀剂图形67、外围电路栅极电极G、隔离壁65和外围电路器件隔离层39a作为离子注入掩模，以1×1015原子/cm2至5×1015原子/cm2的高剂量将N型杂质离子注入外围电路有源区37p中，由此形成邻近低浓度源极/漏极区61的高浓度源极/漏极区69。结果，在外围电路区B中形成包括低浓度源极/漏极区61和高浓度源极/漏极区69的LDD型源极/漏极区。每个第二间隔DO具有第三宽度S3，该第三宽度S3因为隔离壁65而小于第二宽度(图14A和1的S2)的。
参考图1、13A、13B、13C以及13D，除去光致抗蚀剂图形67。一般，隔离壁65用于如上所述的LDD型源极/漏极区的形成。因此，优选的是，形成LDD型源极/漏极区之后除去隔离壁65。这是因为在后续工艺步骤中隔离壁65会引起问题。例如，当存在隔离壁65时，存在对将在后续工序中形成以露出漏极区57和LDD型源极/漏极区的接触孔的宽度增加的限制。相反，优选的是不除去第一间隔SO中的隔离壁层图形65′。这是因为当除去隔离壁层图形65′时，第一间隔SO的长宽比大大地增加，从而在后续工序中形成层间绝缘层的过程中在第一间隔SO中产生孔隙(void)。在快闪存储器单元中，这些孔隙会引起不稳定的电特性。
结果，优选的是使用湿蚀刻工艺除去隔离壁65。可以使用磷酸(H3PO4)来执行湿蚀刻工艺。在湿蚀刻工艺过程中不应该除去隔离壁层图形65′。因此，湿蚀刻工序应该执行适当的持续时间。结果，在第一间隔SO中留下凹陷隔离壁层图形65a。
优选地，在具有凹陷隔离壁层图形65a的半导体衬底1上形成蚀刻停止层71。蚀刻停止层71形成至小于隔离壁65的宽度的厚度。因此，第二间隔DO具有大于第三宽度S3的第四宽度S4。蚀刻停止层71可以由相对于传统层间绝缘层具有蚀刻选择性的绝缘层形成。例如，蚀刻停止层71可以包括氮化硅层。在蚀刻停止层71上形成层间绝缘层73。在此情况下，因为凹陷隔离壁层图形65a的存在，可以防止在第一间隔SO中形成孔隙。
参考图1、14A、14B、14C和14D，构图层间绝缘层73、蚀刻停止层71和应力缓冲氧化物层63，以形成露出外围电路区B中的LDD型源极/漏极区的第一接触孔75。在形成第一接触孔75的过程中，外围电路栅极电极G也可以被露出。然后，再次构图层间绝缘层73、蚀刻停止层71和应力缓冲氧化物层63以形成露出漏极区57的第二接触孔77。隔离壁65的除去可以导致第一和第二接触孔75和77的宽度最大化。结果，可以减小接触电阻。
而且，N型杂质离子可以通过第二接触孔77额外地注入漏极区57中。结果，在漏极区57中形成与第二接触孔77自对准的插塞离子注入区78。插塞离子注入区78导致漏极区57的接触电阻减小和防止在漏极区57中出现结尖峰(junction spiking)现象。
可供选择地，可以使用单步蚀刻工艺同时形成第一接触孔75和第二接触孔77。
随后，使用传统方法在第一和第二接触孔75和77中分别形成第一和第二接触插塞79a和79b。接触插塞79a和79b由钨层形成。
在层间绝缘层73上形成金属层如铝层。构图金属层，以在外围电路区B和单元阵列区A中分别形成第一金属互连线81a和第二金属互连线81b。第二金属互连线81b延伸跨过控制栅极电极CG并用作快闪存储单元的位线。位线81b通过第二接触插塞79b电连接到漏极区57。可以使用采用金属层如铜层的传统镶嵌工艺(damascene process)形成第一和第二金属互连线81a和81b。
根据如上所述的本发明，层叠栅极图形之间的区域的窄间隔填有凹陷隔离壁层图形，但是在外围电路区形成LDD型源极/漏极区之后，除去在层叠栅极图形和外围电路栅极电极的侧壁上形成的隔离壁。由此，可以最大化露出源极/漏极区的接触孔的宽度，且可以防止在窄间隔中形成孔隙。结果，可以实现可靠的且高度集成的快闪存储器件。
尽管参考其示例性实施例已经具体展示和描述了本发明，但是本领域技术人员应当明白在不脱离本发明的精神和范围的情况下，可以在形式上和细节上进行上述及其他改变。

Claims (39)

1.一种制造半导体集成电路的方法，所述方法包括：
a)在半导体衬底形成器件隔离层，以限定第一和第二有源区；
b)形成跨过该第一有源区延伸的多个第一栅极图形，该第一栅极图形之间的区域包括具有第一宽度的第一间隔和具有大于该第一宽度的第二宽度的第二间隔；
c)选择性地除去由该第一间隔露出的该器件隔离层；
d)在由该第一间隔露出的该半导体衬底的表面和由该第二间隔露出的该第一有源区分别形成线形第一杂质区和岛形第二杂质区；
e)形成跨过该第二有源区延伸的第二栅极图形；
f)在位于该第二栅极图形的两侧的该第二有源区形成低浓度源极/漏极区，以提供LDD型源极/漏极区；
g)在该第二间隔的侧壁和该第二栅极图形的侧壁上形成隔离壁，并形成填充该第一间隔的隔离壁层图形；
h)在该第二有源区形成邻近该低浓度源极/漏极区的高浓度源极/漏极区；
i)除去所述隔离壁，露出该第二间隔和该第二栅极图形的侧壁，并在该第一间隔中留下凹陷隔离壁层图形；以及
j)在具有该凹陷隔离壁层图形的该半导体衬底上形成保形的蚀刻停止层。
2.如权利要求1的方法，其中该第一有源区限定在该半导体衬底的第一区，且该第二有源区限定在该半导体衬底的第二区。
3.如权利要求1的方法，其中使用沟槽隔离技术形成该器件隔离层。
4.如权利要求1的方法，其中选择性地除去由该第一间隔露出的该器件隔离层包括：
a)形成露出该第一间隔的光致抗蚀剂图形；以及
b)使用该光致抗蚀剂图形作为蚀刻掩模来蚀刻该器件隔离层，直到露出接触该第一间隔中的该器件隔离层的该半导体衬底为止。
5.如权利要求4的方法，其中形成该第一和第二杂质区包括：
a)使用该光致抗蚀剂图形作为离子注入掩模，将第一杂质离子注入由该第一间隔露出的该半导体衬底内；
b)除去该光致抗蚀剂图形；以及
c)使用该第一栅极图形和该器件隔离层作为离子注入掩模将第二杂质离子注入由该第一间隔和该第二间隔露出的该半导体衬底内。
6.如权利要求1的方法，其中形成该隔离壁和隔离壁层图形包括：
a)在具有该低浓度源极/漏极区的该半导体衬底上形成隔离壁层，该隔离壁层形成至大于该第一宽度的一半且小于该第二宽度的一半的厚度；以及
b)各向异性地蚀刻该隔离壁层，以露出该第二杂质区和该低浓度源极/漏极区，且同时留下填充该第一间隔的被各向异性蚀刻过的隔离壁层。
7.如权利要求6的方法，其中该隔离壁层包括氮化硅。
8.如权利要求7的方法，还包括在形成该隔离壁层之前，在具有该低浓度源极/漏极区的该半导体衬底上形成保形的应力缓冲氧化物层。
9.如权利要求1的方法，还包括在具有该蚀刻停止层的该半导体衬底上形成层间绝缘层。
10.如权利要求9的方法，其中该蚀刻停止层由相对于该层间绝缘层具有蚀刻选择性的绝缘层形成。
11.如权利要求9的方法，还包括：
a)构图该层间绝缘层和该蚀刻停止层，以形成露出该LDD型源极/漏极区和该第二栅极图形的第一接触孔；
b)构图该层间绝缘层和该蚀刻停止层，以形成露出该第二杂质区的第二接触孔；
c)选择性地将插塞离子注入工艺应用于由该第二接触孔露出的该第二杂质区；
d)形成填充该第一和第二接触孔的接触插塞；以及
e)在该层间绝缘层上形成金属互连线，该金属互连线被形成为覆盖该接触插塞。
12.一种制造快闪存储器件的方法，该方法包括：
a)提供具有单元阵列区和外围电路区的半导体衬底；
b)在部分该半导体衬底形成器件隔离层，以限定该单元阵列区中的单元有源区和该外围电路区中的外围电路有源区；
c)在该单元阵列区上形成层叠栅极层，且在该外围电路区上形成外围电路栅极层；
d)构图该层叠栅极层，以形成跨过该单元有源区延伸的多个层叠栅极图形，该层叠栅极图形之间的区域包括具有第一宽度的第一间隔和具有大于该第一宽度的第二宽度的第二间隔；
e)选择性地除去由该第一间隔露出的部分该器件隔离层；
f)在由该第一间隔露出的该半导体衬底的表面和由该第二间隔露出的该单元有源区的表面分别形成线形公共源极区和岛形漏极区；
g)构图该外围电路栅极层，以形成跨过该外围电路有源区延伸的外围电路栅极电极；
h)使用该外围电路栅极电极作为离子注入掩模，将杂质离子注入到该外围电路有源区中，从而在该外围电路有源区形成低浓度源极/漏极区；
i)形成填充该第一间隔的隔离壁层图形、以及覆盖该第二间隔的侧壁和还有该外围电路栅极电极的侧壁的隔离壁；
j)使用该外围电路栅极电极和该外围电路栅极电极的该侧壁上的该隔离壁作为离子注入掩模，在该外围电路有源区形成高浓度源极/漏极区，由此制备LDD型源极/漏极区；
k)除去该隔离壁以露出该第二间隔的该侧壁和该外围电路栅极电极的该侧壁，且同时在该第一间隔中保留凹陷隔离壁层图形；以及
l)在具有该凹陷隔离壁层图形的该半导体衬底上形成保形的蚀刻停止层。
13.如权利要求12的方法，其中形成该器件隔离层包括：
a)在该单元阵列区中的该半导体衬底上和该外围电路区中的该半导体衬底上分别形成第一和第二沟槽掩模图形；
b)使用该第一和第二沟槽掩模图形作为蚀刻掩模来蚀刻该半导体衬底，以在该单元阵列区中形成单元沟槽区，且在该外围电路区中形成外围电路沟槽区；以及
c)在该单元沟槽区中形成单元器件隔离层和在该外围电路沟槽区中形成外围电路器件隔离层。
14.如权利要求13的方法，其中形成该第一和第二沟槽掩模图形包括：
a)在该半导体衬底上顺序形成栅极绝缘层和下栅极导电层；
b)构图该下栅极导电层和该栅极绝缘层以露出该单元阵列区中的该半导体衬底；
c)在该露出的半导体衬底上顺序形成隧道绝缘层和下浮置栅极层；
d)在具有该下浮置栅极层和该下栅极导电层的该半导体衬底上形成沟槽掩模层，该沟槽掩模层通过顺序层叠抛光停止层和硬掩模层形成；以及
e)构图该沟槽掩模层。
15.如权利要求13的方法，其中形成该单元沟槽区和该外围电路沟槽区包括：
a)形成覆盖具有该第一和第二沟槽掩模图形的该半导体衬底上的该单元阵列区的光致抗蚀剂图形；
b)使用该光致抗蚀剂图形和该第二沟槽掩模图形作为蚀刻掩模来蚀刻该半导体衬底，以在该外围电路区中形成初步的外围电路沟槽区；
c)除去该光致抗蚀剂图形；以及
d)使用该第一和第二沟槽掩模图形作为蚀刻掩模来蚀刻该半导体衬底，以在该单元阵列区和该外围电路区中分别形成具有第一深度的沟槽区和具有大于该第一深度的第二深度的另一沟槽区。
16.如权利要求14的方法，其中形成该层叠栅极层和该外围电路栅极层包括：
a)除去该已构图的沟槽掩模层，以露出该下浮置栅极层和该下栅极导电层；
b)形成覆盖该露出的下浮置栅极层的上浮置栅极图形和覆盖该外围电路区的第一上栅极导电层；以及
c)在具有该上浮置栅极图形的该单元阵列区上顺序形成栅间介质层和第一控制栅极导电层。
17.如权利要求16的方法，还包括在该第一控制栅极导电层和该第一上栅极导电层上形成金属硅化物层。
18.如权利要求12的方法，其中选择性除去由该第一间隔露出的该器件隔离层包括：
a)在具有该层叠栅极图形的该半导体衬底上形成露出该第一间隔的光致抗蚀剂图形；以及
b)使用该光致抗蚀剂图形作为蚀刻掩模来蚀刻该器件隔离层，以露出接触该第一间隔中的该器件隔离层的该半导体衬底。
19.如权利要求18的方法，其中形成该公共源极区和该漏极区包括：
a)使用该光致抗蚀剂图形作为离子注入掩模来将第一杂质离子注入由该第一间隔露出的该半导体衬底中；
b)除去该光致抗蚀剂图形；以及
c)使用该层叠栅极图形和该器件隔离层作为离子注入掩模来将第二杂质离子注入该单元阵列区中的该半导体衬底中。
20.如权利要求12的方法，其中形成该隔离壁和该隔离壁层图形包括：
a)在具有该低浓度源极/漏极区的该半导体衬底上形成隔离壁层至大于该第一宽度的一半且小于该第二宽度的一半的厚度；以及
b)各向异性蚀刻该隔离壁层，以露出该漏极区和该低浓度源极/漏极区以及同时留下填充该第一间隔的该被各向异性蚀刻过的隔离壁层。
21.如权利要求20的方法，其中该隔离壁层由氮化硅形成。
22.如权利要求21的方法，还包括在形成该隔离壁层之前，在具有该低浓度源极/漏极区的该半导体衬底上形成保形的应力缓冲氧化物层。
23.如权利要求12的方法，还包括在该蚀刻停止层上形成层间绝缘层。
24.如权利要求23的方法，其中该蚀刻停止层由相对于该层间绝缘层具有蚀刻选择性的绝缘层形成。
25.如权利要求23的方法，还包括：
a)构图该层间绝缘层和该蚀刻停止层，以形成露出LDD型源极/漏极区和该外围电路栅极电极的第一接触孔；
b)构图该层间绝缘层和该蚀刻停止层，以形成露出该单元阵列区中的该漏极区的第二接触孔；
c)选择性地将插塞离子注入工艺应用于由该第二接触孔露出的该漏极区；
d)形成填充该第一和第二接触孔的接触插塞；以及
e)在该层间绝缘层上形成金属互连线，该金属互连线被形成为覆盖该接触插塞。
26.一种半导体集成电路器件，包括：
在半导体衬底形成的以限定第一和第二有源区的器件隔离层；
跨过该第一有源区延伸的多个第一栅极图形，该第一栅极图形之间的区域包括具有第一宽度的第一间隔和具有大于该第一宽度的第二宽度的第二间隔；
在该第一间隔之下的该半导体衬底的表面形成的线形第一杂质区；
在该第二间隔之下的该第一有源区的表面形成的岛形第二杂质区；
跨过该第二有源区延伸的第二栅极图形；
填充该第一杂质区之上的该第一间隔的凹陷隔离壁层图形；
在该第二栅极图形两侧的该第二有源区形成的LDD型源极/漏极区；以及
叠在具有该凹陷隔离壁层图形和该LDD型源极/漏极区的该半导体衬底上的保形的蚀刻停止层。
27.如权利要求26的半导体集成电路器件，还包括置于该凹陷隔离壁层图形和该第一杂质区之间以及该凹陷隔离壁层图形和该第一栅极图形之间的应力缓冲氧化物层，其中该应力缓冲氧化物层延伸覆盖该第一栅极图形的表面、该第二杂质区的表面、该器件隔离层的表面、该第二栅极图形的表面和该LDD型源极/漏极区的表面。
28.如权利要求26的半导体集成电路器件，还包括在该蚀刻停止层上形成的层间绝缘层。
29.如权利要求28的半导体集成电路器件，其中该蚀刻停止层为相对于该层间绝缘层具有蚀刻选择性的绝缘层。
30.如权利要求28的半导体集成电路器件，还包括贯穿该层间绝缘层和该蚀刻停止层而接触该第二杂质区、该第二栅极图形和该LDD型源极/漏极区的接触插塞。
31.一种快闪存储器件，包括：
具有单元阵列区和外围电路区的半导体衬底；
在该半导体衬底形成的限定该单元阵列区中的单元有源区和该外围电路区中的外围电路有源区的器件隔离层；
跨过该单元有源区延伸的多个层叠栅极图形，该层叠栅极图形之间的区域包括具有第一宽度的第一间隔和具有大于该第一宽度的第二宽度的第二间隔；
在该第一间隔之下的该半导体衬底的表面形成的线形公共源极区；
在该第二间隔之下的该单元有源区的表面形成的岛形漏极区；
跨过该外围电路有源区延伸的外围电路栅极电极；
填充该第一间隔且叠在该公共源极区上的凹陷隔离壁层图形；
在位于该外围电路栅极电极两侧的该外围电路有源区形成的LDD型源极/漏极区；以及
叠在具有该凹陷隔离壁层图形和该LDD型源极/漏极区的该半导体衬底上的保形的蚀刻停止层。
32.如权利要求31的快闪存储器件，其中该器件隔离层包括在该单元阵列区中形成的单元器件隔离层和在该外围电路区中形成的外围电路器件隔离层，该外围电路器件隔离层比该单元器件隔离层更深。
33.如权利要求31的快闪存储器件，还包括位于该凹陷隔离壁层图形和该公共源极区之间以及该凹陷隔离壁层图形和该层叠栅极图形之间的应力缓冲氧化物层，其中该应力缓冲氧化物层覆盖该层叠栅极图形的表面、该漏极区的表面、该器件隔离层的表面、该外围电路栅极电极的表面和该LDD型源极/漏极区的表面。
34.如权利要求31的快闪存储器件，还包括在该蚀刻停止层上形成的层间绝缘层。
35.如权利要求34的快闪存储器件，其中该蚀刻停止层为相对于该层间绝缘层具有蚀刻选择性的绝缘层。
36.如权利要求34的快闪存储器件，还包括贯穿该层间绝缘层和该蚀刻停止层而接触该漏极区、该外围电路栅极电极和该LDD型源极/漏极区的接触插塞。
37.一种通过以下工序形成的半导体集成电路器件，该工序包括：
a)在半导体衬底形成器件隔离层，以限定第一和第二有源区；
b)形成跨过该第一有源区延伸的多个第一栅极图形，该多个第一栅极图形在其间限定第一间隔和第二间隔，该第二间隔比该第一间隔宽，该第一间隔露出部分该器件隔离层；
c)选择性地除去由该第一间隔露出的该部分器件隔离层；
d)在由该第一间隔露出的该半导体衬底的表面和由该第二间隔露出的该第一有源区分别形成第一杂质区和第二杂质区；
e)形成跨过该第二有源区延伸的第二栅极图形；
f)在位于该第二栅极图形两侧的该第二有源区形成低浓度源极/漏极区；以及
g)在该第二间隔的侧壁和该第二栅极图形的侧壁形成隔离壁，并形成填充该第一间隔的隔离壁层图形；
h)在该第二有源区形成邻近该低浓度源极/漏极区的高浓度源极/漏极区，以制备LDD型源极/漏极区；
i)除去所述隔离壁，以露出该第二间隔和该第二栅极图形的侧壁，且同时在该第一间隔中留下凹陷隔离壁层图形；以及
j)在具有该凹陷隔离壁层图形的该半导体衬底上形成保形的蚀刻停止层。
38.如权利要求37的器件，其中该第一杂质区是线形的。
39.如权利要求37的器件，其中该第二杂质区是岛形的。
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