KR100589741B1 - Ｎｒｏｍ 메모리 셀 구성물을 제조하는 방법 - Google Patents
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Abstract
본 발명의 방법에 따라, 트렌치(9)들이 에칭되고, 도핑된 영역(3)들 상의 상부간에 배치된다. 트렌치(9)들의 베이스들내에 도핑된 영역(23)을 형성하도록 도핑 물질이 증착되어, 채널 영역들을 전기적으로 수정한다. 메모리 층들은 트렌치에 그리고 그 위에 배치된 게이트 전극(2)들에 도포된다. 트렌치들의 베이스들상의 반도체 물질은 워드 라인(18/19)들 사이에서 제거되어 그 안의 도핑된 영역이 트렌치들을 따라 인접한 메모리 셀들간의 크로스토크가 감소되도록 이격된다.
Description
본 발명은, 전기적으로 기록가능하고 삭제가능한 비휘발성 플래시 메모리의 분야에 관한 것이다. 본 발명은, 버추얼-그라운드 NOR 아키텍처(vitual-ground NOR architecture)에 사용될 수 있는 산화물-질화물-산화물 저장 층으로 구성된 비휘발성 메모리 셀의 구성물(arrangement)을 갖는 NROM 메모리를 제조하는 방법을 제공한다.
멀티미디어 어플리케이션에서는, 매우 큰 스케일의 집적 밀도(integration density)를 위해 초소형 비휘발성 메모리 셀들이 요구된다. 반도체 기술이 더욱 발전됨에 따라, 점점 더 보다 큰 저장 능력(storage capacity)들이 가능해 지고 있으며, 이는 곧 기가비트 범위에 다다를 것이다. 하지만, 리소그래피에 의해 결정되는 최소 피처 크기는 계속 작아지는 한편, 예를 들어 터널 산화물의 두께와 같은 여타의 파라미터들은 더 이상 그에 따라 축적(scale)될 수 없다. 평면 트랜지스터(planar transistor)의 경우, 채널 길이를 감소시켜 구조적 소형화(structural miniaturization)를 달성하려면, 펀치-스루(punch-through)라고도 하는 전압 브레이크다운(voltage breakdown)이 소스와 드레인 사이에 생기지 않도록 채널 도핑량 을 증가시켜야 한다. 이는 임계 전압의 증가를 초래하며, 통상적으로 이는 게이트 산화물의 두께를 감소시킴으로써 보상된다.
하지만, 채널 핫 일렉트론(channel hot electron)에 의해 프로그램가능하고 핫 홀(hot hole)에 의해 삭제가능한 평면 SONOS 메모리 셀(Boaz Eitan의 US 5,768,192호, US 6,011,725호, WO 99/60631호 참조)은 게이트 산화물과 동등한 두께를 갖는 제어 유전체(control dielectric)를 필요로 한다. 하지만, 이 두께는, 실행가능한 프로그래밍 사이클의 수(메모리 셀의 "내성(endurance)")를 허용할 수 없는 정도로 감소시키지 않고서는 임의로 감소될 수 없다. 그러므로, 채널내의 도펀트 농도(dopant concentration)를 필요이상으로(excessively) 높게 선택할 필요가 없게 하기 위해서는 충분히 긴 채널 길이가 요구되는데, 이는 이렇게 하지 않으면 임계 전압이 너무 많이 상승하기 때문이다.
IEDM 93에서의 J.Tanaka 외의 공보: "A sub-0.1-㎛ Grooved Gate MOSFET with High Immunity to Short-Channel Effects(537 내지 540 페이지(1993년))"는 p+-형 기판상의 트랜지스터를 개시하며, 게이트 전극이 n+-형 소스 영역과 n+
-형 드레인 영역 사이의 트렌치내에 배치되고, 따라서 곡선형 채널 영역이 기판내에 형성된다.
2000 IEEE Symposium on VLSI Technology Digest of Technical Papers에서의 K.Nakagawa 외의 공보: "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure"는, 기판의 p-형 웰(well)에 바로 도달하는 방 식으로 n+-형 소스 영역과 n+-형 드레인 영역 사이에 배치된 플로팅 게이트 전극( floating gate electrode)을 갖는 메모리 셀로서 트랜지스터를 개시한다. 산화물-질화물-산화물 층 시퀀스로 만들어진 유전 층은 플로팅 게이트 전극과 컨트롤 게이트 전극(control gate electrode) 사이에 위치된다.
DE 101 29 958호는, 낮은 임피던스(low-impedance) 비트 라인이 제공된 메모리 셀 구성물을 개시한다. 비트 라인에 따라 스트립 형태(strip form)로 패터닝된 별도의 층 또는 층 시퀀스가 메모리 트랜지스터들의 도핑된 소스/드레인 영역상에 배열되는데, 이는, 특히 금속배선부(metallization)로서, 소스/드레인 영역에 도전성으로(conductively) 연결되며, 비트 라인의 비반응성 저항(nonreactive resistance)을 감소시킨다. 상기 층 또는 층 시퀀스는, 특히 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발드 실리사이드, 티타늄 및 티타늄 실리사이드의 그룹으로부터 1이상의 물질을 포함하여 이루어진다.
소스/드레인 영역이 실리콘내에 형성되는 경우, 비트 라인의 금속배선부는 자기-정렬 실리사이드(self-aligned silicide)의 약어인 "살리사이드(salicide)"라는 용어로도 알려진 방법에 의해 제조되는 실리콘화된 금속 층(siliconized metal layer)일 수 있다. 다른 실시예에서, 바람직하게는, 이와 마찬가지로 실리콘상에는, 폴리 실리콘 및 WSi 또는 WN/W로 만들어진 (금속배선부으로서 도포된) 층 시퀀스, 및 하드 마스크로 적절한 물질, 예를 들어 산화물 또는 질화물로 만들어진 커버링(covering) 및 전기적 절연 층이 메모리 트랜지스터의 소스/드레인 영역상에 존재한다. 비트 라인 구조체의 금속배선부는 기판상에서 직접, 또한 필요에 따라 부분적으로 산화물이 커버링된 영역 위에서 패터닝된다.
개별 메모리 트랜지스터의 소스/드레인 영역은 높은 도즈(dose)를 갖는 소스/드레인 주입(implantation)으로, 또는 적절한 층으로부터의, 예를 들어 폴리실리콘으로부터의 도펀트의 외부확산(outdiffusion)에 의해 제조된다. 비트 라인은 소스/드레인 영역상에 도포된 스트립형 금속배선부로 형성되며, 상기 비트 라인은 금속배선부의 양호한 도전성으로 인해 현저히 낮은 비반응성 저항을 가진다. 이 경우, 금속배선부는 금속-함유 층 또는 적어도 금속과 같은 성질을 갖는 상호연결부(interconnect)인 것으로 이해하여야 한다. 동일한 비트 라인의 소스/드레인 영역이 반도체 물질내에서 서로 도전성으로 미리 연결될 필요는 없다. 하지만, 바람직하게는, 비트 라인은 반도체 물질내에서 스트립형으로 도핑된 영역을 갖는 매입된 비트 라인(buried bit line)으로 형성되며, 추가로 금속배선부가 제공된다.
바람직하게는, 반도체 물질로부터 멀리 있는 최상부 측면상에는, 비트 라인 구조체가 스트립으로서 구현되는 질화물 층내에 캡슐화되며(encapsulated), 본 제조 방법에서는, 그에 대해 자기-정렬된 트랜지스터의 채널 영역을 생성하는 에칭 마스크로서 역할한다. 경계 층(boundary layer), 실제 저장 층(actual storage layer), 및 또 다른 경계 층으로 형성된 층 시퀀스를 바람직하게 포함하여 이루어진 저장 층의 도포 후에는, 워드 라인을 제조하는 층 시퀀스가 증착되고 건식 에칭에 의해 스트립 형태로 바람직하게 패터닝된다.
경계 층들은 저장 층의 에너지 밴드 갭(energy band gap)보다 높은 에너지 밴드 갭을 가지는 물질이므로, 저장 층내에 포획(trap)된 전하 캐리어(charge carrier)는 국부화된 상태로 있다. 바람직하게는, 질화물은 저장 층 물질로서 적절하며; 산화물은 1차적으로 주변 물질(surrounding material)로서 적합하다. 실리콘의 물질 계(material system)에서의 메모리 셀의 경우, ONO 층 시퀀스의 예시에서 저장 층은 약 5eV의 에너지 밴드 갭을 갖는 실리콘 질화물이고; 주변 경계 층들은 약 9eV의 에너지 밴드 갭을 갖는 실리콘 산화물이다. 상기 저장 층은 에너지 밴드 갭이 경계 층들의 에너지 밴드 갭보다 낮은 상이한 물질일 수 있으며, 이 경우, 에너지 밴드 갭들간의 차이는 전하 캐리어들의 양호한 전기적 한정(confinement)을 위해 가능한 한 크게 하도록 의도된다. 경계 층들로서 실리콘 산화물과의 연계로, 저장 층의 물질로는, 예를 들어 탄탈륨 산화물, 하프늄 실리케이트, 티타늄 산화물(화학양론적(stoichiometric) 조성 TiO2의 경우), 지르코늄 산화물(화학양론적 조성 ZrO2의 경우), 알루미늄 산화물(화학 양론적 Al2O3의 경우), 또는 진성적으로(intrinsically) 도전성인 (도핑되지 않은) 실리콘을 이용할 수 있다.
인접한 메모리 셀들의 트랜지스터들의 채널 영역들 사이에는, 서로로부터 트랜지스터들을 절연(isolate)시키기 위해, 가변 입사각으로의 도펀트의 주입에 의해 전기적 절연이 생성될 수 있는데, 이를 소위 안티-펀치 주입(anti-punch implantation)이라고도 한다. 대안적인 구성은, 이 절연이 산화물로 채워진 컷아웃(cutout)에 의해 실현되게 하는 것으로; 이는 STI(shallow trench isolation)의 방식으로 행해진다.
도 0은 워드 라인(WLn-1, WLn, WLn+1) 및 비트 라인(BLi-1, BLi, BLi+1)으로 구성된 구성물을 평면도로 도시한다. 이 경우, 비트 라인은 매입된 비트 라인으로 존재하며 점선으로 보이지 않는 외형을 도시한다. 워드 라인은 구성물의 최상측상에 금속성 상호연결부(metallic interconnect)로서 제공되는 것이 바람직하다. 메모리의 메모리 셀은 비트 라인 중간 영역과 워드 라인(크로스포인트 셀) 사이의 각자의 크로스오버 위치내에 배열된다. 판독 또는 프로그래밍될 메모리 셀은 본 발명이 속하는 기술분야에서 공지된 방식으로 비트 라인과 워드 라인을 통해 각각 어드레스된다. 비트 라인과 워드 라인에 의해 예시된 연결부들을 갖는 메모리 셀들 전체는 버추얼-그라운드 NOR 아키텍처를 갖는 메모리를 형성한다.
도 1은 이러한 메모리의 제조의 제1중간생성물의 단면도를 예시한다. 사용되는 반도체 몸체(1), 예를 들어 실리콘으로 만들어진 기판, 또는 반도체상에 성장된 반도체 층 또는 반도체 층시퀀스로 된 반도체 물질의 최상측은, 먼저 소위 패드 산화물(스크린 산화물(screen oxide)) 및 패드 질화물로 커버링된다. 트렌치들은 반도체 물질안으로 에칭되며, 이 트렌치들은 STI(shallow trench isolation)로서 산화물로 채워지고, 메모리 셀 어레이(에지 절연부(12)) 또는 개별 메모리 블록들의 경계를 결정(delimit)하기 위해 제공되며, 필요하다면 메모리 셀들간의 절연을 위해 제공된다. 평탄화 후, 패드 질화물은 에칭에 의해 제거된다. 반도체 물질로서 실리콘을 사용하면, 반도체 물질안으로 깊게 연장되고 구동 주변부(driving periphery) 및 메모리 셀들에 제공되는 p-형 웰 및 n-형 웰, 즉 도핑된 영역은, 인 플란트(implant)의 어닐링에 후속하여 마스킹된(masked) 붕소 주입 및 인 주입에 의해 제조되는 것이 바람직하다. 도 1은 반도체 몸체(1)내에 형성된 p-형 웰(10)을 예시한다.
처음에 도포된 패드 산화물의 제거 후에, 두께가 적절한 산화물 층(13)이 성장되며, 이후에 메모리 셀 어레이의 외부에서 에칭 정지 층(etching stop layer)으로서 역할한다. 이 제조 공정 중에, 적절한 포토테크놀로지(phototechnology)에 의해 주입(예를 들어, 인)이 도입되며, 이 주입은 이후에 제조될 소스/드레인 영역에 제공되는 p-형 웰의 상부내에 n-도전 물질이 강하게(highly) 도핑된 영역(11)을 형성한다. 또한, 이 도핑의 부호는 상호변경(interchange)될 수도 있다(n-형 웰내의 p+-형 영역). 메모리 셀 어레이의 영역에서, 메모리 셀을 형성하는데 반드시 필요하지는 않은 산화물 층(13)은 동일한 포토마스크를 이용하여 습식으로(wet-chemically) 제거되는 것이 바람직하다.
도 2a는 스트립형 비트 라인(8)에 따른 층 시퀀스의 도포 및 패터닝 후, 도 1에 예시된 단면도를 나타낸다. 먼저, 소스/드레인 영역의 접촉 연결부의 경우, 도전성 형식과 연관된 부호의 폴리실리콘 층(14)이 도포된 후, 금속 함유 층(15), 예를 들어, 텅스턴 실리사이드(WSi)가 실제 낮은-임피던스 비트 라인으로서 도포되며, 그 후 절연을 위해 하드 마스크(16) 물질(예를 들어, 산화물 또는 질화물)이 도포된다. 그 후, 이들 층은 포토테크놀로지 및 비등방성 에칭(anisotropic etching)에 의해 스트립 형식으로 패터닝되는 것이 바람직하다. WSi 대신에, 텅스 텐 질화물 또는 텅스텐으로 구성된 층 시퀀스를 도포하는 것이 바람직하다. 또한, 도전 층이 티타늄 및/또는 티타늄 실리사이드일 수도 있다. 스트립형 비트 라인(8)은 바람직하게는 산화물 또는 질화물로 만들어진 스페이서(spacer; 17)에 의해 가로방향으로 절연된다.
도 2b는 도 2a에 지명된(designated) 단면을 예시한다. 비트 라인(8)이 에지 절연부(12) 너머로 가로방향으로 연장되어, 실제 메모리 셀 어레이 외부에서 접촉-연결될 수 있음을 나타낸다. 상기 층들의 스트립형 패터닝을 위한 에칭 공정은 에지 절연부(12)에 의해 셀 어레이의 에지에서 경계가 결정된다. 도핑된 반도체 물질로서 소스/드레인 영역에도 존재할 수 있는 비트 라인의 매입된 부분들은 각각의 경우 에지 절연부(12)에서 종료된다.
마스크로서 최상측 및 산화물- 또는 질화물로 커버링된 영역들상의 비트 라인 구조체들을 이용하여, 도 3에 예시된 바와 같이 자기-정렬 방식으로 트렌치(9)들이 에칭되며, 이 트렌치들은 활성 영역들, 특히 개별 메모리 셀들에 제공된다. 소스/드레인 영역(3, 4)이 그 사이에 형성된다. 또한, 양호한 기능성(성능)을 위해, 특정 게이트 전압으로, 트렌치의 저부에 제공되는 메모리 트랜지스터의 채널 영역의 일부분에 각자 존재하는 전하 캐리어 농도(즉, p-형 웰의 경우 전자 농도)는 충분히 높아야 한다는 것을 고려하여야만 한다. 그러므로, 메모리 셀의 웰(10)이 1017cm-3의 통상적인 도펀트를 가지는 유익한 구성에서, 도핑된 영역(23)은 트렌치의 저부 안으로의 주입에 의해 형성되며, 이 도핑된 영역은 가로방향 외측 영역 들에서보다 중심에서 더 높은 농도를 갖도록 채널 영역의 도펀트 농도를 변경시킨다. 이 때문에, 먼저 희생 층(sacrificial layer)(예를 들어, 희생 산화물, 통상적으로는 두께가 6㎚ 이며, 열적으로 생성됨)이 도포되는 것이 바람직하다. 그 후, 제공된 도펀트가 주입된다; p-도핑된 웰의 특정 예시에서, 도펀트는 예를 들어 1012cm-3 내지 1014cm-3의 도즈로 통상 20keV의 에너지를 갖는 비소이다. 희생 층이 제거되며, 이는 산화물의 경우 묽은 HF를 이용하여 행해질 수 있다.
하부 경계 층(5), 저장 층(6), 및 상부 경계 층(7)을 포함하여 이루어지는 층 시퀀스가 전체 면적에 걸쳐 도포된다. 이 층 시퀀스는 실제 저장 매질(actual storage medium)로서 제공되며, 서두에 개시된 바와 같이, 예를 들어 본 발명이 속하는 기술분야에서 공지된 ONO 층 시퀀스일 수 있다. 이 경우, 하부 경계 층(5)은, 예를 들어 두께가 약 2.5㎚ 내지 8㎚인 산화물(저부 산화물, 바람직하게는 열적으로 생성됨)일 수 있고, 저장 층(6)은 두께가 약 1㎚ 내지 5㎚인 질화물(바람직하게는, LPCVD, 즉 저압 화학 기상 증착에 의해 증착됨)일 수 있으며, 마찬가지로 상부 경계 층(7)은 두께가 약 3㎚ 내지 12㎚인 산화물일 수 있다.
이에 따라 얻어진 구조체가 도 3의 단면도에 예시된다. 메모리 셀 어레이는 적절한 포토테크놀로지에 의해 커버링되므로, 경계 층들을 포함하는 저장 층은, 예를 들어 CMOS 공정과 관련하여 제조된 주변부의 영역내에 저장될 수 있다. 또한, 저장 층은 트렌치(9)들 사이 및/또는 게이트 전극들에 제공된 트렌치(9)들의 저부상의 메모리의 영역내에서 제거될 수도 있으므로, 각자의 트렌치의 벽들 사이 및/ 또는 상호 인접한 2개의 트렌치들 사이에서 차단(interrupt)된다. 구동 주변부의 경우, 게이트 산화물이 고-전압 트랜지스터에 대해 성장된 다음, 보다 얇은 게이트 산화물이 저-전압 트랜지스터에 대해 성장될 것이다. 임계 전압은 또 다른 마스크 및 주입을 이용하여 설정될 수 있다.
도 4a에 예시된 단면도에는, 게이트 전극(2)에 제공된 도전적으로 도핑된 폴리실리콘 층(18) 및 워드 라인에 제공된 금속-함유 층(19)(여기서는 WSi) 및 하드 마스크 층(20)의 증착 후의 구조체가 예시된다. 폴리실리콘은 통상적으로 80㎚의 두께로 증착되고, 인 시츄(in situ)로 도핑되는 것이 바람직하며, 게이트 전극에 제공된다. 실제 워드 라인은 낮은-임피던스 금속성 물질 또는 금속-함유 층(19)의 금속-함유 물질에 의해 형성된다. 텅스텐 실리사이드 대신에, 상이한 금속의 실리사이드 또는 다층 금속 함유 층이 존재할 수도 있다. 하드 마스크 층(20)의 물질은, 예를 들어 고밀도화 산화물(densified oxide)이다.
도 4b 및 도 4c는 도 4a에 도시된 단면도를 예시한다. 도 4b의 단면도에서, 저장 층(6)의 층 시퀀스는 비트 라인(8) 위의 경계 층들(5, 7) 사이에 위치되는데, 이 예시에서 비트 라인은 폴리실리콘 층(14) 및 금속-함유 층(15)으로 형성되며, 하드 마스크(16)에 의해 절연된다. 도 4c는 2개의 비트 라인들간의 게이트 전극(2)을 따라 절단한 단면도를 예시하며, 여기서 저장 층(6)은 게이트 전극에 제공된 트렌치들의 저부로 이어져 있다(run). 도 4b 및 도 4c에서 알 수 있듯이, 폴리실리콘 층(18), 금속-함유 층(19), 및 하드 마스크 층(20)으로 구성된 도포된 층 시퀀스는 스트립 형태로 패터닝되므로, 워드 라인은 비트 라인에 대해 횡방향으로 (transversely) 이어져 있다. 워드 라인들의 측벽들은 스페이서(21)에 의해 격리(isolate)된다. 스페이서들은, 스페이서(21)들의 높은 수직 부분들만이 스트립 형태로 에칭된 워드 라인들의 측벽들에 남아 있는 방식으로, 전체 면적에 걸쳐 등방성으로 도포되어 있고, 비등방성으로 다시 에칭되는 스페이서들의 물질을 포함하여 이루어지는 층에 의해, 본 발명이 속하는 기술분야에서 공지된 방식으로 형성된다. 그 대신에, 워드 라인들 아래의 게이트 전극들간의 인터스페이스(interspace)가 스페이서들의 물질로 전체적으로 또는 부분적으로 채워지게 된다.
구동 주변부의 트랜지스터들의 게이트 전극들은 이 방법 단계에서 동시에 패터닝될 수도 있다. 메모리 셀 어레이의 영역에서, 게이트 전극들의 에칭은 상부 경계 층(7) 또는 ONO 층 시퀀스상에서 정지한다. 보충적인 방식으로, 게이트 재산화(gate reoxidation)가 수행될 수도 있으며, 필요하다면, 인접한 트랜지스터들의 절연을 위해 안티-펀치 주입(22)이 도입될 수도 있다.
예를 들어, LDD(lightly doped drain) 주입, HDD 주입 또는 질화물로 구성된 패시베이션(passivation)의 증착, 및 BPSG(borophosphosilicate glass) 및 CMP에 의한 평탄화와 같이, 트랜지스터의 제조를 위해 본 발명이 속하는 기술분야에서 공지된 또 다른 통상적인 방법 단계들이 동일하게 제공될 수도 있다. 완성을 위한 또 다른 단계들이 콘택 홀(비아 홀)의 충전 및 제조, 및 금속배선부 및 패시베이션의 제조시에 구성된다. 이들 제조 단계들은 메모리 구성요소의 제조에 관해 본 발명이 속하는 기술분야에 공지된다.
도 5a는 도 3의 도면 평면에서 가로방향 치수가 가로축(abscissa)상에 플롯 (plot)되고 반도체 몸체 또는 반도체 몸체내의 특정 층의 최상측으로부터의 거리(d)가 좌표상에 ㎛로 플롯된 모델 계산을 고려한 다이어그램을 예시한다. 도핑된 영역(23)의 통상적인 예시적인 실시예에 대해 동일 도펀트 농도로 된 라인들이 트렌치 저부의 반도체 물질의 영역내에 삽입(enter)된다.
연관된 도 5b에서, 도 5a로부터의 각자의 좌표값(d/㎛)은 가로축으로 이동된다. cm-3의 도펀트 농도(D; 큐빅 센치미터당 도펀트 원자의 수)가 좌표상에 플롯된다. 수직 점선은 경계 층(5, 7)과 저장 층(6) 사이의 경계부들을 표시한다. 비소 및 붕소의 도펀트 농도에 대한 그래프들은 각각 실선 및 점선으로 도시되어 있다. 이 예시에서, 붕소 농도는 1017cm-3에서, 이상적으로는 2ㆍ1017cm-3
에서 일정하며, 3ㆍ1017cm-3일 수도 있다; 하지만, 이는 약 0.3㎛ 근처의 가로축 값의 영역에서 경계 층(5)의 유전체안으로의 붕소 원자들의 확산에 의해 다소 약화된다. 바람직한 예시적인 실시예에서는, 하부 경계 층(5) 아래에서의 5ㆍ1017cm-3 내지 5ㆍ1018cm
-3의 비소의 도펀트 농도는 최대 20㎚의 깊이(도 5b에서 치수 R1)로 반도체 물질에 도달하는 트렌치 저부의 최저점(deepest point) 이하의 영역에 설정된다. 이는 특히, (이미 상술된 바와 같이, 후속하여 제거되어야 하는 두께가 약 6㎚인 스크린 산화물을 이용하여) 20keV의 에너지로 통상적으로 약 2ㆍ1012cm-2의 도즈를 이용한 비소 주입에 의해 행해질 수 있다. 따라서, 도펀트 농도의 영역(R)은 도 5b의 좌표상에 표시된다.
반도체 물질의 베이직 도핑(basic doping)으로서 또는 웰 도핑(well doping)으로서 특정한 팩터(factor)에 의해 붕소 농도가 보다 높아지는 경우, 비소 농도에 대한 특정 한계치들은 이 팩터로 곱해져야 한다. 따라서, 도펀트 농도가 트렌치의 저부 중심에서 반도체 물질안으로 가장 많이 투영(projecting)된 부분에 위치되고 반도체 물질안으로 트렌치의 저부에 대해 수직으로 20㎚에 도달하는 도핑된 영역(23)의 일부분내에 설정되고, 베이직 도핑 또는 웰 도핑으로서 이 영역내의 반도체 물질안으로 도입되고 cm-3단위로 측정된 도펀트의 농도의 몫(quotient) 및 값 1017cm-3에 의해 곱해진 각각의 경우에서, 그 도펀트 농도의 값은 그 한계치들이 5ㆍ1017cm-3 및 5ㆍ1018cm-3에 의해 결정되는 범위내에 놓인다. 생성된 도전성 형식(conductivity type)이 각각의 경우에서 적절한 부호를 가지는 조건 하에서, 명시된 것들 이외의 도펀트도 도펀트로서 적절하다.
메모리 셀 구성물에 의해 점유된 영역은 셀 어레이내에서 STI(shallow trench isolation)에 의해 셀들간의 전기적 절연 없이 감소될 수 있다. 피처 크기의 계속되는 소형화로 인해 문제되는 것은, 상호 인접한 워드 라인들에서의 개별 메모리 셀들의 전기적 절연이다. 특히, 트렌치(9)들의 저부들에서 채널 영역내의 전하 캐리어 농도를 설정하는 도핑된 영역(23)들은, 기판내의 도전성 연결, 또는 적어도 메모리 셀들의 상호 이접한 행(row)들간의 바람직하지 않은 크로스토크(crosstalk)의 원인이 된다. 워드 라인들간의 절연 주입은 이러한 크로스토크를 효과적으로 제거하지는 못한다.
본 발명의 목적은, 도입부에 서술된 메모리 셀 구성물의 경우에서, 메모리 셀들의 인접한 행들간의 크로스토크를 방지할 수 있는 방법을 제공하는 것이다.
상기 목적은 청구항 제1항의 특징을 갖는 NROM 메모리 셀 어레이를 제조하는 방법에 의해 달성된다. 개선사항(refinement)들이 종속항에 나타나 있다.
상기 방법에서, 워드 라인들간의 영역에서, 반도체 물질은, 도핑된 영역들이 전체적으로 제거되는 정도(extent)까지, 또는 적어도 트렌치들을 따른 인접한 메모리 셀들간의 크로스토크가 파악되는 정도(envisaged extent)로 감소되는 정도까지, 트렌치들의 저부들에서 완전히 에칭된다(etch away). 도핑된 영역들은 워드 라인들간의 트렌치 저부들에서 완전히 에칭되는 것이 바람직하다. 하지만, 특정 실시예의 경우, 적어도, 트렌치들의 하부에서 높은 도펀트 농도를 갖는 중심 영역을 제거하는 것으로 충분할 수 있다.
이하, 첨부한 도면을 참조하여, 본 방법의 전형적인 예시를 더욱 상세히 설명한다.
도 0은 워드 라인 및 비트 라인들의 구성물을 도시한 평면도;
도 1, 도 2a, 도 2b, 도 3, 도 4a, 도 4b 및 도 4c는 바람직한 제조 방법의 상이한 단계 후의 중간 생성물을 절단한 단면도;
도 5a 및 도 5b는 모델 계산들(model calculations)에 관한 다이어그램;
도 6은 워드 라인들의 제조 후의 사시도이다.
도 6은 워드 라인들의 제조 후에 얻어진 제조 방법의 중간 생성물의 사시도를 도시한다. 이 경우에서, 상기 방법은 도 6에 따라 기본적인 구조를 유도하는 모든 대안적인 구성을 포함한다. 이 경우에 필수적인 것은, 메모리 트랜지스터들에 제공되는 트렌치들간에, 소스/드레인 영역들이 반도체 물질내에 형성되고, 반도체 물질의 최상측상에 배치된 비트 라인(8)들에 연결된다는 것이다. 상기 비트 라인(8)들은 커버링 층(16/17), 예를 들어 제조 시 최상측상에 도포된 하드 마스크 및 가로방향으로 배치된 스페이서들에 의해 워드 라인(18/19)의 물질과 전기적으로 절연된다. 트렌치(9)들내에는, 워드 라인들의 물질이 메모리 트랜지스터들의 게이트 전극(2)들이 형성된다. 워드 라인들의 최상측상에는, 예를 들어 워드 라인(18/19)의 스트립-형 패터닝에 사용된 하드 마스크 층(20)이 존재한다. 예시로부터 알 수 있듯이, 예를 들어 STI 절연 트렌치에 의한 워드 라인간의 전기적 절연은 상기 방법에서는 사용되지 않았다. 그러므로, 게이트 전극(2)들 사이의 트렌치(9)들이 개방(open)된다.
채널 내의 전하 캐리어 농도를 설정하기 위해 제공되는 도핑된 영역(23)들은 트렌치들의 저부들에 위치된다. 도핑된 영역들(23)을 식별(identify)하기 위해, 이들 영역들은 각각의 경우에서 도 6에서 해칭(hatching)된 채로 도시되었다. 하지만, 이 경우에서, 단면은 정면만 평면도로 도시되는 한편, 나머지 해칭된 영역들은 트렌치들의 저부들 및 트렌치 벽들의 최저부(bottommost portion)들을 나타낸다. 비트 라인(8)들의 방향으로 상호 인접한 메모리 셀들간의 전기적 절연을 개선시키 기 위해서, 컷아웃들은 워드 라인들간의 예시된 구조체로부터 진행하여 화살표로 표시된 방향으로 트렌치 저부들의 반도체 물질안으로 에칭되므로, 따라서, 에치-아웃 영역(etched-out region; 24)을 형성한다. 도핑된 영역(23)의 가로방향 치수화(dimensioning)에 따라, 도핑된 영역(23)들은 에칭 공정 시 완전히 또는 상당 정도까지만 제거될 수 있다. 도면에 예시된 도핑된 영역(23)들의 가로방향 부분들은, 예를 들어, 트렌치 저부의 영역에서 수행된 에칭이 에치-아웃 영역으로 가로방향으로 연장된 경우에 제거된다. 도 6의 도면 예시에서는, 표시된 화살표의 방향으로 정확히(strictly) 비등방성으로 에칭되었다고 가정하였다. 하지만, 공정 주입에 따라, 에치-아웃 영역(24)들은 도핑된 영역(23)들의 가로방향 부분들이 완전히 제거될 수 있는 방식으로 가로방향으로 연장될 수 있다.
도핑된 영역(23)들내의 도펀트 프로파일의 형식에 따라, 도 6에 예시된 것보다 작은 에칭 깊이를 설정하여도 충분할 수 있다. 트렌치 저부가 워드 라인들 사이에서 하강된 에칭 깊이의 통상적인 값은 약 80㎚이다. 에칭은 자기-정렬 방식으로 수행되므로, 또 다른 마스크 및 추가 리소그래피 단계를 필요로 하지 않는다. 비트 라인(8)들의 최상측상의 전기적 절연부들(바람직하게는 질화물) 및 워드 라인들은 에칭 단계시 마스크로서 역할한다. 비트 라인(8)들의 최상측상에 질화물로 만들어진 커버링 층(예를 들어, 하드 마스크(16)은 통상적으로 100㎚의 두께로 제조된다.
Claims (3)
- NROM 메모리 어레이를 제조하는 방법에 있어서,반도체 몸체(1) 또는 반도체 층의 최상측에서, 도펀트의 주입이 도입되어 소스/드레인 영역(3, 4)들을 형성하고, 서로로부터 소정 거리로 병렬로 배치된 트렌치(9)들은 상기 반도체 물질안으로 에칭되며 상기 트렌치(9)들과 병렬로 이어진 비트 라인(8)은 각각의 경우에서 상기 반도체 몸체(1) 또는 상기 반도체 층의 최상측상의 상기 트렌치(9)들 사이에 배치되고, 상기 비트 라인은 관련 트렌치(9)들 사이에 존재하는 상기 소스/드레인 영역에 도전적으로 연결되며 상기 최상측상에는 전기적 절연을 위한 커버링 층(16/17)이 제공되고, 도펀트의 주입은 각각의 경우에서 상기 트렌치(9)들의 저부들에서 상기 반도체 물질안으로 도입되어 도핑된 영역(23)을 형성하며, 이는 거기에 제공된 채널 영역의 전기적 특성을 수정하고, 저장 층(5, 6, 7)은 상기 트렌치(9)들의 벽들에 적어도 도포되며, 게이트 전극(2)들은 사전결정된 거리로 상기 트렌치들내에 배치되고 상기 게이트 전극(2)들은 상기 비트 라인(8)들의 거리에 대해 가로방향으로 이어지는 방식으로 도포된 워드 라인(18/19)에 도전적으로 연결되며,워드 라인(18/19)들간의 영역에서, 상기 반도체 물질은, 상기 워드 라인들간의 상기 도핑된 영역(23)들이 전체적으로 제거되는 정도까지, 또는 적어도 상기 트렌치(9)들을 따른 인접한 메모리 셀들간의 크로스토크가 파악되는 정도로 감소되는 정도까지, 상기 트렌치(9)들의 저부들에서 완전히 에칭되는 것을 특징으로 하는 NROM 메모리 어레이를 제조하는 방법.
- 제1항에 있어서,상기 트렌치(9)들의 저부들은 상기 워드라인(18/19) 사이에서 80㎚ 이상의 보다 깊은 깊이로 에칭되는 것을 특징으로 하는 NROM 메모리 어레이를 제조하는 방법.
- 제1항 또는 제2항에 있어서,질화물이 상기 커버링 층(16/17)으로서 상기 비트 라인(8)들에 도포되고,상기 질화물 층은 상기 트렌치들의 에칭 시 마스크로서 사용되는 것을 특징으로 하는 NROM 메모리 어레이를 제조하는 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |