KR920010848B1 - 반도체기억장치 - Google Patents

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KR920010848B1
KR920010848B1 KR1019890016771A KR890016771A KR920010848B1 KR 920010848 B1 KR920010848 B1 KR 920010848B1 KR 1019890016771 A KR1019890016771 A KR 1019890016771A KR 890016771 A KR890016771 A KR 890016771A KR 920010848 B1 KR920010848 B1 KR 920010848B1
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슈소 휴지이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치
제1a도 내지 제1c도는 본 발명의 1실시예에 따른 반도체 장치의 평면도.
제2a도 내지 제2d도는 종래기술에 따른 반도체기억장치의 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자영역 2 : 셀프레이트전극
3 : 홈부 4 : 트랜스퍼게이트전극
5, 5′: 접속구멍 6, 6′: 비트선
7 : 접속구멍 8, 8′: 워드선
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 메모리셀이 챈널길이방향으로 상호 1/2n(단, n은 2이상의 자연수를 나타낸다)피치 옮겨져서 배치됨과 더불어 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리셀에 관한 것이다.
[종래의 기술 및 그 문제점]
이하, 제2a도 내지 제2d도를 참조해서 종래기술에 따른 다이내믹형 메모리셀, 예컨대 일본국 특허공개 소 61-274357호의 명세서에 기재되어 있는 바와 같이 메모리셀이 챈널길이 방향으로 상호 1/2n(단, n은 2이상의 자연수를 나타낸다)피치 옮겨져서 배치됨과 더불어 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리셀에 대해서 설명한다.
제2a도는 셀프레이트를 형성한 때의 상태를 도시해 놓은 평면도이고, 제2b도는 트랜스퍼게이트를 형성한 때의 상태를 도시해 놓은 평면도이며, 제2c도는 트랜지스터의 소오스/드레인영역에 접속되는 비트선을 형성한 때의 상태를 도시해 놓은 평면도이고, 제2d도는 워드선을 형성한 때의 상태를 도시해 놓은 평면도이다.
우선, 제2a도에 있어서, 예컨대 P형 반도체기판표면에 필드절연막이 형성되어 소자분리가 행해지게 되는데, 이 필드절연막에 의해 소자분리된 영역에 2개의 메모리셀을 구성하기 위한 소자영역(1)이 형성되게 된다. 그리고 이 소자영역(1)은 2개의 캐패시터형성영역과, 트랜지스터형성영역 및, 비트선과의 접속을 위한 접속구멍의 형성영역으로 구성되면서, 챈널 길이방향으로 서로 1/4피치 옮겨서 배치되게 되고, 또 이들 각 소자영역(1)상에는 도시되지 않은 캐패시터절연막을 통해서 셀플레이트전극(2)이 순차 우측으로 빗겨나면서 형성되게 된다. 또한, 1개의 셀플레이트전극(2)과 이것에 인접하는 셀플레이트전극(2)의 사이에는 소자영역의 트랜지스터형성영역에 대응해서 계단형상으로 형성된 홈부(3)가 형성되고, 또 캐패시터는 소자영역(1)과 셀플레이트전극(2)에 끼여서 형성되게 된다.
이어, 제2b도에 있어서, 도시되지 않은 절연막을 통해서 마스크정합에 의해 트랜스퍼게이트전극(4)이 형성되게 되는데, 이 트랜스퍼게이트전극(4)은 워드선과의 접속을 위한 접속구멍의 형성영역과 소자영역(1)상의 게이트전극영역으로 구성되게 된다.
이어, 제2c도에 있어서, 도시되지 않은 절연막을 통해서 마스크정합에 의해 소자영역(1)의 접속구멍형성예정영역에 대해서 접속구멍(5)이 형성되고, 이와 마찬가지로 마스크정합에 의해 비트선(5)이 형성되고, 이와 마찬가지로 마스크정합에 의해 비트선(6)이 챈널폭방향으로 길게 형성되는데, 이 비트선(6)과 소자영역(1)과는 상기 접속구멍(5)을 통해서 접속되게 된다.
이어, 제2d도에 있어서, 도시되지 않은 절연막을 통해서 마스크정합으로 트랜스퍼게이트전극(4)의 접속구멍형성예정영역에 대해서 접속구멍(7)이 형성되고, 이와 마찬가지로 마스크 정합에 의해 워드선(8)이 챈널길이방향으로 길게 형성되게 되는데, 이 워드선(8)과 상기 트랜스퍼게이트전극(4)과는 상기 접속구멍(7)을 통해서 접속되게 된다.
이와 같은 구성으로 된 다이내믹형 메모리에 의하면, 메모리셀을 챈널길이 방향으로 1/2피치 옮겨서 배치한 다이내믹형 메모리에 비해서 캐패시터의 샘플레이트전극(2)의 최소폭이 넓어지게 되고, 도 셀크기가 축소되어도 셀플레이트전극(2)의 가공이 용이해지게 된다. 따라서 메모리셀을 챈널길이 방향으로 1/4피치 옮겨서 배치하는 방법은 집적도의 향상에 유리하게 된다.
그러나, 제2c도에 도시한 바와 같이 셀플레이트전극(2)의 상부에 형성되는 트랜스퍼게이트전극(4)은 그 형상이 복잡하고, 또 섬영역으로 분리되어 있기 때문에 미세한 게이트전극패턴을 형성할 필요가 있게 된다. 따라서 셀플레이트전극(2)의 최소폭이 넓어서 가공이 용이한 반면에 트랜스퍼게이트전극(4)의 가공이 어려워지게 되므로, 집적도의 향상은 결과적으로 상쇄되게 된다. 또 트랜스퍼게이트전극(4)과 워드선(8)을 접속하기 위한 접속구멍(7)의 형성도 트랜스퍼게이트전극(2)에 정합 여유필요성을 유발시키기 때문에 이것도 집적도의 향상에 부적합하게 된다.
[발명의 목적]
이에, 본 발명은 사익한 사정을 감안해서 발명된 것으로, 즉 메모리셀을 챈널길이방향으로 1/2n피치 옮겨서 배치하는 방법에 있어서는 트랜스퍼게이트전극의 형성시에 그 형상이 복잡하고 미세한 전극패턴이 필요하게 되고, 또 정합여유가 필요하게 되는 워드선과의 접속영역도 필요로 되기 때문에 집적도의 향상이 저하된다는 점을 개선하여, 반도체기억장치의 집적도를 더욱 향상시킴에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명은 워드선의 전위를 소자영역에 전달하는 경우 종래는 트랜스퍼게이트전극을 통해서 실행하도록 되어 있는데 반해, 트랜스퍼게이트전극을 통하지 않고 직접 워드선의 전위를 소장영역에 전달하도록 된 구성으로 되어 있다.
[작용]
상기한 구성으로 된 본 발명에 의하면 복잡하고 미세한 패턴의 트랜스퍼게이트전극을 형성하지 않게 됨으로써 집적도의 향상에 유리하게 된다. 또, 워드선과 트랜스퍼게이트를 접속하는 접속구멍을 형성하는 공정도 없어져서 그 제조공정이 간략화되게 됨으로써 집적도의 향상 및 생산가격의 저렴화에도 유리하게 된다. 더우기 워드선에서의 접촉저항 감소로 도모할 수 있게 되므로 동작의 고속화도 가능해지게 된다.
[실시예]
이하, 제1a도 내지 제1c도를 참조해서 본 발명의 실시예에 따른 반도체기억장치에 대해서 설명한다. 또, 여기서 제2도와 대응되는 부분은 동일한 참조부호를 붙혀 설명한다.
제1a도 내지 제1c도는 본 발명의 1실시예에 따른, 메모리셀을 챈널길이 방향으로 1/4피치 옮겨서 배치한 다이내믹형 메모리를 도시해 놓은 도면으로, 제1a도는 셀플레이트를 형성한 때의 상태를 도시해 놓은 평면도이고, 제1b도는 워드선을 형성한 때의 상태를 도시해 놓은 평면도이며, 제1c도는 트랜지스터의 소오스/드레인 영역에 접속되는 비트선을 형성한 때의 상태를 도시해 놓은 평면도이다.
우선, 제1a도에 있어서, 예컨대 P형 반도체기판표면에 필드절연막이 형성되어 소자분리가 행해지게 되고, 이 필드절연 막에 의해 소자분리된 영역에 2개의 메모리셀을 구성하기 위한 소자영역(1)이 형성되게 된다. 그리고, 이 소자영역(1)은 2개의 캐패시터형성영역과 트랜지스터형성영역 및, 비트선과의 접속을 위한 접속구멍의 형성영역으로 구성됨과 더불어, 제1a도에 도시된 바와 같이 챈널길이 방향으로 1/4피치 옮겨서 배치되어 있다. 더욱이 이 소자영역(1)상에는 도시되지 않은 캐패시터절연막을 통해서 셀플레이트전극(2)이 형성되게 되는데, 이 셀플레이트전극(2) 상호간에는 소자영역(1)의 트랜지스터 형성영역에 대응해서 계단형상으로 형성된 홈부(3)가 형성되게 된다. 또 캐패시터는 소장영역(1)과 셀플레이트전극(2)사이에 끼여서 형성되게 된다.
다음에 제1b도에 있어서, 도시되지 않은 절연막을 통해서 마스크정합으로 워드선(8′)이 챈널폭 방향으로 길게 형성되는데, 이 워드선(8′)은 직접 소자영역(1)에 전위를 인가하는 게이트 전극의 역할도 수행하게 된다.
이어, 제1c도에 있어서, 도시되지 않은 절연막을 통해서 마스크정합으로 소자영역(1)의 접속구멍형성예정영역에 대해서 접속구멍(5′)이 형성되고, 이와 마찬가지로 마스크정합으로 비트선(6′)이 챈널폭방향으로 길게 형성된다. 그리고 이 비트선(6′)과 소자영역(1)은 상기 접속구멍(5′)을 통해서 접속되게 된다.
상기한 구성으로 된 본 발명에 따른 반도체기억장치에 의하면, 워드선(8′)의 전위가 트랜스퍼게이트를 통하지 않고 소자영역(1)에 전달되는 구조로 되게 됨으로써, 챈널폭방향으로 연장된 선형태의 워드선(8′)을 형성하는 것만으로 복잡하고 미세한 패턴의 트랜스퍼게이트전극을 형성할 필요가 없어지게 됨으로써 집적도의 향상에 유리하게 된다.
또, 트랜스퍼게이트전극이 없기 때문에 워드선(8′)과의 접속구멍을 형성하는 공정도 없어지게 되므로 그 접속구멍형성시에 필요로 되는 정합여유에 의한 면적손실도 없어지게 되고, 특히 공정수의 감소에 따른 수율의 향상에 의해 저가격화도 도모할 수 있게 된다. 또 워드선(8′)에서의 접촉저항감소도 도모할 수 있게 됨으로써 그 동작도 고속화되게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 트랜스퍼게이트전극을 형성할 필요가 없어지게 됨으로써 고집적화, 특히 대용량화가 가능해지게 되고, 또 공정수가 감소되기 때문에 수율향상에 의한 저각겨화 및 접촉저항의 감소에 의한 동작의 고속화가 가능해지게 되므로, 저가격으로 고집적도, 대용량 및 고속성이 우수한 반도체기억장치를 제공할 수 있게 된다.

Claims (1)

  1. 메모리셀(1)이 트랜지스터의 챈널길이 방향으로 상호 1/2n(단, n은 2이상의 자연수)피치 옮겨져서 배치됨과 더불어 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리셀에 있어서, 셀트랜지스터의 게이트전극(8′)이 챈널폭방향으로 연장되어 메모리셀을 가로지르면서 형성되어 있는 것을 특징으로 하는 반도체기억장치.
KR1019890016771A 1988-11-18 1989-11-18 반도체기억장치 KR920010848B1 (ko)

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