KR910008846A - 리드 온리 메모리 장치 및 그 제조방법 - Google Patents

리드 온리 메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR910008846A
KR910008846A KR1019900017270A KR900017270A KR910008846A KR 910008846 A KR910008846 A KR 910008846A KR 1019900017270 A KR1019900017270 A KR 1019900017270A KR 900017270 A KR900017270 A KR 900017270A KR 910008846 A KR910008846 A KR 910008846A
Authority
KR
South Korea
Prior art keywords
oxide film
film
electrode layer
substrate
forming
Prior art date
Application number
KR1019900017270A
Other languages
English (en)
Other versions
KR100223130B1 (ko
Inventor
아끼라 나까가와라
Original Assignee
오오가 노리오
소니 가부시끼사이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오오가 노리오, 소니 가부시끼사이샤 filed Critical 오오가 노리오
Publication of KR910008846A publication Critical patent/KR910008846A/ko
Application granted granted Critical
Publication of KR100223130B1 publication Critical patent/KR100223130B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

내용 없음

Description

리드 온리 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 리드-온리 메모리장치의 일예에 대한 중요한 부분을 도시하는 회로도.
제4도는 제3도에 도시된 메모리 장치의 동작을 예시하는 타이밍챠트.

Claims (13)

  1. 프로그램된 데이타를 저장하고, 다음에 필요할 때마다 저장된 데이타를 판독하기 위한 리드 온리 메모리장치에 있어서, 프로그램된 데이타에 고 임계 전압 또는 저임계 전압으로 선택적으로 셋트될 수 있는 MIS트랜지스터를 포함하며 매트릭스 구성으로 배열된 다수의 메모리 셀과, 상기 셀의 각 행에 공통적으로 사용되며 상기 MIS트랜지스터의 게이트로서 작용하는 다수의 워드라인과, 상기 MIS트랜지스터의 소스나 또는 드레인중 하나로서 작용하고 상기 메모리 셀의 인접한 열중 한 열에 의해 판독되는 데이타에 공통적으로 이용되며, 상기 워드 라인에 거의 직각으로 배열된 다수의 비트라인과, 상기 메모리 셀의 인접한 열중 다른 열에 의해 공통적으로 이용되고 상기 셀의 열의 MIS트랜지스터의 소스나 드레인중 다른 하나로서 작용하며, 상기 MIS 트랜지스터의 저 임계 전압보다도 높고 상기 고 임계 전압보다는 낮은 전위차가 상기 워드 라인에서의 전압에 대한 선택에 따라 인가되도록 되어 있으며, 상기 비트 라인에 평행하게 교대로 상기 비트라인 사이에 배열되어 있는 다수의열 라인과, 상기 다수의 비트 라인과 상기 다수의 열 라인으로 각각 구성된 그룹을 선택하기 위한 제1선택수단과, 각 그룹에서 상기 비트라인을 선택하기 위한 제2선택수단 및; 각 그룹에서 상기 열라인을 선택하기 위한 제3선택수단을 포함해서 이루어진 리드-온라인 메모리 장치.
  2. 제1항에 있어서, 상기 제2및 제3선택 수단이 MIS 트랜지스터를 포함하고 있는 리드-온리 메모리 장치.
  3. 제2항에 있어서, 상기 비트 라인과 상기 열라인이 기판상에 줄무늬 패턴으로 형성되어 있으며, 상기 줄무늬패턴의 세로 방향에 거의 직각이 되는 방향이 상기 제2및 제3선택 수단을 구성하는 상기 MIS 트랜지스터의 채널 방향이 되도록 되어 있는 리드-온리 메모리 장치.
  4. 제1항 또는 제3항에 있어서, 상기 제2선택수단이 그 상에 상기 메모리 셀 어레이가 있도록 상기 제3선택수단 반대쪽에 배열되어 있는 리드-온리 메모리 장치.
  5. 제1항에 있어서, 매트릭스 구성에서의 상기 메모리 셀이 상기 비트라인을 따르 블럭으로 나누어져 있으며, 상기 제1선택수단이 각 블럭에 공통적으로 이용되도록 되어 있는 리드-온리 메모리 장치.
  6. 제1항에 있어서, 각 비트 라인과 각 열 라인의 단자 부분에 부하 회로가 비열되어 있는 리드-온리 메모리 장치.
  7. 제6항에 있어서, 매트릭스 구성에서의 상기 메모리 셀이 비트 라인을 따라 블럭으로 나누어져 있으며, 부하 회로가 각 블럭에 의해 공통적으로 이용되도록 되어 있는 리드-온리 메모리 장치.
  8. 제1전도형의 반도체 기판과, 상기 제1전도형의 반도체 기판의 표면상에 평행한 줄무늬로 형성된 증가된 막두께의 다수의 제1절연막과, 상기 제1절연막 아래의 상기 반도체 기판상에 형성된 제2전도형의 불순물 영역과, 상기 반도체 기판의 표면상의 상기 제1절연막 사이에 형성되며 상기 제1절연막보다 얇은 막 두께를 가진 다수의 제2절연막과, 상기 제1절연막상에 상기 제1절연막에 거의 직각인 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성되며, 그 전극 층 아래에 기판 표면으로 불순물을 선택적으로 도입함으로써 프로그램이이 이루어지도록 되어있는 그런 다수의 전극 층이 포함해서 이루어진 리드-온리 메모리 장치.
  9. 제8항에 있어서, 상기 전극층이, 상기 제1절연막상에 상기 제1절연막에 거의 직각이 되는 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성된 제1전극층과, 인접한 제1전극 층 사이에서 한정된 영역내의 상기 제2절연막상에 상기 제1절연막 거의 직각이 되는 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성된 제2전극 층을 포함하고 있으며, 제1 및 제2전극 층 사이에 층간 절연막이 형성되어 있는 리드-온리 메모리 장치.
  10. 제9항에 있어서, 상기 제2전극 층 아래의 기판 표면이 상기 제1전극 층 아래에 기판 표면보다 더 깊게 되어 있는 리드-온리 메모리 장치.
  11. 제1전도형의 반도체 기판의 표면상에 평행한 줄무늬 패턴을 가진 산화 저항성 막을 형성하는 단계와, 상기 산화 저항성 막과 정렬하여 기판 표면으로 제2전도형의 불순물을 도입하는 단계와, 큰 막 두께의 제1산화막을 형성하기 위해 상기 산화 저항성 막을 마스크로서 이용하여 기판 표면을 산화하는 단계와, 상기 제1산화막이 아닌 상기 기판 표면상의 영역에 상기 제1산화막보다 막 두께가 작은 제2산화막을 형성하는 단계와, 상기 반도체 표면으로 부터 상기 산화 저항성 막을 제거하는 단계와, 상기 제1산화막에 거의 직각이 되는 방향으로 서로 평행하게 상기 제2산화막상에 뻗은 복수의 줄무늬 패턴으로 전극 층을 형성하는 단계 및, 상기 전극 층 아래의 기판영역으로 제1전도형의 불순물을 선택적으로 도입하는 단계를 포함해서 이루어진 리드-온리 메모리 장치 제조방법.
  12. 제1전도형의 반도체 기판의 표면에 평행한 줄무늬 패턴을 가진 산화 저항성 막을 형성하는 단계와, 상기 산화 저항성 막과 정렬하여 기판 표면으로 제2전도형의 불순물을 도입하는 단계와, 큰 막 두께의 제1산화막을 형성하기 위해 마스크로서 상기 산화 저항성 막을 이용하여 기판 표면을 산화하는 단계와, 상기 반도체 표면으로 부터 상기 산화저항성 막을 제거하는 단계와, 상기 제1산화막이 아닌 상기 기판 표면상의 영역에 상기 제1산화막보다 막 두께가 작은 제2산화막을 형성하는 단계와, 상기 제1산화막에 거의 직각이 되는 방향으로 서로 평행하게 상기 제2산화막상에 뻗어 있는 복수의 줄무늬 패턴으로 제1전극 층을 형성하는 단계와 상기 제1전극 층을 덮는 층간 절연막을 형성하는단계와, 상기 제1전극층에 평행한 줄무늬 패턴으로 상기 제1전극층 상의 상기 제2산화막에 제2전극층을 형성하는 단계 및, 상기 제1전극 층과 상기 제2전극층 아래의 기판영역으로 제1전도형의 불순물을 선택적으로 도입하는 단계를 포함해서 이루어진 리드-온리 메모리 제조방법.
  13. 제1전도형의 반도체 기판의 표면에 평행한 줄무늬 패턴을 가진 산화 저항성 막을 형성하는 단계와, 상기 산화 저항성 막과 정렬하여 기판 표면으로 제2전도형의 불순물을 도입하는 단계와, 큰 막 두께의 제1산화막을 형성하기 위해 마스크로서 상기 산화 저항성 막을 이용하여 기판 표면을 산화하는 단계와, 상기 반도체 표면으로 부터 상기 산화 저항성 막을 제거하는 단계와, 상기 제1산화막이 아닌 상기 기판 표면상의 영역에 상기 제1산화막보다 막 두께가 작은 제2산화막을 형성하는 단계와, 제 1전극 층이 형성돌 기판 표면영역으로 제1전도형의 불산물을 선택적으로 도입하는 단계와, 상기 제1산화막에 거의 직각이 되는 방향으로 서로 평행하게 뻗은 복수의 줄무늬패턴으로 상기 제2산화막상에 복수의 제1전극 층을 형성하는 단계와, 상기 제1전극 층과 정렬하여 상기 제2산화막과 상기 기판을 에칭하는 단계와, 상기 엣칭된 기판의 표면영역으로 제1전도형의 불순물을 선택적으로 도입하는 단계 및, 제2산화막을 삽입하고, 에칭된 기판 영역과 제1전극 층에 제2전극 층과 평행하게 뻗은 줄무늬 패턴으로 제2전극 층을 형성하는 단계를 포함해서 이루어진 리드-온리 메모리 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900017270A 1989-10-27 1990-10-27 판독전용 메모리장치 및 그 제조방법 KR100223130B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-280162 1989-10-27
JP28016289A JP2565213B2 (ja) 1989-10-27 1989-10-27 読み出し専用メモリ装置

Publications (2)

Publication Number Publication Date
KR910008846A true KR910008846A (ko) 1991-05-31
KR100223130B1 KR100223130B1 (ko) 1999-10-15

Family

ID=17621176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900017270A KR100223130B1 (ko) 1989-10-27 1990-10-27 판독전용 메모리장치 및 그 제조방법

Country Status (5)

Country Link
US (3) US5202848A (ko)
EP (1) EP0424964B1 (ko)
JP (1) JP2565213B2 (ko)
KR (1) KR100223130B1 (ko)
DE (1) DE69024173T2 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467300A (en) * 1990-06-14 1995-11-14 Creative Integrated Systems, Inc. Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
JP3104319B2 (ja) * 1991-08-29 2000-10-30 ソニー株式会社 不揮発性記憶装置
JPH05102436A (ja) * 1991-10-09 1993-04-23 Ricoh Co Ltd 半導体メモリ装置とその製造方法
JP2863661B2 (ja) * 1991-12-16 1999-03-03 株式会社東芝 読出専用メモリ
US5473560A (en) * 1992-06-29 1995-12-05 Oki Electric Industry Co., Ltd. Method of reading data and read-only memory circuit
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
GB9217743D0 (en) * 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
JP2845414B2 (ja) * 1992-09-18 1999-01-13 シャープ株式会社 半導体読み出し専用メモリ
US5377153A (en) * 1992-11-30 1994-12-27 Sgs-Thomson Microelectronics, Inc. Virtual ground read only memory circuit
JPH06318683A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体記憶装置及びその製造方法
US5453392A (en) * 1993-12-02 1995-09-26 United Microelectronics Corporation Process for forming flat-cell mask ROMS
US5427970A (en) * 1994-07-18 1995-06-27 United Microelectronics Corporation Method of making flash memory with high coupling ratio
JPH08124395A (ja) * 1994-10-25 1996-05-17 Nkk Corp メモリ装置
JP3160480B2 (ja) * 1994-11-10 2001-04-25 株式会社東芝 半導体記憶装置
GB2298739B (en) * 1995-03-07 1999-02-17 Hyundai Electronics Ind Method of making a mask ROM
US5621697A (en) * 1995-06-23 1997-04-15 Macronix International Co., Ltd. High density integrated circuit with bank select structure
TW297126B (en) * 1995-09-13 1997-02-01 Siemens Ag Arrangement of memory cells arranged in the form of a matrix
JPH09107076A (ja) * 1995-10-11 1997-04-22 Nec Corp 不揮発性半導体記憶装置
JP2751892B2 (ja) * 1995-10-11 1998-05-18 日本電気株式会社 半導体記憶装置
JP3537010B2 (ja) * 1995-11-28 2004-06-14 シャープ株式会社 半導体記憶装置
KR0172378B1 (ko) * 1995-12-30 1999-03-30 김광호 불휘발성 반도체 메모리소자
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置
JP3380107B2 (ja) * 1996-03-22 2003-02-24 シャープ株式会社 半導体記憶装置
JP2000124338A (ja) * 1998-10-16 2000-04-28 Sharp Corp 半導体記憶装置
US6269017B1 (en) 1999-03-04 2001-07-31 Macronix International Co., Ltd. Multi level mask ROM with single current path
JP3393600B2 (ja) * 1999-07-07 2003-04-07 シャープ株式会社 半導体記憶装置
US6175519B1 (en) 1999-07-22 2001-01-16 Macronix International Co., Ltd. Virtual ground EPROM structure
US6181604B1 (en) 1999-07-22 2001-01-30 Macronix International Co., Ltd. Method for fast programming of EPROMS and multi-level flash EPROMS
US6278649B1 (en) 2000-06-30 2001-08-21 Macronix International Co., Ltd. Bank selection structures for a memory array, including a flat cell ROM array
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
JP2003060064A (ja) * 2001-08-08 2003-02-28 Sharp Corp Ｍｏｓｆｅｔ、半導体装置及びその製造方法
DE10224956A1 (de) * 2002-06-05 2004-01-08 Infineon Technologies Ag Verfahren zur Einstellung der Einsatzspannung eines Feldeffekttansistors, Feldeffekttransistor sowie integrierte Schaltung
JP2005346755A (ja) * 2004-05-31 2005-12-15 Sharp Corp 半導体記憶装置
WO2008148091A1 (en) * 2007-05-25 2008-12-04 Marvell World Trade Ltd. Tree type bit line decoder architecture for nor-type memory array
JP2011014610A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 半導体記憶装置
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
US4027382A (en) * 1975-07-23 1977-06-07 Texas Instruments Incorporated Silicon gate CCD structure
US4151020A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated High density N-channel silicon gate read only memory
US4290184A (en) * 1978-03-20 1981-09-22 Texas Instruments Incorporated Method of making post-metal programmable MOS read only memory
US4385432A (en) * 1978-05-18 1983-05-31 Texas Instruments Incorporated Closely-spaced double level conductors for MOS read only
US4268950A (en) * 1978-06-05 1981-05-26 Texas Instruments Incorporated Post-metal ion implant programmable MOS read only memory
US4207616A (en) * 1978-11-29 1980-06-10 Teletype Corporation Logic array having improved speed characteristics
US4262297A (en) * 1978-12-19 1981-04-14 The General Electric Company Limited Semiconductor charge transfer device with multi-level polysilicon electrode and bus-line structure
US4288910A (en) * 1979-04-16 1981-09-15 Teletype Corporation Method of manufacturing a semiconductor device
US4281397A (en) * 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
US4264930A (en) * 1979-12-10 1981-04-28 International Business Machines Corporation Charge coupled device incorporating Laplacian thresholding with TDI array
US4356042A (en) * 1980-11-07 1982-10-26 Mostek Corporation Method for fabricating a semiconductor read only memory
JPS5819144A (ja) * 1981-07-24 1983-02-04 Hitachi Ltd 回転機の振動診断装置
JPS5827335A (ja) * 1981-08-11 1983-02-18 Fujitsu Ltd 半導体装置の製造方法
JPS58222562A (ja) * 1982-06-19 1983-12-24 Mitsubishi Electric Corp 半導体記憶装置
US4612580A (en) * 1984-09-14 1986-09-16 Rca Corporation TDM-input electrometer, as in a line transfer CCD imager, using a charge funnel
JPS62150600A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 記憶装置
JPS63102342A (ja) * 1986-10-20 1988-05-07 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JP2563803B2 (ja) * 1986-10-27 1996-12-18 セイコーエプソン株式会社 半導体記憶装置
JP2555103B2 (ja) * 1987-11-13 1996-11-20 株式会社日立製作所 半導体集積回路装置の製造方法
JP2511485B2 (ja) * 1988-01-12 1996-06-26 沖電気工業株式会社 半導体記憶装置
IT1217403B (it) * 1988-04-12 1990-03-22 Sgs Thomson Microelectronics Matrice di memoria a tovaglia con celle eprom sfalsate
FR2634318B1 (fr) * 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH0387063A (ja) * 1989-06-17 1991-04-11 Ricoh Co Ltd プレーナセル構造のメモリセルアレイ
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer

Also Published As

Publication number Publication date
US5401990A (en) 1995-03-28
JPH03142877A (ja) 1991-06-18
EP0424964A3 (en) 1992-11-19
DE69024173T2 (de) 1996-10-10
EP0424964A2 (en) 1991-05-02
US5202848A (en) 1993-04-13
US5278089A (en) 1994-01-11
JP2565213B2 (ja) 1996-12-18
EP0424964B1 (en) 1995-12-13
DE69024173D1 (de) 1996-01-25
KR100223130B1 (ko) 1999-10-15

Similar Documents

Publication Publication Date Title
KR910008846A (ko) 리드 온리 메모리 장치 및 그 제조방법
CN100492541C (zh) 非易失性半导体存储器及其操作方法
KR960016802B1 (ko) 불휘발성 반도체 기억 장치
KR940010357A (ko) 불휘발성 기억장치와 그 제조방법
KR100197029B1 (ko) 불휘발성 반도체 기억장치 및 그 제조방법
US5012309A (en) Semiconductor memory device comprising capacitor portions having stacked structures
KR940004832A (ko) 반도체집적회로장치 및 그 제조방법
KR970030855A (ko) 반도체 메모리 장치 및 그의 제조방법
KR19980018769A (ko) 단일 트랜지스터형 강유전체 메모리의 데이터 라이탕방법
US7180788B2 (en) Nonvolatile semiconductor memory device
KR960000723B1 (ko) Eeprom
US3760384A (en) Fet memory chip including fet devices therefor and fabrication method
KR850000799A (ko) 호출 전용 메모리
US8059469B2 (en) Semiconductor device including driving transistors
JPH07226490A (ja) 半導体装置
KR100736346B1 (ko) 반도체 장치 및 그 검사 방법
JP3474758B2 (ja) 不揮発性半導体記憶装置
KR930006142B1 (ko) 반전방지층을 갖춘 mos형 반도체장치
KR920010848B1 (ko) 반도체기억장치
KR900010795A (ko) 반도체 불휘발성 메모리 및 그 제조방법
KR0169510B1 (ko) 불휘발성 반도체 기억 장치 및 그의 제조 방법
KR20050030099A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100243827B1 (ko) 플랫 nor형 마스크 rom
KR0176176B1 (ko) Nand형 비휘발성 메모리 소자 및 그 제조방법
KR970063755A (ko) 플래쉬 메모리 셀과 그 제조방법 및 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030620

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee