KR100223130B1 - 판독전용 메모리장치 및 그 제조방법 - Google Patents

판독전용 메모리장치 및 그 제조방법 Download PDF

Info

Publication number
KR100223130B1
KR100223130B1 KR1019900017270A KR900017270A KR100223130B1 KR 100223130 B1 KR100223130 B1 KR 100223130B1 KR 1019900017270 A KR1019900017270 A KR 1019900017270A KR 900017270 A KR900017270 A KR 900017270A KR 100223130 B1 KR100223130 B1 KR 100223130B1
Authority
KR
South Korea
Prior art keywords
column
line
oxide film
lines
substrate
Prior art date
Application number
KR1019900017270A
Other languages
English (en)
Other versions
KR910008846A (ko
Inventor
나까가와라아끼라
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR910008846A publication Critical patent/KR910008846A/ko
Application granted granted Critical
Publication of KR100223130B1 publication Critical patent/KR100223130B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 판독 전용 메모리 장치는 메모리 셀에 대한 고전류 구동 능력을 가진 NOR형의 메모리 장치를 제공하기 위해 매트릭스 구성으로 배열된 메모리 셀을 형성하는 다수의 MIS 트랜지스터를 포함한다. 비트 라인과 열 라인은 워드 라인 연장 방향으로 인접 메모리 셀에 의해 공통적으로 이용되도록 하기 위해 각 셀 열에 공통으로 교대로 배열된다. 메모리 셀로부터 신호를 판독하기 위한 비트 라인은 메모리 셀의 MIS 트랜지스터의 소스나 드레인으로서 작용하며, 메모리 셀에 일정한 전압을 공급하기 위한 열 라인은 메모리 셀의 MIS 트랜지스터의 드레인이나 소스로서 작용한다. 열 선택을 위해, 다수의 비트 라인과 다수의 열 라인으로 이루어진 그룹을 선택하기 위한 제1 선택 스위치가 제공된다. 그룹의 비트 라인과 열 라인을 선택하기 위해 제2 선택 스위치와 제3 선택 스위치가 각각 제공된다. 비트 라인과 열 라인이 고정적으로 사용될 수도 있기 때문에, 제2 및 제3 선택 스위치가 레이아웃 한도에 따라 배열될 수 있으며, 만일 이들 제2 및 제3 선택 스위치가 메모리 셀의 트랜지스터와 비슷한 MIS 트렌지스터로 형성되면, 메모리 셀과 공통이되는 방향이 채널 방향이 되어 회로 집적도를 개선하는데 기여하게 될 수 있다. 메모리 셀을 구성하는 MIS 트랜지스터는 소스 및 드레인 영역이, 필드 산화막과 같이 기판 표면 상에 형성된 두꺼운 절연막 아래에 제공될 수 있는 구성으로 이루어질 수도 있다. 그 결과 고집적도를 실현하기 위해 기판 영역의 더욱 효과적인 이용이 이루어진다. 자기 정렬 공정은 회로 집적도를 더욱 효과적으로 진전시킨다.

Description

판독 전용 메모리 장치 및 그 제조 방법
제1도는 종래 판독 전용 메모리 장치의 일례에 대한 중요한 부분을 도시하는 회로도.
제2도는 그의 설계를 도시하는 평면도.
제3도는 본 발명의 판독 전용 메모리 장치의 일례에 대한 중요한 부분을 도시하는 회로도.
제4도는 제3도에 도시된 메모리 장치의 동작을 예시하는 타이밍도.
제5도는 제3도에 도시된 메모리 장치의 블록도.
제6도는 복수의 메모리 블록으로 나누어질 때 제3도의 메모리 장치를 도시하는 블록도.
제7도는 제3도에 도시된 메모리 장치의 설계를 도시하는 평면도이며, 여기서 전극층은 단일층의 폴리실리콘층으로 형성된다.
제8도는 제7도와 유사한 평면도이며 여기서 전극층은 이중층 폴리실리콘층으로 형성된다.
제9도는 제3도에 도시된 메모리 장치의 메모리 셀 설계를 도시하는 평면도.
제10도는 제9도의 라인 X-X을 따라 취해진 단면도.
제11도는 제9도의 라인 XI-XI을 따라 취해진 단면도.
제12도는 제9도의 라인 XII-XII을 따라 취해진 단면도.
제13도는 제9도의 라인 XIII-XIII을 따라 취해진 단면도.
제14a도 내지 14c도는 제3도에 도시된 메모리 장치의 메모리 트랜지스터의 소스-드레인 영역을 형성하는 단계 도시도.
제15a도 내지 15c도는 메모리 트랜지스터의 전극층을 도시하는 단계 도시도.
제16도는 본 발명에 따른 판독 전용 장치의 변형에 대한 중요한 부분을 도시하는 회로도.
제17도는 본 발명에 따른 판독 전용 메모리 장치의 또다른 변형에 대한 중요한 부분을 도시하는 회로도.
제18도는 제17도에 도시된 메모리 장치의 동작을 도시하는 타이밍도.
제19도는 제3도에 도시된 메모리 장치의 열 선택 회로의 설계를 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 메모리 셀 블록 2 : 열 선택 회로
6 : 행 디코더 7 : 열 디코더
9 : 출력 버퍼 21, 22, 23. 24 : AND 회로
(발명의 분야)
본 발명은 메모리 셀에 프로그래밍된 데이터를 판독하는데 사용되는 판독 전용 메모리 장치에 관한 것으로, 특히, NOR형 메모리 셀을 갖는 판독 전용 메모리 장치에 관한 것이다.
(종래 기술)
필요할 때 저장된 데이터를 판독하고 많은 양의 데이터를 저장하는데 응용되판독 전용 메모리 장치(ROM)에서, OA 장비 또는 컴퓨터 보급에 보조를 맞추어 보다 높은 정도의 집적화에 대한 요구가 증가되어 왔다.
상기 고 집적화를 실현시키는 전형적인 구조에서, 1987년 10월 반도체 세계(Semiconductor World)''라는 월간지에서 ''섈로우 트렌치를 이용한 8M 및 16M 마스크 ROM(8M and 16M mask ROM Employing Shallow Trench)'' pp.33-38의 예에 대해 기재된 바와 같이, 두 개의 폴리실리콘층, 섈로우 홈 또는 트렌치로 형성된 게이트 전극층으로 제공된 소위 다중-게이트 구조를 갖는 NAND형 셀 회로 구조인 마스크 ROM이 공지되어 있다. 반면에, 일본 응용 심포지움에서 뱅크 선택 구조를 이용한 물리학회 협회 1988년 VLSI 회로에 대한 16Mb ROM 설계(16Mb ROM Design Using Banl(Select Architecture) pp.85-86의 예에 대해 기재된 바와 같이, 확산 영역으로 구성된 그의 소스-드레인 영역을 갖는 NOR형 셀 회로 구조인 마스크 ROM이 공지되어 있다.
제1도는 NOR형 메모리 셀을 갖는 마스크 ROM의 중요한 부분을 도시하는 회로도이다. 상기 마스크 ROM에 따르면 매트릭스 구성으로 배열된 메모리 셀(200) 각각은 각각 하나의 MOS 트랜지스터로 구성된 워드 라인 W1내지 W8에 의해 선택되도록 응용되며, 그의 소스-드레인 영역은 각 열에 대한 공통 비트 라인(205, 206 및 207)으로 제공되는 확산 영역에 의해 형성된다. 상기 마스크 ROM에 따르면, 가상 접지 라인(201) 및 주 비트 라인(202)은 세로 방향으로 워드 라인의 연장 방향과 수직인 방향에 따라 교대로 형성된다. 상기 가상 접지 라인(201)과 주 비트 라인(202)은 메모리 셀 블록의 하나 및 다른 것에 대해 다른 열에 접속되도록 한 비트 라인씩 시프트함에 따라 배선된다. 그리하여 동일 비트 라인은 선택 트랜지스터(203 및 204)의 뱅크 선택 또는 대안의 선택에 의해 주 비트 라인(202) 또는 가상 접지 라인(201)에 접속될 수 있다. 판독 시, 열 선택 트랜지스터(208)에 의해 소정의 열이 선택되고, 워드 라인이 선택되어, 데이터는 주 비트 라인(202)과 감지 증폭기(209)로 판독되고 출력 단자에 전송될 수 있다.
제2도에서, 제1도에 도시된 마스크 ROM의 설계를 도시하며, 많은 점으로 나타난 영역은, 세로 방향으로 X 방향과 서로 평행하게 정렬된 폴리실리콘층을 나타낸다. Y 방향에서 한 쌍의 접촉 홀(211, 211)사이에 삽입된 영역은 메모리 블록을 나타낸다. 접촉 홀(211)이 형성된 확산 영역(213)은 거의 H 문자 형태의 패턴이다. 확산 영역(205 내지 207, ...)은 소스-드레인 영역으로서 기능하는 비트라인을 나타낸다. 셀 각각의 트랜지스터의 채널은 워드 라인 W1내지 W8의 하부에 형성된다. 프로그래밍은 마스크 패턴(212)의 사용에 따라 채널내로 도입하는 불순물에 의해 실행된다. 뱅크 선택에 사용된 선택 트랜지스터(203)의 게이트 전극SEiSEi+1과 선택 트랜지스터(204)의 게이트 전극 S0i, SOi+1은 워드 라인 W1내지 W8과 평행하게 연장되며, 메모리 블록의 양측 상에 정렬된다.
상술된 NAND형 셀에 따르면, 메모리 셀 구동 용량은 직렬로 접속된 트랜지스터의 수가 보다 높은 정도의 집적화를 이룩하는 관점에서 증가될 때 저하된다.
반면에, NOR형 셀 마스크 ROM에 따르면, 다음과 같은 설계 상의 문제점이 일어난다.
각 셀의 트랜지스터 채널은 X 방향인 채널 방향에 따라 워드 라인 W1내지 W8의 하부에 형성된다. 그러나, 그 게이트 전극 SEiSEi+1, SOi및 SOi+1이 워드 라인 W1내지 W8에 평행함에도 불구하고, 채널 영역은 뱅크 선택을 위한 선택 트랜지스터(203, 204)로, 비트 라인(205 내지 207, ...)과 H 형의 확산 영역(213) 사이에 형성된다. 그러므로, 채널 스톱 영역은 뱅크 선택을 위한 선택 트랜지스터(203, 204)로, 게이트 전극 SEiSEi+1, SOi및 SOi+1의 하측 부분의 결합 채널 사이에 형성될 필요가 있다. 그리하여, 메모리 셀 영역에서 워드 라인 W1내지 W8에 정렬하여 채널 스톱 이온 주입 실행에 충분할지라도, 메모리 셀 영역에 대해 개별적으로 이온 주입 실행이 필요하다. 채널 스톱 영역은 폴리실리콘층에 정렬하여 형성될 수 없으므로, 마스크 편차(mask deviation)를 고려한 여유분을 제공할 필요가 있다. 상기 여유분을 제공할 필요성은 메모리 블록측 영역 상의 주입에서와 메모리 장치의 집적화 정도를 개선시키는데 어려움을 초래한다.
(목적 및 개요)
본 발명의 목적은 메모리 셀 구동 용량이 향상된 집적화 정도에도 불구하고 향상될 수 있고, 높은 집적도를 설계면에서 이룩할 수 있는 판독 전용 메모리 장치를 제공하는 것이다.
본 발명의 판독 전용 메모리 장치에 따르면, 프로그래밍된 데이터에 따라 다른 임계 전압을 갖는 MIS 트랜지스터를 포함하는 복수의 셀 각각은 NOR형 셀을 형성하도록 매트릭스 형태로 정렬된다. 메모리 장치는, MIS 트랜지스터의 게이트로 기능하고, 셀에서 공통으로 행 및 비트로 사용되는 워드 라인과 셀 열에서 설정될때 사용되고 워드 라인의 연장 방향으로 서로 인접한 셀에서 공통으로 사용되는 열 라인(column line)을 포함한다. 비트 라인 및 열 라인은 워드 라인의 연장 방향에서 교대로 정렬된다. 따라서, 각각의 셀에 정렬된 MIS 트랜지스터의 소스 또는 드레인 중 하나는 열이 데이터 판독을 위한 비트 라인으로 사용된 반면, 각각의 셀에 정렬된 MIS 트랜지스터의 소스 또는 드레인 중 나머지는 열이 설정된 전위가 인가되는 열 라인으로서 사용된다. 복수의 비트 라인과 복수의 열 라인은 그룹을 이루며, 상기 복수의 그룹은 전체적으로 메모리 장치에 제공된다. 그룹 중 하나를 선택하는 제1 선택 수단과, 그룹 중 비트 라인을 선택하는 제2 선택 수단과, 그룹 중 열 라인을 선택하는 제3 선택 수단이 제공된다.
본 발명의 판독 전용 메모리 장치는 NOR형 셀로 제공되므로; 메모리 셀 구동 용량이 개선된다. 비트 라인 및 열 라인은 제1 내지 제3 선택 수단의 제공과 비트 라인 및 열 라인의 상기와 같은 배열을 통해 견고하게 접속될 수 있어서. 제2 및 제3 선택 수단은 층분한 레이아웃(layout) 상의 여유를 갖고 배열될 수 있다.
본 발명의 한 특징에서, MIS 트랜지스터는 제2 및 제3 선택 수단으로 사용된다. 셀의 MIS 트랜지스터의 채널 방향이 상기 MIS 트랜지스터의 채널 방향과 같아 보다 높은 정도의 집적이 메모리 셀의 선택 수단과 유사한 선택 수단의 정렬된 구성으로 이루어질 수 있다.
또 다른 특징에서, 제2 및 제3 선택 수단은 레이아웃용 배선을 편리하도록 메모리 셀에 관해 엇물린 관계(staggered relation)로 형성된다. 필요하다면, 메모리 장치는 복수의 메모리 블록으로 나누어질 수 있으며, 또한, 부하 회로는 비트 또는 열 라인으로 제공될 수 있다.
상술된 판독 전용 메모리 장치에 따르면, NOR형 메모리 셀은 반도체 기판 상에 형성된다. 본 발명의 변형에 따른 메모리 장치에 따르면 반도체 기판의 것과 반대도전형을 갖는 불순물 영역은 반도체 기판 상에 줄무늬 패턴(stripe pattern)으로 형성된 복수의 평행하고 두꺼운 절연막 아래에 형성된다. 줄무늬 패턴의 절연막과 거의 직교하여 연장하는 복수의 전극층은 두껍게 줄무늬 절연막 사이의 얇은 절연막 상에 형성된다. 불순물은 MIS 트랜지스터의 게이트로서 기능하는 전극층 아래 기판 영역 내에 선택적으로 유입된다. 전극층은 단일층 구조 또는 이중층 구조일 수 있다.
[제1 실시예]
본 실시예는 매트릭스로 배열된 메모리 셀을 갖는 판독 전용 메모리(ROM) 장치의 일례이며, 여기서 메모리 셀의 MOS 트랜지스터의 소스-드레인 영역은 교대로 정렬된 비트 및 열 라인이다. 불순물은 트랜지스터를 프로그래밍하는 메모리 셀의 MOS 트랜지스터의 채널 영역으로 이온 주입에 의해 선택적으로 유입된다.
(장치 개괄 : 제5도)
본 실시예의 ROM은 제5도에 전체적으로 도시된 일반 구조를 갖는다. 따라서 ROM은 매트릭스 배열로 다수의 메모리 셀로 이루어진 셀 어레이(4)와 각각 셀 어레이(4)에서 행 및 열을 선택하는 행 디코더(6)와 열 디코더(7)를 갖는다. 신호는 행 디코더(6)와 열 디코더(7)를 통해 어드레스 버퍼(5)로부터 전송된다. 어드레스 버퍼(5)로부터의 상기 신호는 외부로부터의 어드레스 신호 Ax로부터 유도된다. 셀 어레이(4)로부터의 데이터는 출력 버퍼(9)로 전송되도록 감지 증폭기(8)에 의해 열 디코더(7)를 통해 증폭된다. 출력 신호 DOUT는 출력 버퍼(9)로부터 외부로 출력된다.
(셀 어레이 장치 : 제3도)
본 발명의 ROM의 셀 어레이 부분의 장치는 제3도를 참조하여 설명된다. 반면, 제3도는 워드 라인의 연장 방향으로 반복되는 단지 유니트 구조의 한 부분을 도시한다. 제3도에서 워드 라인의 수는 편의를 위해서 4로 하고, 8 이상도 설명한다.
각 메모리 셀 블록(1)에서, 메모리 셀은 매트릭스 구성으로 배열된다. 각 메모리 셀은 n채널 MOS 트랜지스터로 구성된다. 각 MOS 트랜지스터의 임계값은 프로그래밍된 데이터의 함수로서 높은 임계 전압 또는 낮은 임계 전압으로 선택적으로 조정되거나 프로그래밍된다. 상기 MOS 트랜지스터의 게이트 전극은 세로 방향으로, 도면에서 수평 방향으로 연장된 워드 라인 W1내지 W4이며, 각 행의 MOS 트랜지스터에 의해 공유한다. 각 셀의 MOS 트랜지스터의 소스 및 드레인 영역중 하나는 비트 라인 B12, B21, B22또는 B31인 반면, 소스 또는 드레인 영역의 다른 하나는 열 라인 C11, C12, C2l또는 C22이다. 상기 비트 및 열 라인은 세로 방향으로, 워드라인 W1내지 W4과 수직 방향으로 연장된다. 상기 비트 및 열 라인은 워드 라인의 연장부를 따라 놓인 MOS 트랜지스터에 의해 공유한다. 따라서 비트 라인 B12, B21, B22및 B31과 열 라인 C11, C12, C21및 C22은, 워드 라인과 열 라인이 교대로 배열되면서, 비트 라인 B12에 열 라인 C11이 이어지고, 다시 비트라인 B21이 이어지는 방식으로 워드 라인의 연장부의 라인을 따라 교대로 배열된다.
메모리 셀 블록(1)의 한 단부에는, 주 비트 라인 B1, B2및 B3에 비트 라인 B12, B21, B22및 B31을 교대로 접속시키는 제2 선택 수단으로서 MOS 트랜지스터 T1, T2, T3및 T4가 제공된다. 즉, 비트 라인 B12은 MOS 트랜지스터 T1를 통해 주 비트 라인 B1에 접속되고, 비트 라인 B21은 MOS 트랜지스터 T2를 통해 주 비트 라인 B2에 접속되며, 비트 라인 B22은 MOS 트랜지스터 T3를 통해 주 비트 라인 B2에 접속되며, 비트 라인 B31은 MOS 트랜지스터 T4를 통해 비트 라인 B3에 접속된다. 따라서 각각의 주 비트 라인은 제2 선택 수단으로서 MOS 트랜지스터에 의해 하나의 쌍으로 이루어진 비트 라인에 전기적으로 접속된다. MOS 트랜지스터 T1및 T3의 각각은 선택라인으로 그의 게이트 전극을 갖는 반면, MOS 트랜지스터 T2및 T4의 각각은 선택 라인 WBS으로 그 게이트 전극을 갖는다. 선택 라인과 선택 라인 WBS에 공급된 신호는 서로 반대 위상이다. 따라서, 선택 라인 WBS이 고 레벨일 때, 예로, 주 비트 라인 B2은 MOS 트랜지스터 T2를 통해 비트 라인 B21에 접속된다. 역으로, 선택 라인이 고 레벨일 때, 같은 주 비트 라인 B2은 MOS 트랜지스터 T3를 통해 비트 라인 B22에 접속된다. 다른 주 비트 라인에 대한 동작도 상기와 마찬가지이다.
메모리 셀 블록(1)의 다른 단부에는, 제3 선택 수단으로서 MOS 트랜지스터T5, T6, T7, T8및 T9가 제공된다. 상기 MOS 트랜지스터 T5, T6, T7, T8및 T9는 주 열 라인 C1및 C2을 열 라인 C11, C12, C21및 C22에 전기적으로 접속하는 스위치로서 사용된다. 따라서 주 열 라인 C1은 MOS 트랜지스터 T6에 의해 열 라인 C11에 접속되는 반면, MOS 트랜지스터 T7에 의해 열 라인 C12에 접속된다. 주 열 라인 C2은 MOS 트랜지스터 T8에 의해 열 라인 C21에 접속되는 반면, MOS 트랜지스터 T9에 의해 열 라인 C22에 접속된다. 나머지 주 열 라인에 대해서도 마찬가지의 전기 접속이 이루어진다. 제3 선택 수단으로 기능하는 MOS 트랜지스터 중, MOS 트랜지스터 T6및 T8각각은 선택 라인으로 그 게이트 전극을 갖는 반면, MOS 트랜지스터 T5, T7및 T9의 각각은 선택 라인 WCS으로 그 게이트 전극을 갖는다. 선택 라인에 공급된 신호는 선택 라인 WCS에 공급된 신호에 대해 반대 위상이다. 따라서, 선택 라인이 고 레벨일 때, MOS 트랜지스터 T6및 T8는 턴온되어, 주 열 라인 C1은 열 라인 C11에 전기적으로 접속되며, 동시에 주 열 라인 C2은 열 라인 C21에 전기적으로 접속된다. 역으로, 선택 라인 WCS이 고 레벨일 때, MOS 트랜지스터 T7및 T9은 턴온되어, 주 열 라인 C1은 열 라인 C12에 전기적으로 접속되고, 동시에 주 열 라인 C2은 주 열 라인 C22에 전기적으로 접속된다.
주 비트 라인 B1, B2및 B3과 주 열 라인 C1및 C2은 선택 라인에 공급된 신호의 함수로서 비트 라인 또는 열 라인에 접속되고, 워드 라인 방향과 수직 방향으로 메모리 셀 블록(1)양단에 연장된다. 주 비트 라인 B1, B2및 B3과 주 열 라인 C1및 C2양단에는 부하트랜지스터 T18내지 T22로 구성된 부하 회로(3)가 접속된다. 상기 부하 트랜지스터 T18내지 T22는 각각 주 비트 라인 B1내지 B3과 주 열 라인 C1및 C2접속된다. 소스 전압 Vcc은 관련된 부하 트랜지스터 T18, T19, T20, T21및 T22를 통해 상기 주 비트 라인 B1내지 B3과 주 열 라인 C1및 C2에 공급된다. 부하 트랜지스터 T18, T19, T20, T21및 T22의 게이트 전극은 공통으로 접속되고 임피던스 제어 신호ψ1가 공급된다.
부하 회로(3)에 대향하는 메모리 셀 블록(1)의 한 측에는, 제1 선택 수단으로서 열 선택 회로(2)가 제공된다. 상기 열 선택 회로(2)는 열 디코더로부터의 신호 Y1및 Y2에 따라 그룹별로(group by group) 메모리 셀 블록의 소정의 행을 선택한다. 즉, 주 열 라인이 신호 Y1및 Y2에 의해 선택되는 동안, 선택된 주 열 라인이 접속할 열 라인을 결정하는 제3 선택 수단으로서 MOS 트랜지스터 T5, T6, T7, T8또는 T9의 동작이다. 또한, 본 실시예에 따른 두 개의 주 비트 라인 중 주 비트 라인이 신호 Y1및 Y2에 의해 선택되는 동안, 선택된 주 비트 라인이 접속할 열 라인을 결정하는 제2 선택 수단으로서 MOS 트랜지스터 T1내지 T4의 동작이다. 본 실시예의 열 선택 회로(2)에 의해, 주 열 라인은 신호 Y1및 Y2에 의해 주로 선택되고, 동시에 주 열 라인과 관련된 주 비트 라인이 선택된다. 그러나, 주 비트 라인 또한 신호 Y1및 Y2에 의해 선택될 수 있다. 본 실시예에 따르면, 각 그룹은 두 개의 열 라인과 세 개의 비트 라인으로 구성된다. 단지 신호 Y1이 고 레벨로 설정되어 신호 Y1와 연관된 열이 선택되면, 제2 및 제3 선택 수단은 아직 동작하지 않아도, 선택될 가능성이 있는 셀 또는 열은 열 라인 C11및 C12의 양측 상의 셀이어서, 단지 그룹 내에 있는 셀만이 판독될 수 있다. 그룹 내에 있는 비트 및 열 라인의 교번적인 선택은 제2 및 제3 선택 수단에 의해 수행된다.
열 선택 회로(2)에 대한 보다 특별한 구조는 이하 설명된다. 주 비트 라인 B1은 MOS 트랜지스터 T10와 도시되지 않은 또다른 MOS 트랜지스터에 의해 데이터 버스에 접속된다. 주 비트 라인 B2은 MOS 트랜지스터 T13및 T14에 의해 데이터 버스 라인에 접속되는 반면, 주 비트 라인 B3은 MOS 트랜지스터 T17와 도시되지 않은 또다른 MOS 트랜지스터에 의해 데이터 버스 라인에 접속된다. 주 열 라인 C1은 MOS 트랜지스터 T11및 T12에 의해 접지 라인에 접속된 반면, 주 열 라인 C2은 MOS 트랜지스터 T15와 T16에 의해 접지 라인에 접속된다. MOS 트랜지스터 T10및 T11의 게이트는 AND 회로(21)의 출력 단자에 접속되며, MOS 트랜지스터 T12및 T13의 게이트는 AND 회로(22)의 출력 단자에 접속되며, MOS 트랜지스터 T14및 T15의 게이트는 AND회로(23)의 출력 단자에 접속되며, MOS 트랜지스터 T16 및 T17의 게이트는 AND 회로(24)의 출력 단자에 접속된다. 상기 AND 회로(21 내지 24)는 두 입력 중 하나로 신호 Y1또는 Y2가 입력되는 2-입력 게이트이다. AND 회로(21)에는 신호 Y1및 선택 라인및신호의 논리곱이 입릭된다. AND 회로(22)에는 신호 Y1및 선택 라인 WBS 및 WCS 신호의 논리합이 입력된다. AND 회로(23)에는 신호 Y2및 선택 라인및신호의 논리곱이 입력된다. AND 회로(24)에는 신호 Y2및 선택 라인 WBS 및 WCS 신호의 논리합이 입력된다. 따라서 단지 선택 라인 WBS 및 WCS 신호 둘 다 고 레벨일 때만 AND 회로(21, 23)의 출력이 고 레벨이고, 그렇지 않으면 AND 회로(22, 24)의 출력이 고 레벨이다.
(판독 동작 설명 : 제3도 및 제4도)
제3도에 도시된 본 실시예의 판독 전용 메모리의 판독 동작을 제4도를 참조로 설명한다.
제4도를 참조하면, 신호 ψ1는 저(L)레벨에서 고(H) 레벨로 처음에 변하며, 부하 회로(3)의 부하트랜지스터 T18, T19, T20, T21및 T22의 임피던스는 소정 레벨이고, 비-선택된 상태의 주 비트 라인 B1, B2및 B3과 주 열 라인 C1및 C2은 소스전압 Vcc의 측으로 상승된다.
동작은 제1 행의 메모리 트랜지스터 M1내지 M7가 순차적으로 판독되는 경우에 대해 설명될 것이다. 워드 라인 W1상의 전위는 L 레벨에서 H 레벨로 상승된다. 이것은 제1 행의 워드 라인 W1을 선택한다. 나머지 워드 라인 W2내지 W4의 전위는 그대로 또는 L 레벨로 변하여, 비-선택된 상태로 설정된다. 반면에, 단지 신호 Y1만이 열 디코더로부터의 신호에 응답하여 L 레벨에서 H 레벨로 상승되고, 신호 Y2등의 나머지 신호는 L 레벨로 유지된다. 따라서, 신호 Y1가 공급된 AND 회로(21 및 22)만이 인에이블되는 반면, 나머지 AND 회로(23 및 24)와 같은 회로는 비작동된다. 신호 Y1의 상승에 따라, 신호는 제2 및 제3 선택 수단을 동작시키게끔 선택 라인 WBS 및 WCS 상에 공급된다. 먼저 선택 라인 WBS 이 L 레벨로 설정되는 반면, 선택 라인 WCS 또한 L 레벨로 설정된다. 따라서 선택 라인및은 둘 다 H 레벨로 설정된다. 그 결과, 선택 라인및의 논리곱이 입력되는 단지 AND 회로(21)의 출력만이 ''H 레벨로 되는 반면, 나머지 AND 회로(22 내지 24)의 출력은 L 레벨이 된다.
AND 회로(21)가 H 레벨임에 따라, MOS 트랜지스터 T10및 T11는 턴온되는 반면, 나머지 AND 회로(21 내지 24)에 의해 구동된 MOS 트랜지스터 T12내지 T17는 오프 상태로 남는다. 상기 방식에서, 주 비트 라인 B1이 MOS 트랜지스터 T10에 의해 데이터 버스에 전기적으로 접속됨에 따라 MOS 트랜지스터 T10및 T11가 턴온된다. 동시에, 주 열 C1은 가상 접지 라인으로 기능하는 MOS 트랜지스터 T11에 의해 접지 라인에 전기적으로 접속된다. 따라서 주 열 라인 C1이 접지 라인에 접속됨에 따라, 주 열 라인 C1에서의 전위는 낮아진다.
동시에, 선택 라인및둘 다 H 레벨이므로, 제2 선택 수단의 MOS 트랜지스터 T1및 T3는 턴온되고 제3 선택 수단으로서의 MOS 트랜지스터 T6및 T8는 턴온된다. 제2 및 제3 선택 수단의 나머지 MOS 트랜지스터 T2, T4, T5, T7및 T9는 오프 상대로 남는다. 단지 주 비트 라인 B1및 주 열 C1만이 상술된 바와 같이 작동되므로, 주 비트 라인 B1은 MOS 트랜지스터 T1에 의해 비트 라인 B12에 교대로 접속되는 반면, 주 열 라인 C1은 MOS 트랜지스터 T6에 의해 열 라인 C11에 교대로 접속된다. 워드 라인 중, 단지 워드 라인 W1만이 온 상태이다. 단지 메모리 트랜지스터 M1는 상기 단계에서 선택되어 왔다.
선택된 메모리 트랜지스터 M1가 선택적인 불순물 이온 주입법에 의해 프로그래밍함으로써 높은 임계 전압을 가질 때, 메모리 트랜지스터 M1는 비트 라인 B12에서의 전위가 저하되면서 턴온되지 않는다. 메모리 트랜지스터 M1가 낮은 임계 전압을 가질 때, 워드 라인 W1에서의 전위는 주 비트 라인 B1에서의 전위가 저하되면서 전위 워드 라인 W1으로부터 턴온된다. 그 결과, 주 비트 라인 B1에서의 전위는, 데이터 버스 라인에서의 전위가 낮아짐에 따라 낮아진다. 데이터 버스 라인에서의 전위는 메모리 트랜지스터 M1의 임계 전압에 의해 변하며, 출력 신호 DOUT는 감지 증폭기에 의해 데이터 버스 라인 상에서 변하는 전위를 검출 및 증폭시킴에 의해 얻어질 수 있다.
트랜지스터 M1의 데이터가 판독된 후, 선택 라인 WBS은 L 레벨에서 H'' 레벨로 변한다. 신호 Y1로 선택된 AND 회로(21)의 출력은 낮아지며, 역으로, AND 회로(22)의 출력은 높아진다. 그 결과, MOS 트랜지스터 T10는 턴오프되고 주 비트 라인 B1은 데이터 버스 라인으로부터 전기적으로 절연된다. 주 열 라인 C1은 접지 라인에 MOS 트랜지스터 T11를 통해 접속되는 대신에 MOS 트랜지스터 T12의 수단에 의해 접지 라인에 전기적으로 접속된다. MOS 트랜지스터 T13는 턴온되고 주 비트 라인 B2은 MOS 트랜지스터 T13에 의해 데이터 버스 라인에 전기적으로 접속된다. 선택 라인 WCS은 L 레벨로 유지되므로, 주 열 라인 C1은 MOS 트랜지스터 T6에 의해 열 라인 C11에 접속된다. 선택 라인 WBS은 L 레벨에서 H 레벨로 스위칭되므로, MOS 트랜지스터 T2는 턴온되는 반면, MOS 트랜지스터 T3는 오프로 남는다. 따라서 주 비트 라인 B2은 교대로 MOS 트랜지스터 T2에 의해 비트 라인 B21에 접속된다. 상기 방식으로 선택된 비트 라인 B21및 열 라인 C11에 의해, 같은 워드 라인 W1에 속하는 행의 메모리 트랜지스터 M2가 선택되어진다. 비트 라인 B21은 메모리 트랜지스터 M1와 마찬가지로 프로그래밍된 데이터에 따라 변하며 상기 변화는 주 비트 라인 B2을 통해 데이터 버스 라인 상에서 증명된다.
다음 주기동안, 메모리 트랜지스터 M3를 선택하도록, 선택 라인 WCS에서의 전위는 L 레벨에서 H 레벨로 스위칭된다. 주 비트 라인 C1에 접속된 MOS 트랜지스터 T6는 턴오프되는 반면, MOS 트랜지스터 T7는 H 레벨로 남아있는 AND 회로(22)의 출력과 더불어 턴온된다. 그 결과, 주 열 라인 C1에 전기적으로 접속된 열 라인은 열 라인 C11에서 열 라인 C12으로 변하여, 메모리 트랜지스터 M3가 선택된다. 비트 라인 B21은 메모리 트랜지스터 M1와 마찬가지로 프로그래밍된 데이터에 따라 변하며, 상기 변화는 주 비트 라인 B2을 통해 데이터 버스 라인 상에서 증명된다.
다음 주기동안, 선택 라인 WBS 에서의 전위는 H 레벨에서 L 레벨로 낮아진다. 그 결과, MOS 트랜지스터 T2는 턴오프되는 반면, MOS 트랜지스터 T3는 턴온된다. 주 비트 라인 B2에 전기적으로 접속된 비트 라인은 비트 라인 B22에 스위칭된다. 주 열 라인 C1은 이미 접지되고 MOS 트랜지스터 T7에 의해 열 라인 C12에 전기적으로 접속되어, 열 라인 C12과 비트 라인 B22사이에 삽입된 메모리 트랜지스터 M4는 마찬가지로 선택되고, 데이터는 주 비트 라인 B2에 의해 데이터 버스 라인으로 판독된다.
메모리 트랜지스터 M4의 데이터 판독 후, 신호 Y1는 상승하는 반면, 신호 Y2는 제4도에 도시된 바와 같이 떨어져서 제1 선택 수단으로서의 열 선택 회로(2)는 다음 그룹이 선택된다. ''L 레벨로 설정된 선택 라인에서의 전위에 따라, 신호 라인 WBS 및 WCS에서의 전위는 H 레벨로 되어, AND 회로(23)의 출력은 H 레벨이 된다. 동시에, 나머지 AND 회로(21, 22 및 24)의 출력은 L 레벨로 된다. H 레벨에서의 AND 회로(23)의 출력에 따르면, MOS 트랜지스터 T14및 T15는 턴온되고, 그 결과 주 비트 라인 B2및 주 열 라인 C2이 선택된다. 신호 라인에서의 전위가 H 레벨이므로, MOS 트랜지스터 T3또한 선택되어, 주 신호 라인 B2은 MOS 트랜지스터 T3에 의해 비트 라인 B22에 접속된다. 반면에, 신호 라인에서의 전위는 H 레벨이므로, MOS 트랜지스터 T8는 턴온되어, 열 라인 C21은 주 열 라인 C2에 전기적으로 접속된다. 사용중인 열 라인 C21및 비트 라인 B22에 따라, 메모리 트랜지스터 M5가 선택된다.
그리고 나서, 단지 H 레벨로 남는 신호 Y2에 따라, 선택 라인 WBS 및 WCS에서의 전위가 순차적으로 변하며, 같은 방식으로 신호 Y1가 H 레벨일 때, 메모리 트랜지스터 M6, M7등은 순차적으로 선택된다. 신호 Y2의 주기 종결 후, 그룹-선택 신호 Y3, Y4, ...가 순차적으로 진행되며, 마지막 열에 도달할 때, 워드 라인 W1에서의 전위는 낮아지는 반면, 워드 라인 W2에서의 전위는 높아진다. 마찬가지로, 메모리 트랜지스터는 데이터 버스 라인으로 데이터를 순차적으로 판독하도록 선택된다.
(분할 메모리 구조 : 제6도)
본 실시예의 ROM은 제6도에 도시된 바와 같이 메모리 셀 블록으로 분할될 수 있다. 8 워드 라인을 이용하였지만, 제3도의 ROM과 기본적 차이는 없다.
제6도에 도시된 ROM 은 워드 라인의 연장 방향과 직각 방향으로 n개의 셀 블록 MB1, MB2,.... MBn을 갖는다. 각 셀 블록 MB1, MB2,... , MBn은 대안의 열 라인 및 비트 라인으로서 상시로 이용된 다수의 라인과, 매트릭스 구성으로 배열된 다수의 메모리 트랜지스터를 갖는다. 따라서 제2 제어 수단으로서 선택 라인 WBS·X1내지 WBS·Xn,내지에 의해 제어되는 MOS 트랜지스터가 제공되며, 제3 제어 수단으로 선택 라인 WCS·X1내지 WCS·Xn,내지에 의해 제어되는 MOS 트랜지스터가 제공된다. 따라서 메모리 셀 블록으로 나누어진 메모리 장치에 따르면, 셀 블록 MB1, MB2, ... MBn에서, 도시되지 않은 열 및 비트 라인은 워드 라인의 연장 방향과 수직 방향으로 길이가 짧아진다. 이것은 고속 동작을 행할 수 있도록 저항 또는 기생 용량의 값을 줄이는 반면, 비트 라인 및 열 라인이 확산 영역으로서 형성될 때 장점을 제공한다.
상술한 n개의 셀 블록 MB1, MB2,... , MBn에 의해, 비트 라인 B0내지 Bm은 공통으로 제공되고, 비트 라인이 형성된 것과 같은 방향으로 형성된다. n개의 셀 블록 MB1, MB2,... , MBn에 의해, 주 열 라인 C1내지 Cm이 제공되고 주 비트 라인과 평행하게 배열된다. 주 비트 라인 B0내지 Bm 및 주 열 라인 C1내지 Cm은 워드라인의 연장 방향으로 번갈아 배열된다.
부하 회로(30)는 셀 블록 MB1의 연장 방향과 수직 방향으로 셀 블록 MB1의 단부에 제공된다. 상기 부하 회로(30)에는 부하 회로(30)를 구성하는 MOS 트랜지스터의 임피던스를 제어하는 신호ψ1가 공급된다. 상기 신호 ψ1외에, 신호 ψ2또한 다음에 기술된 실시예에서와 같이 제공될 수 있다. 따라서 셀 블록 MB1, MB2, MBn 각각에 공통으로 사용된 주 비트 라인 B0내지 Bm과 주 열 라인 C1내지 Cm에 의해, 부하 회로(30)는 메모리 장치의 고 집적화와 메모리 셀에 의해 점유된 영역의 축소라는 점에서 셀 블록의 단부에 배열될 수 있다.
열 선택 회로(20)는 워드 라인의 연장 방향과 수직 방향으로 셀 블록 MBn의 단부에 제공된다. 열 디코더로부터의 열 선택 신호 Y1내지 Ym뿐 아니라 제어 신호 WBS, WCS는 열 선택 회로(20)에 공급된다. 상기 신호에 의해;주 열 라인 및 주 비트 라인 각각은 상술된 판독 동작을 수행하도록 그룹으로서 선택된다. 따라서 셀 블록 MB1, MB2,... , MBm에서 공통으로 사용된 주 비트 라인 B0내지 Bm과 주 열 라인 C1내지 Cm에 의해, 열 선택 회로(20)는 메모리 장치의 고 집적화가 메모리 셀에 의해 점유된 영역 축소를 실현시키도록, 부하 회로(30)의 경우에서와 같이 전체적으로 셀 블록의 단부에 배열될 수 있다.
(전극층이 단일 폴리실리콘층인 경우의 레이아웃 : 제7도)
제7도를 참조하면 전극층이 단일 실리콘층으로 형성된 경우에 대한 레이아웃이 설명된다. 한편 제5도의 레이아웃은 설명을 간략히 하기 위한 부분도이다. 사실 상, 레이아웃은 X 및 Y 방향으로 도시된 패턴의 연속적인 반복이다.
제7도에 도시된 바와 같이, 점선으로 된 영역으로 도시된 복수의 폴리실리콘층은 X 방향으로 연강하는 실리콘 기판(41) 상에 형성된다. 상기 레이아웃에서, Y 방향으로 배열된 한 쌍의 접촉 홀(42, 42) 사이의 영역은 선택 라인및, 8워드 라인 W1내지 W8및 선택 라인및 WCS·Xn이 폴리실리콘층에 의해 각각 형성된 밴드 또는 줄무늬로서 형성된 하나의 셀 유니트를 나타낸다. 상기 라인은 서로 설정된 거리만큼 떨어져 있고 이온 주입은 채널 스톱 영역을 형성하도록 자기 정렬된 방식(self-aligned manner)으로 실행된다.
비트 라인 B11, B12, B21및 B22과 열 라인 C1, C2, C11및 C12의 패턴은 도면에서 실선으로 도시된 바와 같이 세로 방향으로서 Y 방향으로 형성된다. 상기 비트 라인 B11, B12, B21및 B22과 열 라인 C1, C2, C11및 C12은 줄무늬 패턴이고 두꺼운 산화막(LOCOS)의 밑바닥에 형성된다. 두꺼운 산화막은 도면에는 도시되지 않는다. 상기 비트 라인 B11, B12, B21및 B22과 열 라인 C1, C2, C11및 C12은 실리콘 기판(41)의 표면 상에 두꺼운 산화막의 아래 측에 형성된 불순물 확산 영역에 의해 형성된 되고 나서 메모리 트랜지스터의 소스 및 드레인 영역으로서 사용된다. 상기 비트 라인 B11, B12, B21및 B22과 열 라인 C1, C2, C11및 C12은 제2 및 제3 선택 수단으로 기능하는 메모리 트랜지스터와 MOS 트랜지스터가 같은 채널 방향으로 될 수 있도록 셀 블록에서 특성 단자 위치를 갖는다.
즉, 열 라인 C1, C11은 선택 라인 WCS·Xn 의 하부까지 워드 라인 W1의 하단부로부터 형성되는 반면, 제3 선택 수단의 단부(47)는 선택 라인 WCS·Xn의 하단부에 미치지 않는다. 따라서 접촉 홀(42)의 주변은 열 라인 C1및 C11상의 연장된 위치로 연장될 수 있다. 열 라인 C2및 C12은 선택 라인 WCS·Xn의 하단부에 워드 라인 W1의 하단부로부터 연장하는 영역에 형성된다. 주 열 라인 C0및 C1과 더불어 접촉홀(42)로부터 연장하는 불순물 확산 영역은 비트 라인의 연장 라인 상에서 Y방향으로 연장되며 선택 라인위의 접촉 홀(42)로부터 연장하는 단자 포인트(48)를 갖는다. 접촉 홀(42)로부터 연장하는 선택 라인 WCS·Xn의 하단부에 있는 불순물 확산 영역과 열 라인 C2및 C12사이의 영역(49) 내로, 제7도의 점선으로 도시된 마스크 패턴(43)을 사용함으로써 채널 형성 금지 불순물이 주입된다. 따라서 열 라인 C1및 C11을 위한 선택 트랜지스터는 선택 라인에 형성된 MOS 트랜지스터임에 반해, 열 라인 C2및 C12을 위한 선택 트랜지스터는 선택 라인 WCS·Xn에 형성된 MOS 트랜지스터이다. 선택 라인및 WCS·Xn에 형성된 상기 MOS 트랜지스터의 채널 방향은 메모리 트랜지스터의 채널 방향과 같으므로, 채널 스톱 영역은 보다 높은 정도의 메모리 장치의 집적화를 얻거나 메모리 셀에 의해 점유된 영역을 축소시키기 위한 워드 라인 W1내지 W8의 경우와 같은 자기 정렬 방식으로 쉽게 형성될 수 있다.
비트 라인 또한 선택 트랜지스터의 채널 방향이 X 방향으로 되도록 형성된다. 따라서 비트 라인 B12및 B22은 선택 라인 WBS·Xn의 하단부인 한 워드 라인 W8의 하단부로부터 형성되는 반면, 제2 선택 수단의 단자 단부(45)는 선택 라인의 하단부에 다다르지 않는다. 따라서 접촉 홀(42)의 주면 부분은 비트 라인 B12및 B22의 연장 라인 상에서 연장될 수 있다. 반면에, 비트 라인 B11및 B21이 선택 라인 WBS·Xn의 하단부인 한 워드 라인 W8의 하단부로부터 연장하는 범위에 형성되어, 접촉 홀(42)을 향한 선택 라인이 선택 MOS 트랜지스터의 게이트로서 사용될 수 있다. 주 비트 라인 B1, B2에 접속하는 접촉 홀(42)로부터 연장된 불순물 확산 영역과 비트 라인 B11, B12사이의 영역(60)은 마스크 패턴(43)의 사용과 더불어 채널 스톱 영역으로서 형성된다. 불순물 확산 영역은 열 라인 C2및 C12의 연장 라인 상에서 Y 방향으로 연장되고 두 개의 선택 라인및 WCS·Xn 양단에 놓인 그의 단자 부분(46)을 갖는다. 따라서 주 비트 라인 B1및 B2은 비트 라인에 교대로 접속되어, 상기 주 비트 라인은 선택 라인을 통해 비트 라인 B11 및 B12에 접속되는 반면, 선택라인 WBS·Xn을 통해 비트 라인 B12및 B22에 접속된다. 열 라인에서, 채널 방향은 워드 라인 W1내지 W8의 방향과 같으며, 그것은 메모리 셀에 의해 점유된 영역 축소에 유리하다.
마스크 패턴(43)은 각 메모리 트랜지스터에서 채널 형성을 금하도록 레이아웃된 프로그래밍된 이은 주입용 마스크(44)로서 동시에 사용될 수 있다. 이것은 동작 처리를 더욱 간단히 하고, 턴어라운드 타임(TAT)을 축소시킨다.
주 비트 라인 B1및 B2은 Y 방향으로 언장된 알루미늄 배선층이다. 주 열 라인 C0및 C1또한 마찬가지로 Y 방향으로 연장된 알루미늄 배선층이다. 상기 주 비트 라인 B1및 B2과 주 열 라인 C0및 C1은 줄무늬 패턴으로 되었고 접촉 홀(42)의 영역에서 실리콘 기판(41)의 표면 상에 형성된 불순물 확산 영역에 접속하도록 서로 평행하게 연장된다. 본 실시예의 판독 전용 메모리에 의해, 주 비트 라인 B1및 B2을 위한 접촉 홀(42)과 주 열 라인 C0및 C1을 위한 접촉 홀(42)은 셀 블록의 Y 방향으로 엇물린 관계로 형성된다. 따라서 접촉 홀(42)은 X 방향에서 서로 인접하지 않으며, 그것은 회로 집적화를 위해 유리하다.
(전극층이 두 폴리실리콘층으로 형성된 경우의 레이아웃 : 제8도)
제8도를 참조하면, 전극층이 두 개의 폴리실리콘층으로 형성된 경우에 대한 레이아웃이 설명된다. 한편, 제8도에 도시된 레이아웃은 제7도의 경우에서와 같이 Y 및 X 방향으로 도시된 패턴의 연속적인 반복이다.
상기 두 개의 폴리실리콘층을 갖는 본 실시예의 ROM은 제8도에 도시된 바와 같이 줄무늬 패턴으로 되어 있고, 제1 폴리실리콘 전극층과 제2 폴리실리콘 전극층은 X 방향으로 실리콘 기판(51) 상에 형성된다. 선택 라인 WBS·Xn, WCS·Xn 및 WCS·Xn+1과 워드 라인 W2, W4, W6및 W8은 제1 폴리실리콘층으로부터 형성되는 반면, 선택라인과 워드라인 W1, W3, W5및 W7은 제2 폴리실리콘층으로부터 형성된다. 선택 라인으로 기능하는 제1 및 제2폴리실리콘층 사이의 수평 거리는 얇은 내층 절연막에 의해서만 형성되어, 폴리실리콘층은 서로 겹친 Y 방향의 단자부분이 좁아진 사이의 간격으로 배열된다. 워드라인 W1내지 W8은 두 개의 폴리실리콘층에 대한 재질의 장점을 취함으로써 Y 방향에서 좁아진 간격으로 배열된다. 트랜지스터 프로그래밍을 위한 주입은 마스크패턴(541 및 542)을 이용하여 상기 워드 라인 W1내지 W8에 대해 실행된다. 상기 이온 주입은 영역 축소에 효과적인 자기 정렬로 실행될 수 있다. 워드 라인의 정렬은 다음에 설명된다. 선택 라인 은 두 개의 층 구조 대신에 나란히 배열된 단일 폴리실리콘층으로 형성될 수 있다는 점을 알아야 한다.
각각의 셀 블록은 Y 방향으로 보았을 때 접촉 홀(52, 52) 사이에서 한정된 영역에 배열된다. 두 개의 폴리실리콘층이 전술한 바와 같이 이용되기 때문에, Y방향에 따른 셀 블록 폭은 단일층 구성의 경우에서 보다 짧다.
셀 블록에서, 비트 라인 B11, B12, B21및 B22와 열 라인이 세로 방향으로서의 Y 방향에 대해 서로 평행한 줄무늬 패턴으로 형성된다. 이들 비트 라인 B11, B12, B21및 B22와 열 라인 C1, C2, C11및 C12의 패턴은 두꺼운 산화막(LOCOS)의 하측 단부에 형성된 블순물 확산 영역에 의해 형성된다. 상기 두꺼운 산화막은 도면에 도시되어 있지 않다. 비트 라인 B11, B12, B21및 B22와 열 라인 C1, C2, C11및 C12는 메모리 트랜지스터의 소스 및 드레인 영역으로서 작용한다. 이들 비트 라인 B11, B12, B21및 B22와 열 라인 C1, C2, C11및 C12의 메모리 트랜지스터의 채널 방향은 제2 및 제3 선택 수단으로서 작용하는 MOS 트랜지스터의 채널 방향과 동일하다.
열 라인 C1, C2, C11및 C12은 워드 라인 W1의 하측 단부에서 시작되는 패턴에 의해 형성된다. 열 라인 C1과 C11의 단자 단부(57)는 선택 라인의 하측 단부로 뻗어있지만, 열 라인 C2및 C12는 선택 라인 WCS·Xn의 하측 단부로 뻗어있다. 접촉 홀(52)을 연결하는 불순물 확산 영역은 MOS 트랜지스터의 한 소스-드레인 영역으로서 작용하기 위해 비트 라인 언장 라인 상에서 Y 방향으로 선택 라인 위에 뻗어 있다. 그러므로, 열 라인 C1, C11의 선택 트랜지스터는 선택 라인상에 형성된 MOS 트랜지스터이며, 반면에, 열 라인 C2및 C12의 선택 트랜지스터는 선택 라인 WCS·Xn간 상에 형성된 MOS 트랜지스터이다. 이들 선택 트랜지스터를 성형하기 위해, 채널 성형을 금기시키기 위한 이온 주입이 마스크 패턴(531, 532)을 이용하여 영역(591, 592) 내로 수행된다. 이들 마스크 패턴은 제1 및 제2 폴리실리콘층의 하부를 위한 프로그래밍에 사용될 때와 동일한 공정에 의해 형성된다. 이들 선택 라인 WCS·Xn 및각각에서 형성된 MOS 트랜지스터의 채널 방향이 메모리 트랜지스터의 채널 방향과 동일하기 때문에, 메모리 장치의 그 집적이나 셀이 차지하는 영역의 축소에서의 뚜렷한 장점을 가지면서, 워드 라인 W1내지 W8의 경우에서처럼 자기 정렬 방식으로 쉽게 형성될 수 있다.
비트 라인 B11, B12, B22및 B21의 패턴은 워드 라인 W8의 하측 단부에서 시작되지만. 비트 라인 B12및 B22의 단자 단부는 선택 라인 WBS·Xn의 하측 단부에 있으며. 비트 라인 B11및 B21은 선택 라인 WBS·Xn의 하측 단부까지 형성된다. 이와같은 패턴에서, X 방향으로 채널 방향을 가진 MOS 트랜지스터가 점유 영역을 축소시키기 위해 유익한 방식으로 각 선택 라인 WBS·Xn 및에 형성된다. 그러므로, 비트 라인 측에서, 불순물 확산 영역과 ; 비트 라인 B12, B22사이의 영역(611, 612)이 프로그래밍 중에 사용되는 마스크 패턴(531, 532)을 이용하여 채널 스톱 영역으로서 형성될 수도 있다.
주 비트 라인 B1및 B2와 주 열 라인 C0및 C1은 도면에서 Y 방향으로 뻗은 알루미늄 배선층이다. 주 비트 라인 B1및 B2와 주 열 라인 C0및 C1은 회로 크기를 축소시키기 위해 유익한 방식으로, 서로 평행하게 이어져 있는 줄무늬 패턴으로서 형성된다. 이들 주 비트 라인 B1및 B2와 주 열 라인 C0및 C1은 접촉 홀(52) 근처의 실리콘 기판(41)의 표면 상에 형성된 불순물 확산 영역에 연결된다. 본 실시예의 판독 전용 메모리 장치에서, 주 비트 라인 B1및 B2와 주 열 라인 C0및 C1을 위한 접촉 홀(52)은 셀 블록의 Y 방향으로 엇물린 관계로 형성되며, 그래서, 접촉 구멍(52)이 회로 집적에 장점을 갖고 X 방향으로 인접한 관계로 배열되지 않는다.
(셀 구조 : 제9도 내지 제13도)
메모리 셀의 구조는 제9도 내지 제13도를 참조하여 설명된다.
제9도는 두 폴리실리콘층 구조를 가진 본 실시예의 ROM의 셀을 도시하는 평면도이다. 빗금친 영역은 P형 반도체 기판(101)의 표면에 형성된 두꺼운 산화막을 나타낸다. 이들 산화막은 각각 줄무늬 패턴으로 되어 있으며, 서로에 대해 평행한 Y 방향으로 뻗어 있다. 소스-드레인 영역(107)은 두꺼운 산화막(102) 아래에 정렬 방식으로 형성된다. 제1 전극층으로서의 제1 폴리실리콘층(103)과 제2 전극층으로서의 제2 폴리실리콘층(104)은 두꺼운 산화막(102)과 직각으로 이어진 X방향으로 뻗은 평행 줄무늬 패턴으로서 형성된다. 제1 폴리실리콘층(103)은 평행 줄무늬 패턴으로 형성되며, 인접한 패턴 사이의 폭 11의 간격을 갖고 있다. 제2 폴리실리콘층(104)은 제1 층(103)의 에지 위에 놓이도록 형성되며, Y 방향으로 제2 층(104)의 에지는 제1 층(103)의 에지와 중복된다. 그러므로 메모리 트랜지스터는 판독 전용 메모리 장치의 고집적도를 실현하기 위해 그 사이의 어떤 틈도 없이 Y 방향으로 나란한(side-by-side) 관계로 형성된다. 거의 사각형인 패턴 (105)은 제1 폴리실리콘층(103)의 하부로 이온을 주입하는 프로그램 마스크의 윈도우를 나타내며, 거의 사각형인 패턴(106)은 제2 폴리실리콘층(104)의 하부로 이온을 주입하는 프로그램 마스크의 윈도우를 나타낸다. 이들 패턴(105, 106)은 Y 방향으로 층(103, 104)보다 폭이 더 큰 개구를 갖고 있으며, X 방향으로 한 쌍의 두꺼운 산화막(102, 102)을 연결한다. 패턴(105)으로 이온을 주입하는 동안, 한 쌍의 두꺼운 산화막(102, 102)은 레지스트 마스크와 함께 마스크의 일부로서 작용한다. Y방향으로의 초과 부분은 마스크 시프팅의 문제에 대처하도록 제1 폴리실리콘층과의 정렬 에칭에 의해 에칭될 수도 있다. 패턴(106)으로 이온을 주입하는 동안에, 한 쌍의 두꺼운 산화막(102, 102)과 제1 폴리실리콘층(103)은 마스크 시프팅 문제에 대처하도록, 레지스트 마스크와 함께 마스크로서 작용한다. 그러므로, 증가된 회로 집적에도 불구하고 포지티브 프로그래밍이 실현될 수 있다.
제10도 및 제11도는 X 방향에서의 단면도이다. 제10도는 표면 상에서 서로 이격된 두꺼운 산화막(102, 102)이 p형 실리콘 기판의 표면에 형성되어 있는 제2 폴리실리콘층에서의 단면도이다. 산화막 아래의 실리콘 기판(101)의 표면 상에는 정렬 방식으로 n+형 불순물 영역(107)이 형성된다. 이 n+형 불순물 영역(107)은 메모리 트랜지스터의 소스-드레인 영역으로서 작용한다. 두꺼운 산화막(102, 102) 사이에 끼어 있는 기판 표면 영역은 홈(109)을 형성하기 위해 에칭에 의해 오목하게 된다. 홈(109)의 바닥 및 측면에는 산화막(102)보다 두께가 얇은 게이트 산화막(108)이 형성된다. 제2 폴리실리콘층(104)은 게이트 산화막(108)과 두꺼운 산화막(102) 위에서 및 인접 메모리 트랜지스터의 게이트 산화막(108) 위에서 힁단면으로 보았을 때 연속적으로 형성되어 있다. 이 폴리실리콘층(104)은 한 쌍의 두꺼운 산화막(102, 102) 사이에서 한정된 영역에 게이트 산화막(108)에 인접하여 형성되며. 이들 두꺼운 산화막(102, 102)에시 n+형 불순물 영역(107)으로부터 충분히 절연되어 있다. X 방향으로 취한 제9도의 단면도인 제11도는 제1 폴리실리콘층(103)에서 취해졌다. 제11도의 단면도에서, 두꺼운 산화막(102)은 실리콘 기판(101) 상에 절연된 관계로 형성되며, n+형 영역(107)은 산화막 아래에 정렬 방식으로 형성된다. 그러므로, n+형 불순물 영역(107)은 메모리 트랜지스터의 소스-드레인 영역으로서 작용한다. 그러나, 실리콘 기판(101)은 산화막(102) 사이의 영역에서 에칭되지 않으며, 게이트 산화막(108)은 기판 표면에 직접 형성된다. 제1 폴리실리콘층(103)은 기판 표면 상의 게이트 산화막(108) 위로부터 단면 방향으로 산화막(102) 상의 영역까지, 즉 인접 메모리 트랜지스터의 게이트 산화막(108) 위의 영역까지 연속적으로 뻗어 있다.
제12도 및 제13도는 Y 방향으로 취해진 제9도의 단면도이다. 제12도는 두꺼운 산화막(102)에서 취한 단면도이다. 선형의 n+형 불순물 영역 (107)을 따라 p형 실리콘 기판(101)의 표면에는 두꺼운 산화막(102)이 형성된다. 이 산화막(102) 위에는 제1 폴리실리콘층(103)과 제2 폴리실리콘층(104)이 교대로 형성된다. 제2 폴리실리콘층(104)의 에지는 제1 폴리실리콘층(103)의 에지와 중복되며, 층간 절연막(도시안됨)이 삽입되어 있다. 메모리 트랜지스터의 채널 형성 영역에서 취한 단면도인 제13도에서, 제2 폴리실리콘층용으로 실리콘 기판(101)의 영역이 에칭되며, 이렇게 해서 형성된 홈(109)에 제2 폴리실리콘층(104)이 형성되며, 게이트 산화막(108)이 삽입된다. 제1 폴리실리콘층(103)은 기판 표면에 형성된 게이트 산화막(108) 위에 형성된다. 폴리실리콘층(103, 104) 각각에 대해 메모리 트랜지스터가 형성된다. 그러므로, 기판 표면의 채널 형성 영역들은 단면 방향으로 서로 인접한 메모리 트랜지스터 사이에서 높이가 다르다. 이들 채널-형성 영역 내로, 제12도에 도시된 바와 같이, 불순물 영역(110, 111)을 형성하기 위해 p형 불순물이 선택적으로 도입된다. 이 불순물 영역(110, 111)이 형성되는 채널-형성 영역 내의 메모리 트랜지스터는 워드 라인 전위에 의해 선택될 때조차도 턴온되지 않으며, 그래서 소스-드레인 영역으로서 작용하는 한 쌍의 n+형 불순물 영역(107, 107)이 전기적으로 도전 상태로 남아 있지 않게 된다. 한편, p형 불순물 영역을 갖추지 않은 메모리 트랜지스터는 소스-드레인 영역으로서 작용하는 한 쌍의 n+형 불순물 영역(107, 107)을 통해 전기적도전 상태로 유지된다. 그래서 동작에서의 이와 같은 차이에 근거하여 프로그래밍된 데이터가 판독될 수 있다.
본 실시예의 전술한 판독 전용 메모리 장치에서, 소스-드레인 영역으로서 작용하는 p형 불순물 영역(107)은 ROM 용량을 증가시키기 위해 고집적도를 가능하게 하도록 두꺼운 산화막(102) 아래에 형성된다. 메모리 셀 구조가 NOR 형태로 되어 있기 때문에, 메모리 트랜지스터는 공통 소스와 공통 드레인 사이에 나란히 배열된다. 그러므로, 메모리 셀 구동 용량이 트랜지스터의 수에 따라 변화되며, 충분한 구동 용량과 함께 명확하고 빠른 판독이 가능하게 될 수 있다. 또한, 본 실시예의 판독 전용 메모리 장치에서, 전극층은 두 폴리실리콘층(103, 104)에 의해 형성되고, 제2 폴리실리콘층(104)은 거기에 평헹한 제1 폴리실리콘층(103) 사이에서 한정된 영역에 형성되며, 그래서 고집적에 유용한 방식으로 두꺼운 산화막(102)의 세로 방향을 따라 간격없이 메모리 트랜지스터가 배열될 수 있다. 특히, 제1 폴리실리콘층(103)의 하부 단부와 제2 폴리실리콘층(104)의 하부 단부 사이의 스텝 차이가 존재함으로써 프로그래밍이 더욱 확실하게 수행될 수 있다.
(소스-드레인 영역 형성 프로세스 : 제14a도 내지 제14 c도)
제14a도 내지 14c도를 참조하여, 두꺼운 산화막(124) 아래의 소스-드레인 영역으로서 작용하는 p형 불순물 영역(123)을 형성하는 방법을 설명한다.
먼저, 실리콘 질화막으로 형성된 산화 저항성층(121)이 패드 산화막을 이용하여 p형 기판(120)에 형성된다. 산화 거항성층(121) 위에는 레지스트층(122)이 인가된다. 이 레지스트층(122)은 두꺼운 산화막의 형성을 위한 패턴에 노출되어 현상된다. 이 패턴은 메모리 셀 어레이 영역에 형성된 밴드 모양 개구의 평행 어레이로 이루어져 있다. 이렇게 패턴화된 레지스트층(122)을 이용하여, 예를들어 RIE 방법으로 산화 저항성막(121)이 패턴화된다. 다음에, 제14a도에 도시된 바와 같이, 비소 이온과 같은 n형 불순물이 레지스트층(122)과 산화 저항성막(121)을 마스크로 이용하여 고농도로 주입된다. 이와 같은 이온 주입에 의해, 평행한 줄무늬 패턴을 가진 n형 불순물 영역(123)이 실리콘 기판(120)의 표면에 형성된다. 이들 n형 불순물 영역 (123)은 통상적인 필드 산화막의 하부에서 채널 스톱 영역을 형성할 때와 동일한 방식으로 형성된다.
레지스트층(122)은 예를 들어 애싱(ashing)에 의해 제거되며, 완전히 산화된다. 이와 같은 산화에 의해, 산화 저항성막(121)이 없는 영역, 즉 제14b도에 도시된 바와 같이, n형 불순물 영역(121)이 형성되는 영역의 표면에 형성된다. 이런 방식으로 산화 저항성막(121)을 마스크로서 이용하여 두꺼운 산화막(124)을 형성함으로써, n형 불순물 영역(123)과 정렬된 두꺼운 산화막(124)이 만들어질 수 있다.
다음에 산화 저항성막(121)이 제거되고, 산화 저항성막(121)이 형성되었던 영역이 제14c도에 도시된 바와 같이 게이트 산화막(125)을 형성하도록 산화된다. 이 게이트 산화막(125)는 산화막(124)보다 얇은 두께를 갖고 있다.
다음에 전극 형성과 프로그래밍을 위한 불순물 주입이 수행된다.
(프로그램 및 전극층 형성 프로세스 : 제15a도 내지 제15c도)
제15a도 내지 제15c도를 참조하여, 전극층 형성 공정 및 프로그래밍을 위한 선택적 이온 주입 공정을 설명한다.
제15a도를 참조하면, 실리콘 기판(130)의 게이트 산화막(131)의 하부로 불순물 이온이 선택적으로 주입된다. 마스크(132)는 이온 주입에 이용되며, 마스크(132)에 형성된 개구(134)로 노출된 기판 표면 부분에 불순물이 주입된다. 주입되는 이온은 예를 들어 붕소와 같은 p형 불순물이 될 수도 있으며, 마스크(132)에 있는 개구(134)는 메모리 트랜지스터를 위한 채널-형성 영역보다 더 넓다. 이것은 전술한 바와 같이 두꺼운 산화막이 마스크의 일부로서 작용하기 때문이다. 또한 제 1 폴리실리콘층 외부의 기판 표면 영역이 에칭되기 때문에, 이후 설명되게 되는 바와 같이, 어떤 문제점도 야기하지 않고 넓은 영역에 걸쳐 이온 주입이 수행될 수 있다. 이 마스크(132)는 예를 들어 레지스트층으로 형성된다. 이런 방식으로 불순물이 주입되는 영역(133)이 고 임계 전압을 가진 트랜지스터의 채널-형성 영역이 된다.
다음에 마스크(132)는 제거되고, 게이트 산화막(131)의 전체 표면에 제1 폴리실리콘층(135)이 형성된다. 이 폴리실리콘층(135)은 도면에 직각 방향으로 뻗은 평행한 줄무늬로서 형성된다. 제1 폴리실리콘층(135)을 패턴닝한 후에, 제1 폴리실리콘층(135) 사이의 영역에 있는 게이트 산화막(131)이 제거되고, 그래서 노출된 실리콘 기판(130)의 일부가 제1 폴리실리콘층(135)과 정렬하여 홈(136)을 형성하기 위해 위로부터 에칭된다. 이 에칭을 하는 동안에, 전술한 바와 같이 넓은 폭으로 형성된 불순물 영역의 단부가 제거된다. 이렇게 해서 에칭된 불순물 영역(133)의 단부에서, 제1 폴리실리콘층(135)의 하부만이 프로그래밍되는 것이 보장될 수 있다.
제1 폴리실리콘층(135)과 정렬하여 홈(136)이 형성된 후에, 제15b도에 도시된 바와 같이, 불순물의 선택된 주입에 적합한 개구(138)를 가진 마스크(138)가 형성된다. 이 개구(138)는 제2 폴리실리콘층이 형성될 영역에 선택적으로 형성된 윈도우이며, 채널 영역이 형성될 제2 폴리실리콘층(136) 아래의 영역보다 더 큰 크기로 되어 있다. 이것은 이전에 형성된 제1 폴리실리콘층(135)과 두꺼운 산화막이 마스크의 일부로서 작용하기 때문이다. 이와 같은 정렬 프로그래밍에 의해, 회로 집적도가 상승될 때조차도 층분한 데이터 기록이 보장될 수 있다. 이 마스크(137)를 이용하여, 붕소와 같은 p형 불순물이 홈(136) 내로 선택적 이온 주입으로 주입된다. 영역(133)과 비슷하게, 이런 방식으로 불순물이 주입된 영역(139)이 고 임계 전압을 나타내는 트랜지스터 채널을 형성하기 위한 영역으로서 사용된다.
다음에, 마스크(137)는 제거되고, 층간 산화막과 게이트 산화막(140)이 열적 산화에 의해 형성된다. 층간 산화막은 제1 폴리실리콘층(135)의 표면을 덮고 있다. 게이트 산화막(140)은 홈(136)의 측벽과 바닥면을 산화시킴으로써 형성된다. 층간 산화막과 게이트 산화막(140)의 형성 후에, CVD 방법으로 전체 표면에 제2 폴리실리콘층(141)이 형성된다. 이 제2 폴리실리콘층(141)은 홈(136)의 측벽과 바닥면을 따라 헝성된다. 전체 표면 상에 제2 폴리실리콘층(141)을 형성한 후에, 제2 폴리실리콘층(141)은 패터닝 처리를 받는다. 제2 폴리실리콘층(141)의 에지가 층간 산화막의 삽입으로 제1 폴리실리콘층(135)의 에지와 중복되도록 줄무늬 형태의 제2 폴리실리콘층(141)이 제1 폴리실리콘층(135) 사이에서 한정된 홈(136) 위에 놓이도록 제2 폴리실리콘층(141)이 평행한 줄무늬로 형성되는 방식으로 패턴닝이 수행된다. 제2 폴리실리콘층(141)을 형성한 후에, 층간 절연막으로서 실리콘 산화막(예 : PSG)이 형성된다. 실리콘 산화막(142)의 정상부에는 제15c도에 도시된 바와 같은 원하는 패턴에 따러 알루미늄 배선층(143)이 형성된다. 이 알루미늄 배선층(143)은 두꺼운 산화막 아래의 n+형 불순물 영역에 접속된 주 비트 라인 또는 주 열 라인으로서 작용한다. 판독 전용 메모리 장치를 완료하기 위해 통상적인 공정에 따라 패시베이션막이 형성될 수도 있다.
판독 전용 메모리를 제조하기 위한 전술한 방법에서, 소스-드레인 영역으로서 작용하는 불순물 영역(123)이 두꺼운 산화막(124) 아래에 형성되기 때문에, 프로그래밍을 위한 불순물이 폴리실리콘층과 정렬하여 도입될 때조차도 소스-드레인영역은 영향을 받지 않는다. 2개의 폴리실리콘층이 형성되고, 홈(136)이 제1 폴리실리콘층(136)과 정렬하여 형성되기 때문에, 프로그래밍을 위한 불순물을 유도하기 위한 마스크(l32)의 개구(134, 138)가 더 넓은 크기로 될 수 있으며, 그래서 마스크 오정합에 성공적으로 대처될 수 있다. 얇은 층간 산화막의 삽입으로 서로 충분히 접근하여 나란한 관계로 제1 폴리실리콘층(135)과 제2 폴리실리콘층(141)을 배열함으로써 고밀도 메모리 셀 배열이 보장될 수 있다.
제2 폴리실리콘층 아래의 홈은 프로그램 마스크 정합 문제가 해결될 수 있다면 절대 필요한 것은 아니다. 전극층은 반드시 폴리실리콘층이 될 필요는 없으며, 내화성 금속 실리사이드나 폴리실리사이드 또는 내화성 금속층으로 대치될 수도 있다. 절연막 물질도 반드시 산화막이 될 필요는 없으며, 산화막과 질화막의 조합이 될 수도 있다.
(열 선택 회로의 레이아웃 : 제19도)
제19도는 열 선택 회로의 일부의 레이아웃을 도시하고 있다. 이도면에서, 많은 점으로 표시된 영역은 폴리실리콘층을 나타내고, 열 디코더로부터의 신호Y0 내지 Y6가 공급되는 신호 라인(71)을 나타낸다. 이들 신호 라인은 Y 방향으로 대역으로서 연장되어 있으며, X 방향으로 간격 12로 배열되어 있다. 주 비트 라인과 주 열 라인이 두 비트 라인과 두 열 라인으로 각각 분할되어 있기 때문에 간격 12는 메모리 셀 핏치의 2배와 일치한다.
주 열 라인 C1, C2및 C3와 주 비트 라인 B1, B2및 B3는 제19도에 빗줄친 라인으로 표시된 바와 같이 밴드형 패턴으로 Y 방향으로 교대로 형성된다. 이들 주 열 라인 C1내지 C3와 주 비트 라인 B1내지 B3는 알루미늄 배선층으로 형성된다.
실리콘 기판(70) 상에는 확산 영역에 의해 형성된 접지 라인(72)이 형성된다. 이 접지 라인(72)은 주 비트 라인 B1내지 B3아래에 Y 방향으로 뻗어 있으며, 선택 트랜지스터TC의 소스-드레인 영역이 되는 연장된 영역(73)을 갖고 있다. 즉, 선택 트랜지스터 Tc는 신호 라인(71)에 의해 형성된 게이트 전극과 영역(74)에 의해 형성된 다른 드레인-소스 영역을 갖고 있다. 이 영역은 기판 상에 형성된 접촉 홀(75)을 통해 주 열 라인 C1, C2및 C3에 연결된다. 그러므로, 영역(74, 73)은 신호 라인(71)의 전위에 의해 전기적으로도전 상태로 되며, 주 열 라인 C1, C2및 C3의 전위는 접지 전위로 선택적으로 설정된다. 한 연장된 영역(73)은 2개의 선택 트랜지스터 Tc의 공통 소스-드레인이 되게 된다. 한 접촉 홀(75)의 하부 영역(74)은 2개의 선택 트랜지스터의 공통 소스-드레인이 된다. 그 결과 회로 집적도가 개선된다.
A 배선층으로 형성된 데이터 버스 라인(76)은 X 방향으로 뻗은 패턴으로 형성된다. 이 데이터 버스 라인(76)은 접촉 홀(79)을 통해 확산 영역(78)에 전기적으로 접속된다. 이 확산 영역(78)은 확산 영역(79) 반대쪽에 있으며 신호 라인(71)이 삽입되어 있다. 이들 확산 영역(78, 79)은 그 게이트 전극으로서 신호 라인(71)을 가진 선택 트랜지스터 Ts의 소스-드레인 영역으로서 작용한다. 각각의 확산 영역(79)은 접촉 홀(80)을 이용하여 주 비트 라인 B1, B2및 B3에 전기적으로 접속된다. 그래서, 주 비트 라인 B1, B2및 B3에 나타나는 전위 또는 데이터는 선택된 신호 라인(71)의 열만이 데이터 버스 라인(76)에 전기적으로 접속되고, 관련 감지 증폭기에 의한 증폭 후에 출력되도록 되어 있다.
[제2 실시예]
본 실시예는 특히 열 선택 회로의 회로 구성에서 제1 실시예의 ROM에서 변형된 것이다. 다른 회로 구성은 제1 실시예와 같기 때문에. 이후에 단지 제16도를 참조로 열 선택 회로의 구성만을 설명한다.
열 선택 회로(2a)는 메모리 셀 블록(1)의 주 비트 라인 B1내지 B3나 또는 주 열 라인에 선택적으로 데이터 버스 라인 및 접지 라인을 전기적으로 접속하기 위해 이용되며, 신호 Y1및 Y2를 근거로 하여 제어된다.
본 실시예의 열 선택 회로(2a)의 주 열 라인 C1및 C2은 신호 Y1및 Y2를 근거로 하여 직접 제어된다. 즉, 주 열 라인 C1은 그 게이트에 신호 Y1이 공급되는 MOS 트랜지스터 T35를 이용하여 접지 라인에 접속된다. 주 열 라인 C2는 그 게이트에 신호 Y2가 공급되는 MOS 트랜지스터 T38를 이용하여 접지 라인에 접속된다.
신호 Y1및 Y2에 의해 제어되는 주 비트 라인 B1, B2및 B3은 동일한 그룹내의 선택된 비트 라인에 따라 선택될 필요가 있다. 이 목적을 위해, 선택 라인 WBS, WCS,및의 신호에 근거하여 작동하는 MOS 트랜지스터가 제공된다. 그래서, 주 비트 라인 B1은 직렬로 접속된 MOS 트랜지스터 T34및 T30을 이용하여 데이터 버스 라인에 전기적으로 접속된다. 주 비트 라인 B2는 직렬 접속된 MOS 트랜지스터 T36및 T32를 포함하는 제1 채널과, 직렬 접속된 MOS 트랜지스터 T37및 T31을 포함하는 제2 채널에 의해 데이터 버스 라인에 접속되게 된다. 주 비트 라인 B3은 직렬 접속된 MOS 트랜지스터 T33및 T39를 이용하여 데이터 버스 라인에 전기적으로 접속된다. 비록 주 비트 라인 B1및 B3가 2개의 채널을 갖고 있을 수도 있지만 간략성을 위해 도시하지 않는다. MOS 트렌지스터 T30, T31는 선택 라인및의 신호의 논리곱에 의해 턴온되며, MOS 트랜지스터 T32, T33는 선택 라인 WBS 및 WCS의 신호의 논리합에 의해 턴온된다. 그러므로 MOS 트랜지스터 T30, T32는 동시에 턴온되지 않으며, MOS 트랜지스터 T31, T33는 동시에 턴온되지 않는다. 그래서, 신호 Y1및 Y2에 의해 한 그룹이 선택되었을 때, 주 비트 라인 B1내지 B3는 교대로 선택되며, 한 셀로부터 데이터를 판독하기 위해 비트 및 열 라인의 선택 동작이 수행된다.
본 실시예의 열 선택 회로(2a)에서, 트랜지스터의 수는 제1 실시예의 열 선택 회로(2)와 비교하여 뚜렷하게 축소되며, 그래서 열 선택 회로(2a)가 차지하는 영역에서의 축소가 쉽게 실현될 수 있다.
[제3 실시예]
본 실시예는 부하 회로 및 열 선택 회로의 회로 구성에서 제1 실시예의 ROM에서 변형된 것이다. 다른 회로 구성은 제1 실시예와 동일하기 때문에, 단지 상이한 회로 부분만을 제17도 및 제18도를 참조하여 설명한다.
제17도에 도시된 바와 같이, 본 실시예의 ROM 은 제1 실시예와 비슷한 메모리 셀 블록(1)을 갖고 있다. 이 메모리 셀 블록(1)은 워드 라인 방향에 직각인 방향으로 뻗은 주 열 라인 C1및 C2와 주 비트 라인 B1, B2및 B3를 갖고 있다. 제1 실시예의 경우에서처럼, 이들 주 비트 라인과 주 열 라인으로부터 2개의 비트 라인과 2개의 열 라인이 분할된다.
비트 라인의 연장 방향으로 메모리 셀 블록의 단자 단부에 부하 회로(3a)가 제공된다. 이 부하 회로(3a)는 주 비트 라인 B1내지 B3와 주 열 라인 C1및 C2에 소정의 임피던스를 제공하는 MOS 트랜지스터 T40, T42, T44, T46및 T48뿐만 아니라 사전 충전 MOS 트랜지스터 T41, T43, T45, T47및 T49를 갖고 있다. MOS 트랜지스터 T40, T42, T44, T46및 T48의 한 소스-드레인 영역은 전원 라인에 접속되며, 나머지 소스-드레인 영역은 주 비트 라인 또는 주 열 라인에 접속된다. 이들 MOS 트랜지스터 T40, T42, T44, T46및 T48의 게이트에는 신호 ψ1이 공급된다. MOS 트랜지스터 T41, T43, T45, T47및 T49의 한 소스-드레인 영역은 주 비트 라인이나 주 열 라인에 접속되며, 그 나머지 소스-드레인 영역은 전원 라인에 접속된다. 이들 MOS 트랜지스터 T41, T43, T45, T47및 T49의 게이트에는 신호가 공급된다. 이 신호는 후술 되는 바와 같이, 선택된 메모리 트랜지스더가 스위칭될 때 H 레벨로 상승한다. 선충전은 상기 신호가 H 레벨로 상승할 때 행해진다.
비트 라인의 연장 방향으로 메모리 셀 블록(1)의 다른 단자 단부에는 열 선택 회로(2b)가 제공된다. 제1 실시예의 열 선택 회로(2)와 그 구성이 비슷한 열선택 회로(2b)에서, 스위치로서 작용하는 MOS트랜지스터 T50, T51, T52및 T53는 MOS 트랜지스터 T11, T12, T15및 T16과 접지 라인 사이에 형성된다. 각각의 MOS 트랜지스터 T50, T51, T52및 T53은 신호 ψ2가 공급되는 게이트를 갖고 있으며, 신호 ψ2가 H레벨 또는 L 레벨에 있을 때 각각 턴온 또는 턴오프된다. 턴오프된 MOS 트랜지스터 T50, T51, T52및 T53에서는 유효한 사전 충전을 가능하게 하기 위해 접지 레벨로부터 주 열 라인 C1및 C2가 분리된다.
이제 제18도를 참조하여, 제3 실시예의 ROM 의 동작이 간략하게 설명되게 된다. 본 실시예의 동작은 사전 충전 동작과 조합된 제1 실시예의 동작이기 때문에 사전 충전의 동작이 간략하게 설명된다.
주어진 사이클의 개시부에서, 신호는 L 레벨로부터 H 레벨로 상승하며, 그 결과로서, 부하 회로 (3a)의 MOS 트랜지스터 T41, T43, T45, T47및 T49가 턴온된다. 한편, 신호 ψ2의 하강부에서, 열 선택 회로(2b)의 MOS 트랜지스터 T50, T51, T52및 T53가 턴오프되고, 그 결과로서 주 열 라인 C1및 C2와 주 비트 라인 B1내지 B3의 전위가 소스 전압 Vcc의 레벨로 상승된다.
이와 같은 사전 충전 후, 메모리 셀 블록(1)의 메모리 트랜지스터의 구동 개시 전에, 신호및 ψ2가 각각 L 레벨과 H 레벨로 된다. 그래서 MOS 트랜지스터 T41, T43, T45, T47및 T49가 턴오프되고, MOS 트랜지스터 T50, T51, T52및 T53은 턴온된다. 이것은 데이터가 판독될 수 있도록 하며 판독 동작은 제1 실시예와 비슷하게 수행된다.
제3 실시예의 전술한 ROM에서, 주 비트 라인 및 주 열 라인의 사전 충전에 의해 고속 데이터 판독이 가능하게 될 수 있다.
비록 2개의 비트 라인과 2개의 열 라인이 전술한 실시예에서, 각각의 주 비트 라인과 주 열 라인과 각각 관련되어 있지만, 본 발명은 그것에 제한되지 않으며, 다른 여러 가지 번형에 적응될 수 있다.

Claims (13)

  1. 프로그래밍된 데이터를 저장한 후, 필요할 때마다 저장된 데이터를 판독하기 위한 판독 전용 메모리 장치로서, 프로그래밍된 데이터에 따라 고 임계 전압 또는 저 임계 전압으로 선택적으로 설정될 수 있는 MIS 트랜지스터를 포함하며 매트릭스 구성으로 배열된 다수의 메모리 셀과,
    상기 셀의 각 행에 공통적으로 사용되며 상기 MIS 트랜지스터의 게이트로서 작용하는 다수의 워드 라인과,
    상기 MIS 트랜지스터의 소스나 또는 드레인 중 하나로서 작용하고 상기 메모리 셀의 인접한 열에 한 열에 의해 데이터 판독에 공통적으로 이용되며, 상기 워드라인에 거의 직각으로 배열된 다수의 비트 라인과,
    상기 메모리 셀의 인접한 열 중 나미지 열에 의해 공통적으로 이용되고, 상기 셀의 열의 상기 MIS 트랜지스터의 소스나 므레인 중 나머지 하나로서 작용하며, 상기 MIS트랜지스터의 상기 저 임계 전압보다는 높고 상기 고 임계 전압보다는 낮은 전위차가 상기 워드 라인에서의 전압에 대한 선택에 응용되며, 상기 비트 라인에 평행하고 상기 비트 라인과 교대로 상기 비트 라인 사이에 배열되어 있는 다수의 열 라인과,
    상기 다수의 비트 라인과 상기 다수의 열 라인으로 각각 구성된 그룹을 선택하기 위한 제1 선택 수단과,
    각 그룹에서 상기 비트 라인을 선택하기 위한 제2 선택 수단과,
    각 그룹에서 상기 열 라인을 선택하기 위한 제3 선택 수단을 포함하는, 판독 전용 메모리 장치.
  2. 제1 항에 있어서, 상기 제2 및 제3 선택 수단은 MIS 트랜지스터를 포함하는 판독 전용 메모리 장치.
  3. 제2 항에 있어서,
    상기 비트 라인과 상기 열 라인은 기판 상에 줄무늬 패턴(striped pattern)으로 형성되고,
    상기 줄무늬 패턴의 세로 방향에 거의 직각 방향은 상기 제2 및 제3 선택 수단을 구성하는 상기 M1S 트랜지스터의 채널 방향인 판독 전용 메모리 장치.
  4. 제1 항 또는 제3 항에 있어서, 상기 제2 선택 수단은, 그 사이에 상기 메모리 셀 어레이를 두고 상기 제3 선택 수단과 마주하게 배열된 판독 전용 메모리 장치.
  5. 제1항에 있어서,
    상기 매트릭스 구성의 상기 메모리 셀은 상기 비트 라인을 따라 블록으로 분할되고,
    상기 제1 선택 수단은 각 블록에 공통적으로 이용되는 판독 전용 메모리 장치.
  6. 제1 항에 있어서, 각 비트 라인과 각 열 라인의 단말 단부(terminal ends)에 부하 회로가 배열된 판독 전용 메모리 장치.
  7. 제6 항에 있어서,
    상기 매트릭스 구성의 상기 메모리 셀은 상기 비트 라인을 따라 블록으로 분할되고,
    상기 부하 회로는 각 블록에 의해 공통적으로 이용되는 판독 전용 메모리 장치.
  8. 제1도전형의 반도체 기판과,
    상기 제1도전형의 반도체 기판의 표면 상에 평행한 줄무늬로 형성된 증가된 막 두께의 다수의 제1 절연막과,
    상기 제1 절연막 아래의 상기 반도체 기판 상에 형성된 제2도전형의 불순물 영역과,
    상기 반도체 기판의 표면 상의 상기 제1 절연막들 사이에 형성되며, 상기 제1 절연막보다 얇은 막 두께를 가진 다수의 제2 절연막과,
    상기 제1 절연막 상의 상기 제1 절연막에 거의 직각 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성되며, 그 아래에 상기 기판 표면으로 불순물을 선택적으로 도입함으로써 프로그래밍이 이루어지는 다수의 전극층을 포함하는 판독 전용 메모리 장치.
  9. 제8 항에 있어서, 상기 전극층은, 상기 제1 절연막 상에 상기 제1 절연막에 거의 직각 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성된 제1 전극층과, 인접한 제1 전극층들 사이에 한정된. 영역 내의 상기 제2 절연막 상에 상기 제1 절연막에 거의 직각 방향으로 서로 평행하게 뻗은 줄무늬 패턴으로 형성된 제2 전극층을 포함하고, 상기 제1 및 제2 전극층 사이에는 층간 절연막이 형성된 판독 전용 메모리 장치.
  10. 제9 항에 있어서, 상기 제2 선극층 아래의 상기 기판 표면은 상기 제1 전극층 아래의 상기 기판 표면보다 더 깊은 판독 전용 메모리 장치.
  11. 제1도전형의 반도체 기판의 표면 상에 평행한 줄무늬 패턴을 가진 산화 저항성막을 형성하는 단계와,
    상기 산화 저항성막과 정렬된 기판 표면으로 제2도전형의 불순물을도입하는 단계와,
    상기 산화 저항성막을 마스크로서 이용하여 기판 표면을 산화하여, 큰 막 두께의 제1 산화막을 형성하는 단계와,
    상기 반도체 표면으로부터 상기 산화 저항성막을 제거하는 단계와.
    상기 기판 표면 상의 상기 제1 산화막 이외의 영역에 상기 제1 산화막보다 막 두께가 작은 제2 산화막을 형성하는 단계와,
    상기 제1 산화막에 거의 직각 방향으로 서로 평행하게 상기 제2 산화막 상에 뻗은 복수의 줄무늬 패턴으로 전극층을 형성하는 단계와.
    상기 전극층 아래의 기판 영역으로 제1도전형의 불순물을 선택적으로 도입(introducing)하는 단계를 포함하는, 판독 전용 메모리 장치 제조 방법.
  12. 제1도전형의 반도체 기판의 표면에 평행한 줄무늬 패턴을 가진 산화 저항성막을 형성하는 단계와,
    상기 산화 저항성막과 정렬된 기판 표면으로 제2도전형의 불순물을도입하는 단계와,
    마스크로서 상기 산화 저항성막을 이용하여 기판 표면을 산화하여 큰 막 두께의 제1 산화막을 형성하는 단계와,
    상기 반도체 표면으로부터 상기 산화 저항성막을 제거하는 단계와,
    상기 기판 표면 상의 상기 제1 산화막 이외의 영역에 상기 제1 산화막보다 막 두께가 작은 제2 산화막을 형성하는 단계와,
    상기 제1 산화막에 거의 직각 방향으로 서로 평행하게 상기 제2 산화막 상에 뻗어 있는 복수의 줄무늬 패턴으로 제1 전극층을 형성하는 단계와,
    상기 제1 전극층을 덮는 층간 절연막을 형성하는 단계와,
    상기 제1 전극층에 평행한 줄무늬 패턴으로 상기 제1 전극층들 사이의 상기 제2 산화막 상에 제2 전극층을 형성하는 단계와,
    상기 제1 전극층과 상기 제2 전극층 아래의 기판 영역으로 제1도전형의 불순물을 선택적으로 도입하는 단계를 포함하는, 판독 전용 메모리 제조 방법.
  13. 제1도전형의 반도체 기판의 표면에 평행한 줄무늬 패턴을 가진 산화 저항성막을 형성하는 단계와,
    상기 산화 저항성막과 정렬된 기판 표면으로 제2도전형의 불순물을도입하는 단계와,
    마스크로서 상기 산화 저항성막을 01용하여 기판 표면을 산화하여 큰 막 두께의 제1 산화막을 형성하는 단계와,
    상기 반도체 표면으로부터 상기 산화 저항성막을 제거하는 단계와,
    상기 기판 표면 상의 상기 제1 산화막 이외의 영역에 상기 제1 산화막보다 막 두께가 작은 제2 산화막을 형성하는 단계와,
    제1 전극층이 형성될 기판 표면 영역으로 제1도전형의 불순물을 선택적으로 도입하는 단계와,
    상기 제1 산화막에 거의 직각 방향으로 서로 평행하게 뻗은 복수의 줄무늬 패턴으로 상기 제2 산화막 상에 복수의 제1 전극층을 형성하는 단계와,
    상기 제1 전극층과 정렬된 상기 제2 산화막과 상기 기판을 에칭하는 단계와,
    상기 에칭된 기판의 표면 영역으로 제1도전형의 불순물을 선택적으로 도입하는 단계와,
    제2 산화막을 삽입하고, 상기 에칭된 기판 영역과 상기 제1 전극층 상에 상기 제1 전극층과 평행하게 뻗은 줄무늬 패턴으로 제2 전극층을 형성하는 단계를 포함하는, 판독 전용 메모리 장치 제조 방법.
KR1019900017270A 1989-10-27 1990-10-27 판독전용 메모리장치 및 그 제조방법 KR100223130B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-280162 1989-10-27
JP28016289A JP2565213B2 (ja) 1989-10-27 1989-10-27 読み出し専用メモリ装置

Publications (2)

Publication Number Publication Date
KR910008846A KR910008846A (ko) 1991-05-31
KR100223130B1 true KR100223130B1 (ko) 1999-10-15

Family

ID=17621176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900017270A KR100223130B1 (ko) 1989-10-27 1990-10-27 판독전용 메모리장치 및 그 제조방법

Country Status (5)

Country Link
US (3) US5202848A (ko)
EP (1) EP0424964B1 (ko)
JP (1) JP2565213B2 (ko)
KR (1) KR100223130B1 (ko)
DE (1) DE69024173T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180040479A (ko) * 2016-10-12 2018-04-20 페가수스 세미컨덕터(베이징) 씨오., 엘티디 필드 서브-비트라인 nor 플래쉬 어레이

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467300A (en) * 1990-06-14 1995-11-14 Creative Integrated Systems, Inc. Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
JP3104319B2 (ja) * 1991-08-29 2000-10-30 ソニー株式会社 不揮発性記憶装置
JPH05102436A (ja) * 1991-10-09 1993-04-23 Ricoh Co Ltd 半導体メモリ装置とその製造方法
JP2863661B2 (ja) * 1991-12-16 1999-03-03 株式会社東芝 読出専用メモリ
US5473560A (en) * 1992-06-29 1995-12-05 Oki Electric Industry Co., Ltd. Method of reading data and read-only memory circuit
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
GB9217743D0 (en) * 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
JP2845414B2 (ja) * 1992-09-18 1999-01-13 シャープ株式会社 半導体読み出し専用メモリ
US5377153A (en) * 1992-11-30 1994-12-27 Sgs-Thomson Microelectronics, Inc. Virtual ground read only memory circuit
JPH06318683A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体記憶装置及びその製造方法
US5453392A (en) * 1993-12-02 1995-09-26 United Microelectronics Corporation Process for forming flat-cell mask ROMS
US5427970A (en) * 1994-07-18 1995-06-27 United Microelectronics Corporation Method of making flash memory with high coupling ratio
JPH08124395A (ja) * 1994-10-25 1996-05-17 Nkk Corp メモリ装置
JP3160480B2 (ja) * 1994-11-10 2001-04-25 株式会社東芝 半導体記憶装置
GB2298739B (en) * 1995-03-07 1999-02-17 Hyundai Electronics Ind Method of making a mask ROM
US5621697A (en) * 1995-06-23 1997-04-15 Macronix International Co., Ltd. High density integrated circuit with bank select structure
TW297126B (en) * 1995-09-13 1997-02-01 Siemens Ag Arrangement of memory cells arranged in the form of a matrix
JPH09107076A (ja) * 1995-10-11 1997-04-22 Nec Corp 不揮発性半導体記憶装置
JP2751892B2 (ja) * 1995-10-11 1998-05-18 日本電気株式会社 半導体記憶装置
JP3537010B2 (ja) * 1995-11-28 2004-06-14 シャープ株式会社 半導体記憶装置
KR0172378B1 (ko) * 1995-12-30 1999-03-30 김광호 불휘발성 반도체 메모리소자
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置
JP3380107B2 (ja) * 1996-03-22 2003-02-24 シャープ株式会社 半導体記憶装置
JP2000124338A (ja) * 1998-10-16 2000-04-28 Sharp Corp 半導体記憶装置
US6269017B1 (en) 1999-03-04 2001-07-31 Macronix International Co., Ltd. Multi level mask ROM with single current path
JP3393600B2 (ja) * 1999-07-07 2003-04-07 シャープ株式会社 半導体記憶装置
US6175519B1 (en) 1999-07-22 2001-01-16 Macronix International Co., Ltd. Virtual ground EPROM structure
US6181604B1 (en) 1999-07-22 2001-01-30 Macronix International Co., Ltd. Method for fast programming of EPROMS and multi-level flash EPROMS
US6278649B1 (en) 2000-06-30 2001-08-21 Macronix International Co., Ltd. Bank selection structures for a memory array, including a flat cell ROM array
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
JP2003060064A (ja) * 2001-08-08 2003-02-28 Sharp Corp Ｍｏｓｆｅｔ、半導体装置及びその製造方法
DE10224956A1 (de) * 2002-06-05 2004-01-08 Infineon Technologies Ag Verfahren zur Einstellung der Einsatzspannung eines Feldeffekttansistors, Feldeffekttransistor sowie integrierte Schaltung
JP2005346755A (ja) * 2004-05-31 2005-12-15 Sharp Corp 半導体記憶装置
WO2008148091A1 (en) * 2007-05-25 2008-12-04 Marvell World Trade Ltd. Tree type bit line decoder architecture for nor-type memory array
JP2011014610A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 半導体記憶装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
US4027382A (en) * 1975-07-23 1977-06-07 Texas Instruments Incorporated Silicon gate CCD structure
US4151020A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated High density N-channel silicon gate read only memory
US4290184A (en) * 1978-03-20 1981-09-22 Texas Instruments Incorporated Method of making post-metal programmable MOS read only memory
US4385432A (en) * 1978-05-18 1983-05-31 Texas Instruments Incorporated Closely-spaced double level conductors for MOS read only
US4268950A (en) * 1978-06-05 1981-05-26 Texas Instruments Incorporated Post-metal ion implant programmable MOS read only memory
US4207616A (en) * 1978-11-29 1980-06-10 Teletype Corporation Logic array having improved speed characteristics
US4262297A (en) * 1978-12-19 1981-04-14 The General Electric Company Limited Semiconductor charge transfer device with multi-level polysilicon electrode and bus-line structure
US4288910A (en) * 1979-04-16 1981-09-15 Teletype Corporation Method of manufacturing a semiconductor device
US4281397A (en) * 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
US4264930A (en) * 1979-12-10 1981-04-28 International Business Machines Corporation Charge coupled device incorporating Laplacian thresholding with TDI array
US4356042A (en) * 1980-11-07 1982-10-26 Mostek Corporation Method for fabricating a semiconductor read only memory
JPS5819144A (ja) * 1981-07-24 1983-02-04 Hitachi Ltd 回転機の振動診断装置
JPS5827335A (ja) * 1981-08-11 1983-02-18 Fujitsu Ltd 半導体装置の製造方法
JPS58222562A (ja) * 1982-06-19 1983-12-24 Mitsubishi Electric Corp 半導体記憶装置
US4612580A (en) * 1984-09-14 1986-09-16 Rca Corporation TDM-input electrometer, as in a line transfer CCD imager, using a charge funnel
JPS62150600A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 記憶装置
JPS63102342A (ja) * 1986-10-20 1988-05-07 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JP2563803B2 (ja) * 1986-10-27 1996-12-18 セイコーエプソン株式会社 半導体記憶装置
JP2555103B2 (ja) * 1987-11-13 1996-11-20 株式会社日立製作所 半導体集積回路装置の製造方法
JP2511485B2 (ja) * 1988-01-12 1996-06-26 沖電気工業株式会社 半導体記憶装置
IT1217403B (it) * 1988-04-12 1990-03-22 Sgs Thomson Microelectronics Matrice di memoria a tovaglia con celle eprom sfalsate
FR2634318B1 (fr) * 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH0387063A (ja) * 1989-06-17 1991-04-11 Ricoh Co Ltd プレーナセル構造のメモリセルアレイ
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180040479A (ko) * 2016-10-12 2018-04-20 페가수스 세미컨덕터(베이징) 씨오., 엘티디 필드 서브-비트라인 nor 플래쉬 어레이
KR101871110B1 (ko) * 2016-10-12 2018-07-20 페가수스 세미컨덕터(베이징) 씨오., 엘티디 필드 서브-비트라인 nor 플래쉬 어레이

Also Published As

Publication number Publication date
US5401990A (en) 1995-03-28
JPH03142877A (ja) 1991-06-18
EP0424964A3 (en) 1992-11-19
DE69024173T2 (de) 1996-10-10
KR910008846A (ko) 1991-05-31
EP0424964A2 (en) 1991-05-02
US5202848A (en) 1993-04-13
US5278089A (en) 1994-01-11
JP2565213B2 (ja) 1996-12-18
EP0424964B1 (en) 1995-12-13
DE69024173D1 (de) 1996-01-25

Similar Documents

Publication Publication Date Title
KR100223130B1 (ko) 판독전용 메모리장치 및 그 제조방법
US5338953A (en) Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same
US6151248A (en) Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US5399891A (en) Floating gate or flash EPROM transistor array having contactless source and drain diffusions
US5427966A (en) Process for fabricating a semiconductor device having floating gate and control gate electrodes
US6239500B1 (en) Semiconductor device with common bit contact area
JPS6046554B2 (ja) 半導体記憶素子及び記憶回路
EP0880144B1 (en) Read only memory
US6765261B2 (en) Semiconductor device comprising a non-volatile memory
KR100364040B1 (ko) 반도체 기억 장치 및 그 제조 방법
US7671399B2 (en) Semiconductor storage device
KR20050085511A (ko) 메모리 어레이 구조 및 반도체 메모리 제조 방법
KR100206716B1 (ko) 노아형 마스크 롬
US6788562B2 (en) Semiconductor memory device and write/readout controlling method error correction code decoding device
JPH1140784A (ja) 不揮発性メモリ装置の製造方法
US6240021B1 (en) Nonvolatile semiconductor memory device improved in readout operation
KR0169510B1 (ko) 불휘발성 반도체 기억 장치 및 그의 제조 방법
KR19980055726A (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
JP2005209914A (ja) 不揮発性半導体記憶装置
US5101380A (en) Semiconductor memory device
US5349553A (en) Nonvolatile semiconductor memory device
US6071778A (en) Memory device with a memory cell array in triple well, and related manufacturing process
US6812531B1 (en) Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process
US6525368B1 (en) High density flash EEPROM array with source side injection
US5329483A (en) MOS semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030620

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee