JPH10134596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10134596A JPH10134596A JP8287848A JP28784896A JPH10134596A JP H10134596 A JPH10134596 A JP H10134596A JP 8287848 A JP8287848 A JP 8287848A JP 28784896 A JP28784896 A JP 28784896A JP H10134596 A JPH10134596 A JP H10134596A
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Abstract
(57)【要約】
【課題】 特定のビツト線のイコライズ、プリチャージ
用トランジスタが不良の場合でも比較的簡単な方法で救
済が可能な半導体記憶装置の実現を課題とする。 【解決手段】 複数対のビツト線対と複数のメモリセル
とワード線からなるメモリブロック１と、プリチャージ
手段Ｑ１〜Ｑ４と、センスアンプ４と、イコライズ手段
Ｑ５〜Ｑ１０とを具備する半導体記憶装置において、イ
コライズ手段Ｑ５〜Ｑ１０は複数対のビツト線対の電位
を相互にイコライズすることを特徴とする。
用トランジスタが不良の場合でも比較的簡単な方法で救
済が可能な半導体記憶装置の実現を課題とする。 【解決手段】 複数対のビツト線対と複数のメモリセル
とワード線からなるメモリブロック１と、プリチャージ
手段Ｑ１〜Ｑ４と、センスアンプ４と、イコライズ手段
Ｑ５〜Ｑ１０とを具備する半導体記憶装置において、イ
コライズ手段Ｑ５〜Ｑ１０は複数対のビツト線対の電位
を相互にイコライズすることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に半導体記憶装置における不良ビツト線の救済
方式に関する。
関し、特に半導体記憶装置における不良ビツト線の救済
方式に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、図４に全体の構成を示すように、メモリセルが
平面的にアレイ状に配列されているメモリブロック０〜
３（１１−１〜１１−４）と、このメモリブロック０〜
３（１１−１〜１１−４）のワード線を選択駆動するＲ
ｏｗデコーダを含めたワード線ドライバ０〜３（１２−
１〜１２−４）と、メモリブロック０〜３（１１−１〜
１１−４）のビツト線を選択駆動し、かつ全体を制御す
るＣｏｌｕｍｎデコーダを含めたＲＡＳ／ＣＡＳコント
ロール１３と、ビツト線に転送されたデータを増幅する
センスアンプ０、１（１４−１、１４−２）と、センス
アンプ０、１（１４−１、１４−２）をそれぞれ駆動す
るセンスアンプドライバ０、１（１５−１、１５−２）
と、例えば外部から与えられたＲｏｗ、Ｃｏｌｕｍｎア
ドレスによりＲＡＳ／ＣＡＳコントロール１３から選択
されたデータが一時転送されるサブデータバス０、１
と、その選択によってＩ／Ｏブロック１６へのデータ転
送を行うメインデータバスと、外部とのデータ転送を行
うＩ／Ｏブロック１６とを備えた構成になっている。
ry）は、図４に全体の構成を示すように、メモリセルが
平面的にアレイ状に配列されているメモリブロック０〜
３（１１−１〜１１−４）と、このメモリブロック０〜
３（１１−１〜１１−４）のワード線を選択駆動するＲ
ｏｗデコーダを含めたワード線ドライバ０〜３（１２−
１〜１２−４）と、メモリブロック０〜３（１１−１〜
１１−４）のビツト線を選択駆動し、かつ全体を制御す
るＣｏｌｕｍｎデコーダを含めたＲＡＳ／ＣＡＳコント
ロール１３と、ビツト線に転送されたデータを増幅する
センスアンプ０、１（１４−１、１４−２）と、センス
アンプ０、１（１４−１、１４−２）をそれぞれ駆動す
るセンスアンプドライバ０、１（１５−１、１５−２）
と、例えば外部から与えられたＲｏｗ、Ｃｏｌｕｍｎア
ドレスによりＲＡＳ／ＣＡＳコントロール１３から選択
されたデータが一時転送されるサブデータバス０、１
と、その選択によってＩ／Ｏブロック１６へのデータ転
送を行うメインデータバスと、外部とのデータ転送を行
うＩ／Ｏブロック１６とを備えた構成になっている。
【０００３】ところで、メモリブロックを構成するメモ
リセルは、記憶素子数が少ない図６に示すような１トラ
ンジスタ／１キャパシタ型のセルが一般的に用いられて
いる。すなわち、電荷を記憶する容量Ｃとその電荷を転
送するＭＯＳトランジスタＱのみによって成り立ってい
る構成である。このメモリセルはビツト線ＢＬ（正ビツ
ト線）に接続されているものと、反転信号ビツト線ＢＬ
Ｂ（負ビツト線）に接続されているものとが一対を成し
ておりワード線ＷＬによって常にどれか１つが選択され
る。
リセルは、記憶素子数が少ない図６に示すような１トラ
ンジスタ／１キャパシタ型のセルが一般的に用いられて
いる。すなわち、電荷を記憶する容量Ｃとその電荷を転
送するＭＯＳトランジスタＱのみによって成り立ってい
る構成である。このメモリセルはビツト線ＢＬ（正ビツ
ト線）に接続されているものと、反転信号ビツト線ＢＬ
Ｂ（負ビツト線）に接続されているものとが一対を成し
ておりワード線ＷＬによって常にどれか１つが選択され
る。
【０００４】また、この各メモリセルのＭＯＳトランジ
スタＱのゲート電極は、行（ＲＯＷ）単位で共通のワー
ド線ＷＬに接続されている。構造的には、ワード線ＷＬ
が各メモリセルのＭＯＳトランジスタＱのゲート電極を
兼ねた構造になっており、半導体素子の表面上に積層さ
れる第１層目のポリシリコンによって形成された構成に
なっている。
スタＱのゲート電極は、行（ＲＯＷ）単位で共通のワー
ド線ＷＬに接続されている。構造的には、ワード線ＷＬ
が各メモリセルのＭＯＳトランジスタＱのゲート電極を
兼ねた構造になっており、半導体素子の表面上に積層さ
れる第１層目のポリシリコンによって形成された構成に
なっている。
【０００５】このメモリセルの動作について説明する。
ＤＲＡＭの動作はプリチャージ期間とアクティブ期間を
繰り返すことで行われる。プリチャージ期間ではすべて
のワード線ＷＬはＧＮＤ電位にされ、すべてのビツト線
ＢＬと反転信号ビツト線ＢＬＢは１／２Ｖｃｃレベルに
される。したがってビツト線対間（ＢＬとＢＬＢ間）に
は電位差がなく、初期化（イコライズ）されている。
ＤＲＡＭの動作はプリチャージ期間とアクティブ期間を
繰り返すことで行われる。プリチャージ期間ではすべて
のワード線ＷＬはＧＮＤ電位にされ、すべてのビツト線
ＢＬと反転信号ビツト線ＢＬＢは１／２Ｖｃｃレベルに
される。したがってビツト線対間（ＢＬとＢＬＢ間）に
は電位差がなく、初期化（イコライズ）されている。
【０００６】アクティブ期間に入って、ワード線ＷＬの
どれか１つがハイレベル（Ｖｃｃ以上のレベル）で選択
される。たとえば、ＷＬ0 が選択されたとき、メモリセ
ルのＭＯＳトランジスタＱ0 が導通になり、メモリセル
のコンデンサＣ0 に蓄えられていたデータが読み出され
る。この時、データとして“１”が記憶されていると、
メモリセルのビツト線ＢＬのコンデンサＣにはＶｃｃレ
ベルが，ビット線ＢＬにはＶｃｃレベルの差電位が生
れ、Ｖｃｃレベルの差動信号が出力されることになる。
どれか１つがハイレベル（Ｖｃｃ以上のレベル）で選択
される。たとえば、ＷＬ0 が選択されたとき、メモリセ
ルのＭＯＳトランジスタＱ0 が導通になり、メモリセル
のコンデンサＣ0 に蓄えられていたデータが読み出され
る。この時、データとして“１”が記憶されていると、
メモリセルのビツト線ＢＬのコンデンサＣにはＶｃｃレ
ベルが，ビット線ＢＬにはＶｃｃレベルの差電位が生
れ、Ｖｃｃレベルの差動信号が出力されることになる。
【０００７】一方、“０”が記憶されている場合では、
ビツト線ＢＬに、“０”の差電位が生じる。
ビツト線ＢＬに、“０”の差電位が生じる。
【０００８】また、イコライズ、プリチャージ周辺回路
は、図５に示すように、ビツト線に転送されたデータを
増幅するセンスアンプと、ビツト線のプリチャージを行
うＭＯＳトランジスタＱ１１〜Ｑ１４と、ビツト線のイ
コライズを行うＭＯＳトランジスタＱ１５、Ｑ１６で構
成されている。
は、図５に示すように、ビツト線に転送されたデータを
増幅するセンスアンプと、ビツト線のプリチャージを行
うＭＯＳトランジスタＱ１１〜Ｑ１４と、ビツト線のイ
コライズを行うＭＯＳトランジスタＱ１５、Ｑ１６で構
成されている。
【０００９】ところで従来のこのような構成のＤＲＡＭ
では、ビツト線のイコライズ、プリチャージは上述のよ
うにＭＯＳトランジスタＱ１１〜Ｑ１６で行われてい
た。したがって、通常１ビツト線対に対して３つのトラ
ンジスタを専用に配置している。そのそれぞれの動作は
ビツト線をそれぞれ１／２Ｖｃｃレベルにするものであ
る。
では、ビツト線のイコライズ、プリチャージは上述のよ
うにＭＯＳトランジスタＱ１１〜Ｑ１６で行われてい
た。したがって、通常１ビツト線対に対して３つのトラ
ンジスタを専用に配置している。そのそれぞれの動作は
ビツト線をそれぞれ１／２Ｖｃｃレベルにするものであ
る。
【００１０】
【発明が解決しようとする課題】上述のごとく、従来の
ＤＲＡＭにおいては各ビツト線対毎に専用のイコライ
ズ、プリチャージ回路を用意するようにしていた。これ
によって、比較的容易な回路設計やレイアウト設計が可
能になるが、この方式では、プロセス要因などで起こる
特定のビツト線の不良、例えば、イコライズ、プリチャ
ージ用トランジスタのコンタクトが不良で働かなかった
場合などでは、イコライズ、プリチャージが十分行われ
ず、結果として１カラムアドレスが不良になってしま
う。これは用意されている冗長回路によって救済するこ
とになるが、冗長回路にも限界があり、不良の程度によ
っては歩留まりを低下させる要因となる。
ＤＲＡＭにおいては各ビツト線対毎に専用のイコライ
ズ、プリチャージ回路を用意するようにしていた。これ
によって、比較的容易な回路設計やレイアウト設計が可
能になるが、この方式では、プロセス要因などで起こる
特定のビツト線の不良、例えば、イコライズ、プリチャ
ージ用トランジスタのコンタクトが不良で働かなかった
場合などでは、イコライズ、プリチャージが十分行われ
ず、結果として１カラムアドレスが不良になってしま
う。これは用意されている冗長回路によって救済するこ
とになるが、冗長回路にも限界があり、不良の程度によ
っては歩留まりを低下させる要因となる。
【００１１】本発明は上記の問題を解決するためになさ
れるもので、特定のビツト線のイコライズ、プリチャー
ジ用トランジスタが不良の場合でも救済が可能で１カラ
ムアドレスを不良にすることのない半導体記憶装置を実
現することを課題とする。
れるもので、特定のビツト線のイコライズ、プリチャー
ジ用トランジスタが不良の場合でも救済が可能で１カラ
ムアドレスを不良にすることのない半導体記憶装置を実
現することを課題とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、正ビツト線と負ビツト線が一対となった
複数対のビツト線対と、前記複数組のビツト線対の各々
の前記正ビツト線にそれぞれ接続される複数の正メモリ
セルと、前記複数組のビツト線対の各々の前記負ビツト
線にそれぞれ接続される複数の負メモリセルと、前記正
メモリセルと該正メモリセルと対をなす前記負メモリセ
ルとの一対のメモリセルを同時に選択するワード線と、
プリチャージ期間にすべての前記正ビツト線及びすべて
の前記負ビツト線を所定のプリチャージ電位にプリチャ
ージするプリチャージ手段と、読出し期間に前記ワード
線で前記一対のメモリセルを選択し、選択された正メモ
リセルが前記正ビツト線に出力する蓄積電位と、選択さ
れた負メモリセルが前記負ビツト線に出力する蓄積電位
との差を差動増幅して読出す読出手段と、記録期間に前
記正ビツト線に前記プリチャージ電位よりも所定電圧だ
け高い正電位を与え、前記負ビツト線に前記プリチャー
ジ電位よりも前記所定電圧だけ低い負電位を与え、前記
ワード線で前記一対のメモリセルを選択し、選択された
正メモリセルに前記正電位を蓄積電位として与え、選択
された負メモリセルに負電位を蓄積電位として与えるこ
とで“１”を記録し、選択された正メモリセルと選択さ
れた負メモリセルに前記プリチャージ電位を蓄積電位と
して与えることで“０”を記録する記録手段と、イコラ
イズ期間に前記ビツト線対の前記正ビツト線および前記
負ビツト線の電位をイコライズするイコライズ手段とを
具備し、プリチャージ期間、読出し期間、記録期間及び
イコライズ期間を順に繰り返すことによって記憶動作を
行う半導体記憶装置において、前記イコライズ手段は複
数対の前記ビツト線対の電位を相互にイコライズするこ
とを特徴とする。
め、本発明は、正ビツト線と負ビツト線が一対となった
複数対のビツト線対と、前記複数組のビツト線対の各々
の前記正ビツト線にそれぞれ接続される複数の正メモリ
セルと、前記複数組のビツト線対の各々の前記負ビツト
線にそれぞれ接続される複数の負メモリセルと、前記正
メモリセルと該正メモリセルと対をなす前記負メモリセ
ルとの一対のメモリセルを同時に選択するワード線と、
プリチャージ期間にすべての前記正ビツト線及びすべて
の前記負ビツト線を所定のプリチャージ電位にプリチャ
ージするプリチャージ手段と、読出し期間に前記ワード
線で前記一対のメモリセルを選択し、選択された正メモ
リセルが前記正ビツト線に出力する蓄積電位と、選択さ
れた負メモリセルが前記負ビツト線に出力する蓄積電位
との差を差動増幅して読出す読出手段と、記録期間に前
記正ビツト線に前記プリチャージ電位よりも所定電圧だ
け高い正電位を与え、前記負ビツト線に前記プリチャー
ジ電位よりも前記所定電圧だけ低い負電位を与え、前記
ワード線で前記一対のメモリセルを選択し、選択された
正メモリセルに前記正電位を蓄積電位として与え、選択
された負メモリセルに負電位を蓄積電位として与えるこ
とで“１”を記録し、選択された正メモリセルと選択さ
れた負メモリセルに前記プリチャージ電位を蓄積電位と
して与えることで“０”を記録する記録手段と、イコラ
イズ期間に前記ビツト線対の前記正ビツト線および前記
負ビツト線の電位をイコライズするイコライズ手段とを
具備し、プリチャージ期間、読出し期間、記録期間及び
イコライズ期間を順に繰り返すことによって記憶動作を
行う半導体記憶装置において、前記イコライズ手段は複
数対の前記ビツト線対の電位を相互にイコライズするこ
とを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明にかかる半導体記憶
装置を添付図面を参照にして詳細に説明する。図１は、
ＤＲＡＭに適用された本発明の一実施の形態の全体構成
図である。図１において、ＤＲＡＭは、メモリセルが平
面的にアレイ状に配列されているメモリブロック０〜３
（１−１〜１−４）と、このメモリブロック０〜３（１
−１〜１−４）のワード線を選択駆動するＲｏｗデコー
ダを含めたワード線ドライバ０〜３（２−１〜２−４）
と、メモリブロック０〜３（１−１〜１−４）のビツト
線を選択駆動し、かつ全体を制御するＣｏｌｕｍｎデコ
ーダを含めたＲＡＳ／ＣＡＳコントロール３と、ビツト
線に転送されたデータを増幅し、かつデータビツト線と
接続するセンスアンプ０、１（４−１、４−２）と、セ
ンスアンプ０、１（４−１、４−２）をそれぞれ駆動す
るセンスアンプドライバ０、１（５−１、５−２）と、
外部とのデータ転送を行うＩ／Ｏブロック６とを備えた
構成になっている。
装置を添付図面を参照にして詳細に説明する。図１は、
ＤＲＡＭに適用された本発明の一実施の形態の全体構成
図である。図１において、ＤＲＡＭは、メモリセルが平
面的にアレイ状に配列されているメモリブロック０〜３
（１−１〜１−４）と、このメモリブロック０〜３（１
−１〜１−４）のワード線を選択駆動するＲｏｗデコー
ダを含めたワード線ドライバ０〜３（２−１〜２−４）
と、メモリブロック０〜３（１−１〜１−４）のビツト
線を選択駆動し、かつ全体を制御するＣｏｌｕｍｎデコ
ーダを含めたＲＡＳ／ＣＡＳコントロール３と、ビツト
線に転送されたデータを増幅し、かつデータビツト線と
接続するセンスアンプ０、１（４−１、４−２）と、セ
ンスアンプ０、１（４−１、４−２）をそれぞれ駆動す
るセンスアンプドライバ０、１（５−１、５−２）と、
外部とのデータ転送を行うＩ／Ｏブロック６とを備えた
構成になっている。
【００１４】メモリブロックを構成するメモリセルは、
記憶素子数が少ない図６に示すような１トランジスタ／
１キャパシタ型のセルを用いる。すなわち、電荷を記憶
する容量Ｃとその電荷を転送するＭＯＳトランジスタＱ
のみによって構成されている。各メモリセルは正のビツ
ト線ＢＬに接続される正のメモリセルと負のビツト線
（反転信号ビツト線）ＢＬＢに接続される負のメモリセ
ルが対をなしている。この各メモリセルのＭＯＳトラン
ジスタＱのゲート電極は、行（ＲＯＷ）単位で共通のワ
ード線ＷＬに接続されている。素子の構造としては、ワ
ード線ＷＬが各メモリセルのＭＯＳトランジスタＱのゲ
ート電極を兼ねた構造になっており、半導体素子の表面
上に積層される第１層目のポリシリコンによって形成さ
れた構成になっている。
記憶素子数が少ない図６に示すような１トランジスタ／
１キャパシタ型のセルを用いる。すなわち、電荷を記憶
する容量Ｃとその電荷を転送するＭＯＳトランジスタＱ
のみによって構成されている。各メモリセルは正のビツ
ト線ＢＬに接続される正のメモリセルと負のビツト線
（反転信号ビツト線）ＢＬＢに接続される負のメモリセ
ルが対をなしている。この各メモリセルのＭＯＳトラン
ジスタＱのゲート電極は、行（ＲＯＷ）単位で共通のワ
ード線ＷＬに接続されている。素子の構造としては、ワ
ード線ＷＬが各メモリセルのＭＯＳトランジスタＱのゲ
ート電極を兼ねた構造になっており、半導体素子の表面
上に積層される第１層目のポリシリコンによって形成さ
れた構成になっている。
【００１５】一方、イコライズ、プリチャージ周辺回路
は、図２に示すように、ビツト線に転送されたデータを
増幅するセンスアンプ４と、ビツト線のプリチャージを
行うＭＯＳトランジスタＱ１〜Ｑ４と、ビツト線のイコ
ライズを行うＭＯＳトランジスタＱ５〜Ｑ８で構成され
ている。
は、図２に示すように、ビツト線に転送されたデータを
増幅するセンスアンプ４と、ビツト線のプリチャージを
行うＭＯＳトランジスタＱ１〜Ｑ４と、ビツト線のイコ
ライズを行うＭＯＳトランジスタＱ５〜Ｑ８で構成され
ている。
【００１６】この図２の構成は、２対のビツト線間でイ
コライズを行う場合を示している。この構成では、隣接
するビツト線対の正ビツト線と負ビツト線とをプリチャ
ージトランジスタＱ１〜Ｑ４およびイコライズトランジ
スタＱ５〜Ｑ８で相互にイコライズするように接続され
ている。スタンバイ時には、ビツト線はイコライズ、プ
リチャージトランジスタＱ１〜Ｑ８によって、１／２Ｖ
ｃｃのレベルにある。
コライズを行う場合を示している。この構成では、隣接
するビツト線対の正ビツト線と負ビツト線とをプリチャ
ージトランジスタＱ１〜Ｑ４およびイコライズトランジ
スタＱ５〜Ｑ８で相互にイコライズするように接続され
ている。スタンバイ時には、ビツト線はイコライズ、プ
リチャージトランジスタＱ１〜Ｑ８によって、１／２Ｖ
ｃｃのレベルにある。
【００１７】データ読み出し、あるいは書き込み時、ワ
ード線が選択され、メモリセルに保持されているデータ
がビツト線に伝送される。センスアンプ４は微小な電位
差を増幅して、ビツト線対の正ビツト線、負ビツト線に
は異電位（すなわち電源電位Ｖｃｃと接地電位ＧＮＤ）
が発生する。以降、出力までデータの転送が行われる。
ード線が選択され、メモリセルに保持されているデータ
がビツト線に伝送される。センスアンプ４は微小な電位
差を増幅して、ビツト線対の正ビツト線、負ビツト線に
は異電位（すなわち電源電位Ｖｃｃと接地電位ＧＮＤ）
が発生する。以降、出力までデータの転送が行われる。
【００１８】その後、データの読み出しあるいは書き込
みのため、イコライズ信号（ＢＬＥＰ）でトランジスタ
Ｑ１〜Ｑ８が活性化される。イコライズトランジスタＱ
５〜Ｑ６のソース−ドレイン間電圧はビツト線の電位
（このときはＶｃｃとＧＮＤ）であり、最終的にソース
−ドレイン間電圧の中間レベル（すなわち１／２Ｖｃ
ｃ）にイコライズされる。
みのため、イコライズ信号（ＢＬＥＰ）でトランジスタ
Ｑ１〜Ｑ８が活性化される。イコライズトランジスタＱ
５〜Ｑ６のソース−ドレイン間電圧はビツト線の電位
（このときはＶｃｃとＧＮＤ）であり、最終的にソース
−ドレイン間電圧の中間レベル（すなわち１／２Ｖｃ
ｃ）にイコライズされる。
【００１９】従来のビツト線対毎の専用イコライズ回路
（図５のトランジスタＱ１５、Ｑ１６）を用いた時に
は、この場合、例えばプロセス要因などでイコライズト
ランジスタのソースまたはドレインのコンタクトが接続
されていない場合、あるいはビツト線対の正ビツト線ま
たは負ビツト線の電位が正常でないセンスアンプの動作
によってＶｃｃまたはＧＮＤレベルに対して不足してい
る場合、あるいは外部からのノイズなどによって、ビツ
ト線対の正ビツト線または負ビツト線が電位的に影響を
受けた場合などでは、ビツト線対の正ビツト線または負
ビツト線のレベルが一定の電位にならず、次のデータ読
み出しで誤動作する。
（図５のトランジスタＱ１５、Ｑ１６）を用いた時に
は、この場合、例えばプロセス要因などでイコライズト
ランジスタのソースまたはドレインのコンタクトが接続
されていない場合、あるいはビツト線対の正ビツト線ま
たは負ビツト線の電位が正常でないセンスアンプの動作
によってＶｃｃまたはＧＮＤレベルに対して不足してい
る場合、あるいは外部からのノイズなどによって、ビツ
ト線対の正ビツト線または負ビツト線が電位的に影響を
受けた場合などでは、ビツト線対の正ビツト線または負
ビツト線のレベルが一定の電位にならず、次のデータ読
み出しで誤動作する。
【００２０】本発明では、隣接するビツト線対間でイコ
ライズを行うため、上記のプロセス要因などでイコライ
ズトランジスタのソースまたはドレインのコンタクトが
接続されていない場合でも確率的に高い値で１／２Ｖｃ
ｃのレベルを維持することが可能であり、十分なイコラ
イズ、プリチャージが行え、かつ外部ノイズなどに対し
ても高い耐性が得られることになる。
ライズを行うため、上記のプロセス要因などでイコライ
ズトランジスタのソースまたはドレインのコンタクトが
接続されていない場合でも確率的に高い値で１／２Ｖｃ
ｃのレベルを維持することが可能であり、十分なイコラ
イズ、プリチャージが行え、かつ外部ノイズなどに対し
ても高い耐性が得られることになる。
【００２１】図３に、図２に示したイコライズ、プリチ
ャージ周辺回路の等価回路を示す。図３で、各ビツト線
は複数の抵抗と複数の容量によって表されている。図３
によると、１つのビツト線が隣接するビツト線対に電気
的に接続されることで、合計２対すなわち４本のビツト
線が電気的に接続されてイコライズが行われる。このよ
うな構成を採ると、例えばトランジスタＱ７が前にのべ
たような何等かの要因によって動作しない場合において
も、トランジスタＱ５、Ｑ６、Ｑ８だけででビツト線対
ＢＬ０、ＢＬＢ０およびＢＬ１、ＢＬＢ１の正負の各ビ
ツト線のイコライズが行える。さらに、従来のビツト線
対毎の専用イコライズトランジスタＱ９、Ｑ１０を加え
ることによってさらに効果が得られる。複数のビツト線
対間でイコライズを行う場合、効率良く行う目安は例え
ば冗長の構成と一致させる等の方法がある。
ャージ周辺回路の等価回路を示す。図３で、各ビツト線
は複数の抵抗と複数の容量によって表されている。図３
によると、１つのビツト線が隣接するビツト線対に電気
的に接続されることで、合計２対すなわち４本のビツト
線が電気的に接続されてイコライズが行われる。このよ
うな構成を採ると、例えばトランジスタＱ７が前にのべ
たような何等かの要因によって動作しない場合において
も、トランジスタＱ５、Ｑ６、Ｑ８だけででビツト線対
ＢＬ０、ＢＬＢ０およびＢＬ１、ＢＬＢ１の正負の各ビ
ツト線のイコライズが行える。さらに、従来のビツト線
対毎の専用イコライズトランジスタＱ９、Ｑ１０を加え
ることによってさらに効果が得られる。複数のビツト線
対間でイコライズを行う場合、効率良く行う目安は例え
ば冗長の構成と一致させる等の方法がある。
【００２２】
【発明の効果】以上説明したように本発明の請求項１の
発明は、正ビツト線と負ビツト線が一対となった複数対
のビツト線対と、複数組のビツト線対の各々の正ビツト
線にそれぞれ接続される複数の正メモリセルと、複数組
のビツト線対の各々の負ビツト線にそれぞれ接続される
複数の負メモリセルと、正メモリセルと該正メモリセル
と対をなす負メモリセルとの一対のメモリセルを同時に
選択するワード線と、プリチャージ期間にすべての正ビ
ツト線及びすべての負ビツト線を所定のプリチャージ電
位にプリチャージするプリチャージ手段と、読出し期間
にワード線で一対のメモリセルを選択し、選択された正
メモリセルが正ビツト線に出力する蓄積電位と、選択さ
れた負メモリセルが負ビツト線に出力する蓄積電位との
差を差動増幅して読出す読出手段と、記録期間に正ビツ
ト線にプリチャージ電位よりも所定電圧だけ高い正電位
を与え、負ビツト線にプリチャージ電位よりも前記所定
電圧だけ低い負電位を与え、ワード線で一対のメモリセ
ルを選択し、選択された正メモリセルに正電位を蓄積電
位として与え、選択された負メモリセルに負電位を蓄積
電位として与えることで“１”を記録し、選択された正
メモリセルと選択された負メモリセルにプリチャージ電
位を蓄積電位として与えることで“０”を記録する記録
手段と、イコライズ期間にビツト線対の正ビツト線およ
び負ビツト線の電位をイコライズするイコライズ手段と
を具備し、プリチャージ期間、読出し期間、記録期間及
びイコライズ期間を順に繰り返すことによって記憶動作
を行う半導体記憶装置において、イコライズ手段は複数
対のビツト線対の電位を相互にイコライズすることを特
徴とする。このようにすることにより、例えば、イコラ
イズ素子の不良などプロセス要因や、ビツト線対に発生
するノイズなどによるイコライズ不足に起因するビツト
線不良（カラム不良）を比較的簡単な方法で回路的に救
済することができる。したがって冗長回路の効果的な活
用が可能になり、半導体記憶装置歩留まりの向上につな
がる。
発明は、正ビツト線と負ビツト線が一対となった複数対
のビツト線対と、複数組のビツト線対の各々の正ビツト
線にそれぞれ接続される複数の正メモリセルと、複数組
のビツト線対の各々の負ビツト線にそれぞれ接続される
複数の負メモリセルと、正メモリセルと該正メモリセル
と対をなす負メモリセルとの一対のメモリセルを同時に
選択するワード線と、プリチャージ期間にすべての正ビ
ツト線及びすべての負ビツト線を所定のプリチャージ電
位にプリチャージするプリチャージ手段と、読出し期間
にワード線で一対のメモリセルを選択し、選択された正
メモリセルが正ビツト線に出力する蓄積電位と、選択さ
れた負メモリセルが負ビツト線に出力する蓄積電位との
差を差動増幅して読出す読出手段と、記録期間に正ビツ
ト線にプリチャージ電位よりも所定電圧だけ高い正電位
を与え、負ビツト線にプリチャージ電位よりも前記所定
電圧だけ低い負電位を与え、ワード線で一対のメモリセ
ルを選択し、選択された正メモリセルに正電位を蓄積電
位として与え、選択された負メモリセルに負電位を蓄積
電位として与えることで“１”を記録し、選択された正
メモリセルと選択された負メモリセルにプリチャージ電
位を蓄積電位として与えることで“０”を記録する記録
手段と、イコライズ期間にビツト線対の正ビツト線およ
び負ビツト線の電位をイコライズするイコライズ手段と
を具備し、プリチャージ期間、読出し期間、記録期間及
びイコライズ期間を順に繰り返すことによって記憶動作
を行う半導体記憶装置において、イコライズ手段は複数
対のビツト線対の電位を相互にイコライズすることを特
徴とする。このようにすることにより、例えば、イコラ
イズ素子の不良などプロセス要因や、ビツト線対に発生
するノイズなどによるイコライズ不足に起因するビツト
線不良（カラム不良）を比較的簡単な方法で回路的に救
済することができる。したがって冗長回路の効果的な活
用が可能になり、半導体記憶装置歩留まりの向上につな
がる。
【００２３】本発明の請求項２の発明は、イコライズ手
段は、第１のビツト線対の第１の正ビツト線と第２のビ
ツト線対の第２の負ビツト線とをイコライズする第１の
イコライズ素子と、第１のビツト線対の第１の負ビツト
線と第２のビツト線対の第２の正ビツト線とをイコライ
ズする第２のイコライズ素子と、第１のビツト線対の第
１の正ビツト線と第２のビツト線対の第２の正ビツト線
とをイコライズする第３のイコライズ素子と、第１のビ
ツト線対の第１の負ビツト線と第２のビツト線対の第２
の負ビツト線とをイコライズする第４のイコライズ素子
とを具備し、２対のビツト線対の電位を相互にイコライ
ズすることを特徴とする。これにより、２対のビツト線
対の電位を相互にイコライズすることができると共に、
イコライズ素子のいずれかが不良となってもイコライズ
が可能になり、ビツト線不良（カラム不良）を比較的簡
単な方法で回路的に救済することができる。
段は、第１のビツト線対の第１の正ビツト線と第２のビ
ツト線対の第２の負ビツト線とをイコライズする第１の
イコライズ素子と、第１のビツト線対の第１の負ビツト
線と第２のビツト線対の第２の正ビツト線とをイコライ
ズする第２のイコライズ素子と、第１のビツト線対の第
１の正ビツト線と第２のビツト線対の第２の正ビツト線
とをイコライズする第３のイコライズ素子と、第１のビ
ツト線対の第１の負ビツト線と第２のビツト線対の第２
の負ビツト線とをイコライズする第４のイコライズ素子
とを具備し、２対のビツト線対の電位を相互にイコライ
ズすることを特徴とする。これにより、２対のビツト線
対の電位を相互にイコライズすることができると共に、
イコライズ素子のいずれかが不良となってもイコライズ
が可能になり、ビツト線不良（カラム不良）を比較的簡
単な方法で回路的に救済することができる。
【００２４】本発明の請求項３の発明は、イコライズ手
段は、第１のビツト線対の第１の正ビツト線と第１のビ
ツト線対の第１の負ビツト線とをイコライズする第５の
イコライズ素子と、第２のビツト線対の第２の正ビツト
線と第２のビツト線対の第２の正ビツト線とをイコライ
ズする第６のイコライズ素子とをさらに具備することを
特徴とす。これにより、２対のビツト線対の電位を相互
にイコライズし、イコライズ素子のいずれかが不良とな
っても、場合によっては２つまで不良になってもイコラ
イズが可能になり、ビツト線不良（カラム不良）を比較
的簡単な方法で回路的に救済することができる。
段は、第１のビツト線対の第１の正ビツト線と第１のビ
ツト線対の第１の負ビツト線とをイコライズする第５の
イコライズ素子と、第２のビツト線対の第２の正ビツト
線と第２のビツト線対の第２の正ビツト線とをイコライ
ズする第６のイコライズ素子とをさらに具備することを
特徴とす。これにより、２対のビツト線対の電位を相互
にイコライズし、イコライズ素子のいずれかが不良とな
っても、場合によっては２つまで不良になってもイコラ
イズが可能になり、ビツト線不良（カラム不良）を比較
的簡単な方法で回路的に救済することができる。
【図１】本発明の一実施の形態であるＤＲＡＭの全体構
成図。
成図。
【図２】図１に示したＤＲＡＭのイコライズ、プリチャ
ージ周辺回路のブロック図。
ージ周辺回路のブロック図。
【図３】図２に示したイコライズ、プリチャージ周辺回
路の等価回路。
路の等価回路。
【図４】従来のＤＲＡＭの全体構成図。
【図５】図４に示す従来のＤＲＡＭのイコライズ、プリ
チャージ周辺回路のブロック図。
チャージ周辺回路のブロック図。
【図６】１素子型のメモリブロックの回路構成図。
１、１１……メモリブロック、２、１２……ワード線ド
ライバ、３、１３……ＲＡＳ／ＣＡＳコントロール、
４、１４……センスアンプ、５、１５……センスアンプ
ドライバ、６、１６……Ｉ／Ｏブロック。
ライバ、３、１３……ＲＡＳ／ＣＡＳコントロール、
４、１４……センスアンプ、５、１５……センスアンプ
ドライバ、６、１６……Ｉ／Ｏブロック。
Claims (3)
- 【請求項１】 正ビツト線と負ビツト線が一対となった
複数対のビツト線対と、 前記複数組のビツト線対の各々の前記正ビツト線にそれ
ぞれ接続される複数の正メモリセルと、 前記複数組のビツト線対の各々の前記負ビツト線にそれ
ぞれ接続される複数の負メモリセルと、 前記正メモリセルと該正メモリセルと対をなす前記負メ
モリセルとの一対のメモリセルを同時に選択するワード
線と、 プリチャージ期間にすべての前記正ビツト線及びすべて
の前記負ビツト線を所定のプリチャージ電位にプリチャ
ージするプリチャージ手段と、 読出し期間に前記ワード線で前記一対のメモリセルを選
択し、選択された正メモリセルが前記正ビツト線に出力
する蓄積電位と、選択された負メモリセルが前記負ビツ
ト線に出力する蓄積電位との差を差動増幅して読出す読
出手段と、 記録期間に前記正ビツト線に前記プリチャージ電位より
も所定電圧だけ高い正電位を与え、前記負ビツト線に前
記プリチャージ電位よりも前記所定電圧だけ低い負電位
を与え、前記ワード線で前記一対のメモリセルを選択
し、選択された正メモリセルに前記正電位を蓄積電位と
して与え、選択された負メモリセルに負電位を蓄積電位
として与えることで“１”を記録し、選択された正メモ
リセルと選択された負メモリセルに前記プリチャージ電
位を蓄積電位として与えることで“０”を記録する記録
手段と、 イコライズ期間に前記ビツト線対の前記正ビツト線およ
び前記負ビツト線の電位をイコライズするイコライズ手
段とを具備し、プリチャージ期間、読出し期間、記録期
間及びイコライズ期間を順に繰り返すことによって記憶
動作を行う半導体記憶装置において、 前記イコライズ手段は複数対の前記ビツト線対の電位を
相互にイコライズすることを特徴とする半導体記憶装
置。 - 【請求項２】 前記イコライズ手段は、第１のビツト線
対の第１の正ビツト線と第２のビツト線対の第２の負ビ
ツト線とをイコライズする第１のイコライズ素子と、第
１のビツト線対の第１の負ビツト線と第２のビツト線対
の第２の正ビツト線とをイコライズする第２のイコライ
ズ素子と、第１のビツト線対の第１の正ビツト線と第２
のビツト線対の第２の正ビツト線とをイコライズする第
３のイコライズ素子と、第１のビツト線対の第１の負ビ
ツト線と第２のビツト線対の第２の負ビツト線とをイコ
ライズする第４のイコライズ素子とを具備し、２対の前
記ビツト線対の電位を相互にイコライズすることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記イコライズ手段は、第１のビツト線
対の第１の正ビツト線と第１のビツト線対の第１の負ビ
ツト線とをイコライズする第５のイコライズ素子と、第
２のビツト線対の第２の正ビツト線と第２のビツト線対
の第２の正ビツト線とをイコライズする第６のイコライ
ズ素子とをさらに具備することを特徴とする請求項２記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287848A JPH10134596A (ja) | 1996-10-30 | 1996-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287848A JPH10134596A (ja) | 1996-10-30 | 1996-10-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134596A true JPH10134596A (ja) | 1998-05-22 |
Family
ID=17722570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287848A Pending JPH10134596A (ja) | 1996-10-30 | 1996-10-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19963417B4 (de) * | 1998-12-29 | 2007-02-15 | Hyundai Electronics Industries Co., Ltd., Ichon | Nichtflüchtiger ferroelektrischer Speicher |
-
1996
- 1996-10-30 JP JP8287848A patent/JPH10134596A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19963417B4 (de) * | 1998-12-29 | 2007-02-15 | Hyundai Electronics Industries Co., Ltd., Ichon | Nichtflüchtiger ferroelektrischer Speicher |
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