JPH02162596A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、ＦＡＭＯＳ（
千ｌｏａｔｉｎｇ　　　　ｇａｔｅ　　　ａｖａｌａｎ
ｃｈｅ　　１ｎｊｅｃｔｉｏｎ　　ＭＯＳ）型トランジ
スタを利用したＥＰＲＯＭ　（ｅ　ｒ　ａ　ｓ　ａｂ　
１　ｅｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅａｄ　　ｏｎ
ｌｙ　　ｍｅｍｏ　ｒ　ｙ）に関する。

［従来の技術］ 従来、半導体記憶装置の１つとしてＦＡＭＯ３型トラン
ジスタをメモリセルとして利用した、電気的に書込み、
紫外線照射により消去可能なＥＦＲＯＭがあった。

第９図は前記ＥＦＲＯＭのメモリセルアレイのメモリセ
ルの一般的な配列を示す図である。図を参照して、メモ
リセルであるＦＡＭＯ３型トランジスタ４は、縦・横に
マトリックス状に配置され、前記トランジスタ４の各々
のソースが接地５に接続され、横方向に配置されたトラ
ンジスタ４の各ゲートは互いに接続され、さらに縦方向
に配置されたトランジスタ４の各ドレインも互いに接続
される。したがって、ドレインライン１２とゲートライ
ン１３を選択することによって書込むべきメモリセルを
ただ１つ選択することができる。書込みは前記選択した
メモリセルのゲートラインおよびドレインラインをそれ
ぞれ所定の高電位にし、前記選択メモリセルにチャネル
電流を流し、その結果生じたホットエレクトロンを前記
選択メモリセルのフローティングゲートに注入すること
によって行なう。

しかし、第９図に示されるようなメモリセルの配列では
メモリセルサイズ、配線の幅および間隔等の微細化など
高集積化する上で困難な問題が多かったため、他の種々
のメモリセル構造が考えられている。その１つに文献″
１９８７　１ＥＤＭＮｏ、２５．６’で述べられている
ものがある。

第１０図はそのようなメモリセル構造の基本単位となる
メモリセルの構成図である。図に示すように、ｎ個の、
メモリセルであるＦＡＭＯ８型トランジスタ４−１〜４
−ｎは接地５とドレインライン１２との間に縦続接続さ
れる。このような構成のメモリセルの、たとえばメモリ
セル４−１に書込みをする場合には、ドレインライン１
２とトランジスタ４−１のゲートライン１３−１をそれ
ぞれ９ｖおよび１２．５Ｖ程度の高電位にし、書込みを
しないメモリセル４−２〜４−ｎの各ゲート１３−２〜
１３−ｎは２０Ｖ程度の高電位にする。

これは、書込みをしないメモリセル（非選択メモリセル
）４−２〜４−ｎにはホットエレクトロンを発生させず
、書込みたいメモリセル（選択メモリセル）４−１のみ
にホットエレクトロンを発生させるためである。その結
果、選択メモリセル４−１のフローティングゲートにの
み電子が注入され、選択メモリセル４−１のしきい値電
圧が高電位側にシフトし書込みが終了する。また、読出
し時には、読出したいメモリセルのゲートラインを５Ｖ
程度にし、読出したくないメモリセルのゲートラインは
７Ｖ程度にし、かつ、ドレインラインをＩＶ程度にし、
ドレインラインに電流が流れるか否かによって“０″か
“１″かを判定する。なお、読出したくないメモリセル
のゲートラインを７Ｖと読出したいメモリセルのゲート
ラインよりも高くするのは、読出したくないメモリセル
のフローティングゲートに電子が蓄積されしきい値が高
電位側にシフトしていても導通するようにするためであ
る。なお、実際には、第１０図に示された構成のメモリ
セルは、これを基本単位として縦・横方向にマトリック
ス状にアレイ配置して用いる。

第６図は第１０図に示すようなメモリセル構造のメモリ
セルにおいてメモリセルであるＦＡＭＯ５型トランジス
タの個数ｎが２の場合の従来のＥＰＲＯＭの書込回路を
示す図である。図を参照して、この回路は書込み用高圧
電源１と、接地５と、書込み用高圧電源１と接地５との
間に設けられる書込用Ｎチャネル型トランジスタ２、ド
レインライン選択用Ｎチャネル型トランジスタ３、メモ
リセルであるＦＡＭＯ９型トランジスタ４−１および４
−２から構成されるメモリセルアレイの直列接続とを含
む。さらに、この回路は、書込制御信号端子ＴＩ、　Ｔ
２．　Ｔ３．およびＴ４と、ゲートライン選択信号端子
Ｂ１およびＢ２と、ドレインライン選択信号端子Ａと、
２入力端子切換回路８゜９ａ、および９ｂとを含む。

メモリセルへの書込状態においては、まず書込み用高圧
電源１が１２．５Ｖ程度の高電位となり、書込制御信号
端子Ｔ１にはトランジスタ２を導通させる書込信号が与
えられる。さらに、このときの前記各電圧切換回路は以
下のような役割を果たす。

電圧切換回路８は、書込むべきメモリセル（選択メモリ
セル）のドレインラインを選択するドレインライン選択
信号と書込制御信号端子Ｔ２に与えられる書込信号電位
５ｖとを受けて前記選択メモリセルのドレインに前記選
択メモリセルを書込状態とするための高電位１２．５Ｖ
を出力する。

また、電圧切換回路９ａは、前記選択メモリセルのゲー
トラインを選択するためのゲートライン選択信号と書込
制御信号端子Ｔ３に与えられる書込信号電位５ｖとを受
けて、前記選択メモリセルのゲートに前記選択メモリセ
ルを書込状態とするための高電位１２．５Ｖを出力する
。さらに、電圧切換回路９ｂは、書込まないメモリセル
（非選択メモリセル）のゲートラインを選択するゲート
ライン選択信号と書込制御信号端子Ｔ４に与えられる書
込信号電位５Ｖとを受けて前記非選択メモリセルのゲー
トに前記非選択メモリセルを書込状態としないための電
位２０Ｖを出力する。

なお、メモリセルへの書込終了時には、書込制御信号端
子Ｔ１にはトランジスタ２を非導通とする書込信号電位
ＯＶが与えられる。さらに、このときの前記各電圧切換
回路は次のような役割を果たす。

電圧切換回路８．９ａ、および９ｂは、それぞれに与え
られているドレインおよびゲート選択信号にかかわらず
、書込制御信号端子Ｔ２．　Ｔ３゜およびＴ４に与えら
れる書込信号電位Ｏｖを受けて、メモリセルを非書込状
態とするための電位Ｏ■を出力する。

前記各電圧切換回路は、上記のような役割を果たすため
に前記各端子と次のように接続される。

ドレインライン選択信号端子Ａ、ゲートライン選択信号
端子Ｂｌ、およびＢ２はそれぞれ、２入力端子切換回路
８．９ａ、および９ｂ各々の一方の入力端に接続される
。さらに、書込制御信号端子Ｔ２．　Ｔ３．およびＴ４
はそれぞれ２入力端子切換回路８．９ａ、および９ｂ各
々のもう一方の入力端に接続され、書込制御信号端子Ｔ
１はトランジスタ２のゲートに接続される。さらに、電
圧切換回路８．９ａ、および９ｂのそれぞれからの出力
端は、トランジスタ３．メモリセル４−１゜および４−
２のそれぞれのゲートとそれぞれ、ノードＤ、　Ｇ、お
よびＨで接続される。

以下、メモリセル４−１に書込みをすると仮定し、その
場合の動作について説明する。まず、書込用高圧電源１
の電位が１２．５Ｖとなり、次にドレインライン選択信
号端子Ａとゲートライン選択信号端子Ｂ１にメモリセル
４−１のドレインラインおよびゲートラインを選択する
信号が入力され、ゲートライン選択信号端子Ｂ２にはメ
モリセル４−２を選択する信号が入力される。ここで書
込制御信号端子Ｔ１に書込信号が与えられトランジスタ
２が導通し、制御信号端子Ｔ２．　Ｔ３．およびＴ４に
書込信号電位５Ｖが与えられる。これによって、電圧切
換回路８．９ａ、および９ｂがともに動作しノードＤ、
Ｇ、およびＨの電位がそれぞれ１２．　５Ｖ、　　１２
．　５Ｖ、および２０Ｖとなる。ノードＤの電位が１２
．５Ｖとなることによりトランジスタ３が導通する。ト
ランジスタ２および３が共に導通するため、書込用高圧
電源１の電位レベルによりノードＥの電位は９Ｖとなる
。

したがって、書込みたいメモリセル４−１は飽和領域で
導通状態となり、書込みたくないメモリセル４−２は非
飽和領域で導通することになる。よって書込みたいメモ
リセル４−１のみにホットエレクトロンが発生し書込み
がなされる。

［発明が解決しようとする課ｍｌ 従来のＦＡＭＯ５型トランジスタをメモリセルとして縦
続接続して用いたＥＰＲＯＭは以上のように構成されて
いるため以下のような問題点があった。

第７図は第６図に示した従来のＥＰＲＯＭ装置の書込用
回路の各ノードおよび書込制御信号端子Ｔ２．Ｔ３．Ｔ
４各電位の立上がりおよび立下がりを示した波形図であ
る。図において横軸は時間である。第６図においてメモ
リセル４−１に書込みをする場合、それに応じてドレイ
ンライン選択信号端子Ａとゲートライン選択信号端子Ｂ
１およびＢ２に所定の信号が与えられる。この状態で、
書込信号電位５Ｖを書込みが終了するまで与えられた書
込制御信号端子Ｔ２．Ｔ３．およびＴ４の各電位は第７
図（ａ）のような波形を示す。同時に電圧切換回路８．
９ａ、および９ｂが動作しノードＤ、　Ｇ、およびＨの
電位もほぼ同時に立上がり第７図（ｂ）、（ｄ）、およ
び（ｅ）のような波形を示すことになる。同時に、書込
制御信号端子Ｔ１にはトランジスタ２を導通させる書込
信号が与えられるからトランジスタ２は導通し、ノ−ド
Ｄの電位レベルによってトランジスタ３が導通すると、
電圧源１の電位レベルによってノードＥの電位も前記ノ
ードＤ、　Ｇ、およびＨの電位とほぼ同時に立上がり、
第７図（ｃ）のような波形を示す。つまり、ノードＥ、
　Ｇ、およびＨに現われる電位波形の立上がりはほぼ同
時である。ところが実際には、ノードＥ、　Ｇ、および
Ｈの電位レベルによる選択メモリセル４−１および非選
択メモリセル４−２のドレイン、ゲート電位の立上がり
は完全に同時ではなく、第８図に示すようにわずかにず
れが生じる。つまり、選択メモリセル４−１および非選
択メモリセル４−２のドレイン電位の方が、選択メモリ
セル４−１および非選択４−２のゲート電位よりも早く
立上がる。これは、ノードＥが接続されているのはメモ
リセルの、通常アルミ等の低抵抗金属からなるドレイン
であるのに対し、ノードＧおよびＨが接続されているの
は、ともにメモリセルの、アルミに比べ高抵抗なシリコ
ン等の材料からなるゲートであるために生じる。

その結果、第８図に矢印で示したように、書込みをしな
い非選択メモリセル４−２のゲート電位およびドレイン
電位がそれぞれ１２．５Ｖと９Ｖ程度となる時間が生じ
てしまう。これは選択メモリセル４−１に書込をする際
、書込みをしない非選択メモリセル４−２に誤って書込
みがなされてしまうことを意味する。

以上のように従来のＦＡＭＯ８型トランジスタをメモリ
セルとして縦続接続して用いたＥＦＲＯＭではメモリセ
ルに書込をする際、書込みをしない非選択メモリセルに
も誤って書込みがなされてしまうという問題点があった
。

本発明の目的は、以上のような問題点を解決し書込時の
メモリセルのドレインおよびゲート電位の立上げおよび
立下げのずれによる非選択メモリセルへの誤り書込みの
発生を防止した半導体記憶装置を提供することである。

［課題を解決するための手段］ 上記のような目的を解決するために本発明に係るＦＡＭ
ＯＳ型トランジスタをメモリセルとして縦続接続して用
いたＥＦＲＯＭでは、メモリセルへの書込時にメモリセ
ルトランジスタのゲート電位が立上がってから前記メモ
リセルトランジスタのドレイン電位が立上がるように、
かつ、書込終了時には前記メモリセルトランジスタのゲ
ート電位を除去させる前に前記メモリセルトランジスタ
のドレイン電位を除去するように制御する制御手段を備
えた書込回路を設けた。

［作用〕 本発明に係るＥＦＲＯＭ半導体記憶装置の書込回路部は
上記のように構成されているため書込時、書込終了時共
に非選択メモリセルのゲートおよびドレイン電位が共に
書込状態となる時間は生じなくなる。したがって、書込
時、書込終了時共にメモリセルのドイレンおよびゲート
の電位立上がり、立下がりの時間的ずれによる非選択メ
モリセルへの誤り書込みは回避できる。

［実施例］ 第１図は本発明に係るＦＡＭＯＳ型トランジスタをメモ
リセルとして縦続接続して用いたＥＰＲＯＭ装置の一実
施例の書込回路図である。図を参照して、この回路は書
込用高圧電源１と、接地５と、書込用高圧電源１と接地
５との間に設けられる、書込用Ｎチャネル型トランジス
タ２、ドレインライン選択用Ｎチャネル型トランジスタ
３、メモリセルであるＦＡＭＯ３型トランジスタ４−１
および４−２から構成されるメモリセルアレイの直列接
続とを含む。さらに、この回路は、書込用制御端子ＴＩ
、　Ｔ２．　Ｔ３．およびＴ４と、ゲートライン選択信
号端子Ｂ１およびＢ２と、ドレインライン選択信号端子
Ａと、２入力端子切換回路８．９ａ、および９ｂと、デ
イレイ回路６．７ａ。

および７ｂとを含む。前記各電圧切換回路の役割は従来
と同様である。なお、前記各デイレイ回路は以下のよう
な役割を果たす。

書込時、デイレイ回路６は書込制御信号端子Ｔ２に与え
られる書込信号電位５ｖを遅延させて電圧切換回路８に
入力する。デイレイ回路７ａおよび７ｂはそれぞれ、書
込終了時に書込制御信号端子Ｔ３およびＴ４に与えられ
る切換信号電位Ｏｖを遅延させて電圧切換回路９ａおよ
び９ｂに入力する。

前記各電圧切換回路およびデイレイ回路は上記のような
役割を果たすため以下のように接続される。

、ドレインライン選択信号端子Ａ、ゲートライン選択信
号端子Ｂｌ、およびＢ２はそれぞれ２入力端子切換回路
８．９ａ、および９ｂ各々の一方の入力端に接続される
。さらに、従来と異なり、デイレイ回路６．７ａ、およ
び７ｂのそれぞれからの出力端がそれぞれノードＣ，Ｆ
ｌ、およびＦ２で、それぞれ２入力端子切換回路８．９
ａ、および９ｂ各々の他方の入力端と接続される。さら
に、書込制御信号端子Ｔ２．　Ｔ３．およびＴ４のそれ
ぞれは、デイレイ回路６，７ａおよび７ｂのそれぞれの
入力端に接続される。さらに、電圧切換回路８．９ａ、
および９ｂの各々からの出力端はそれぞれトランジスタ
３．メモリセル４−１．および４−２の各ゲートに接続
され、書込制御信号端子Ｔ１はトランジスタ２のゲート
に接続される。

以下メモリセル４−１に書込みをすると仮定し、その場
合の動作について説明する。

まず、書込用高圧電源１の電位が１２．５Ｖとなり、次
にドレインライン選択信号端子Ａ、ゲートライン選択信
号端子Ｂｌ、およびＢ２に選択メモリセル４−１を選択
する信号が入力される。ここで、書込制御信号端子Ｔ１
に書込信号が与えられトランジスタ２が導通し、同時に
書込制御信号端子Ｔ２．　Ｔ３．およびＴ４に書込信号
電位５Ｖが与えられる。これによってデイレイ回路６，
７ａ、および７ｂが同時に動作する。以後の選択メモリ
セル４−１への書込時および書込終了時の回路動作の説
明にあたっては第２図を参照する。

第２図は、第１図に示した書込回路動作時の各ノードに
現われる電位波形を示した図である。同図（ａ）および
（ｅ）に示すように書込信号電位５ＶによってＴ２．　
Ｔ３．およびＴ４の電位が立上がると、それと同時にノ
ードＦ１およびＦ２の電位が立上がり、それぞれの電位
が入力されている電圧切換回路９ａおよび９ｂがまず動
作する。

したがって、電圧切換回路９ａおよび９ｂのそれぞれの
出力端であるノードＧおよびＨの電位がそれぞれ１２．
５Ｖおよび２０Ｖに立上がり、同図（ｆ）および（ｇ）
に示されるような波形を示す。

他方、電圧切換回路８には、同図（ｂ）に示すように、
デイレイ回路６による成る遅延時間だけ遅れて立上がっ
たノードＣの電位が入力されるため、その遅延時間だけ
遅れて電圧切換回路８が動作する。したがって、同図（
Ｃ）に示すように電圧切換回路８の出力端であるノード
Ｄの電位も、その遅延時間だけ遅れて１２．５Ｖに立上
がり、トランジスタ３が導通する。その結果、トランジ
スタ２および３がともに導通し、書込用高圧電源１の電
位レベルにより、同図（ｄ）に示すようにノードＥの電
位も遅延時間後に９ｖに立上がる。つまり、書込みをし
たい選択メモリセル４−１と書込みをしない非選択メモ
リセル４−２それぞれのゲートに接続されるノードＧと
Ｈの電位が先に立上がり、その後デイレイ回路６による
成る遅延時間だけ遅れてメモリセルのドレインであるノ
ードＥの電位が立上がることになる。これは、先に述べ
た理由で立上がりの遅いメモリセルのゲートの電位を先
に立上げその後、立上がりの早いメモリセルのドレイン
の電位を立上げたことを意味する。

第３図は選択メモリセル４−１および非選択メモリセル
４−２のそれぞれのドレインおよびゲートにおける電位
波形を示した波形図である。図に矢印で示すように、従
来と異なり非選択メモリセル４−２のゲート電位が書込
状態の電位１２．５Ｖのときにそのドレイン電位が書込
状態の電位９Ｖの状態となる時間が生じなくなり、選択
メモリセル４−１への書込時の非選択メモリセル４−２
への誤り書込みが起こらない。

なお選択メモリセル４−１への書込終了時の動作は次に
述べるとおりである。

書込終了時、書込制御信号端子Ｔ１に書込信号Ｏｖが与
えられトランジスタ２が非導通となる。

同時に書込制御信号端子Ｔ２．　Ｔ３．およびＴ４の電
位は書込信号電位Ｏｖを与えられ第２図（ａ）に示すよ
うに立下がる。これと同時に、第２図（ｂ）に示すよう
に、ノードＣの電位が立下がり、それからデイレイ回路
７ａおよび７ｂによる成る遅延時間後ノードＦ１および
Ｆ２の電位が第２図（ｅ）示すように立下がる。したが
って、先に立下がったノードＣの電位が入力されている
電圧切換回路８からの出力端であるノードＤがまず立下
がり、Ｏｖとなる（第２図（Ｃ））。この結果、トラン
ジスタ３が非導通となりメモリセル４−１のドレインに
接続されるノードＥは供給電位がなくなり第２図（ｄ）
に示すようにＯｖとなる。その後、デイレイ回路７ａお
よび７ｂによる成る遅延時間だけ遅れて立下がったノー
ドＦ１およびＦ２の電位が入力されている電圧切換回路
９ａおよび９ｂのそれぞれの出力端であるノードＧおよ
びＨの電位が第２図（ｆ）および（ｇ）に示すようにＯ
Ｖとなる。この結果、ノードＧおよびＨが接続されるメ
モリセル４−１および４−２のゲート電位もともにＯｖ
に立下がる。このように、選択メモリセル４−１および
非選択メモリセル４−２は、そのドレイン電位が立下っ
てから、そのゲート電位が立下がり、ともに書込状態で
なくなる。

したがって、第２図および第３図に示すように書込終了
時においても非選択メモリセル４−２への誤り書込みが
生じることはない。

なお、第４図は本実施例における以上のような書込信号
の遅延を実現するためのデイレイ回路６゜７ａ、および
７ｂの一例をデジタル記号を用いて書いた回路図である
。ただし、ノードＩ、Ｊ、Ｋ。

およびＬはすべて前記３個のデイレイ回路内の同一部分
を意味する。

図を参照して、このデイレイ回路は直列接続された６個
のインバータ１０−１〜１０−６と２個の２人力ＮＯＲ
ゲート１１−１および１１−２と、ＮＯＲゲート１１−
２の出力端に接続されたインバータ１０−７とを含む。

また、２人力ＮＯＲゲート１１−１の２入力端のそれぞ
れの入力端はノードＪとＫとに接続され、２人力ＮＯＲ
ゲート１１−２の２入力端のそれぞれの入力端はノード
■とＬとに接続される。なお、デイレイ回路６における
ＮＯＲゲート１１−１の出力端はノードＣに接続され、
デイレイ回路７ａおよび７ｂにおけるＮＯＲゲート１１
−２の出力端はそれぞれノードＦ１およびＦ２に接続さ
れ、書込制御信号端子Ｔ２、　　Ｔ３．およびＴ４はそ
れぞれデイレイ回路６゜７ａ、および７ｂそれぞれのノ
ードＩに接続される。

第５図はデイレイ回路６．７ａ、および７ｂ動作時の各
ノードの電位波形を示した図である。図において横軸は
時間である。書込制御信号端子Ｔ２、Ｔ３．Ｔ４．およ
びノード■での電位は書込信号電位５ｖに応答して立上
がり、書込終了後立下がり、同図（ａ）および（ｂ）に
示すような波形を示す。ノードＪにはノードＩの電位波
形がインバータ１０−１により電位レベルが反転されて
伝達される。したがって、ノードＪに現われる電位波形
は同図（Ｃ）に示されるようなものになる。

ノードＫには、ノードＪの電位波形がインバータ１０−
２〜１０−５による遅延時間だけ遅れ、かつ、電位レベ
ルは反転されずに伝達される。したがって、ノードＫに
現われる電位波形は同図（ｄ）に示されるようなものに
なる。ノードＬにはノードにの電位波形が、さらにイン
バータ１ｏ−６による遅延時間だけ遅れ、かつ、電位レ
ベルが反転されて伝達される。したがって、ノードしに
現われる電位波形は同図（ｅ）に示されるようなものに
なる。ノードＣに現われる電位は、ノードＪおよびＫの
電位が入力されたＮＯＲゲート１１−１からの出力電位
であるため、ノードＪおよびＫの電位レベルがともに“
Ｌ＃である場合のみ“Ｈ”となる。したがって、ノード
Ｃに現わ”れる電位波形は同図（ｆ）に示されるような
ものになる。また、ノードＦ１お、よびＦ２に現われる
電位は、ノードＩおよびＬの電位が入力されたＮＯＲゲ
ート１１−２の出力電位をさらにインバータ１０−７に
よって反転させられた電位であるため、ノードＩおよび
Ｌの電位レベルがともに“Ｌ”である場合のみ“Ｌ″と
なる。したがって、ノードＦ１およびＦ２に現われる電
位波形は同図（ｇ）に示されるようなものになる。

［発明の効果］ 以上のように、本発明に係るＦＡＭＯ３型トランジスタ
をメモリセルとして縦続接続して用いたＥＦＲＯＭを用
いれば、メモリセルへの書込み時および書込終了時に非
選択メモリセルへの誤り書込みが起こらなくなる。した
がって、安定した書込動作が可能となる。

【図面の簡単な説明】 第１図は本発明の一実施例であるＥＰＲＯＭの書込回路
図、第２図は第１図に示される回路図の各ノードの電位
波形を示す図、第３図はメモリセルのゲートおよびドレ
インに現われる電位波形を示す図、第４図は第１図で示
されたデイレイ回路の一例を示す回路図、第５図は第４
図に示される回路図の各ノードの電位波形を示す図、第
６図は従来のＥＦＲＯＭの一例の書込回路図、第７図は
第６図で示される回路図の各ノードの電位波形を示す図
、第８図は第６図に示される回路図のメモリセルのゲー
トおよびドレインの電位波形を示す図、第９図は従来の
一般的なメモリセルアレイの構成図、第１０図は第９図
に示されるメモリセルアレイ構造を改良したメモリセル
アレイ構成の基本単位となるメモリセルの構成図である
。 図において、４．４−１〜４−ｎはメモリセルであるＦ
ＡＭＯ８型トランジスタ、５は接地、６゜７ａ、および
７ｂはデイレイ回路、８．９ａ、および９ｂは電圧切換
回路、Ａはドレインライン選択信号端子、Ｂ１およびＢ
２はゲートライン選択信号端子、ＴＩ、Ｔ２．Ｔ３．お
よびＴ４は書込制御信号端子である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 縦続接続される複数個のメモリセルからなる少なくとも
   １つの記憶素子列と、 前記列のメモリセルに情報を書込む手段とを備え、 前記メモリセルの各々は、電荷を蓄積するフローティン
   グゲートと、第１および第２の導通端子とを有し、 前記書込手段は、 書込むべきメモリセルのゲートにゲート電位を付与する
   手段と、 前記書込むべきメモリセルの第１の導通端子に電位を付
   与する手段と、 前記ゲート電位付与手段から前記ゲートにゲート電位を
   付与した後、前記第１導通端子電位付与手段から前記第
   １の導通端子に電位を供給し、かつ、前記付与されたゲ
   ート電位が除去される前に前記第１導通端子電位を除去
   するように制御する手段とをさらに備えた、半導体記憶
   装置。