JPH05243531A

JPH05243531A - 不揮発性記憶装置

Info

Publication number: JPH05243531A
Application number: JP7841792A
Authority: JP
Inventors: Yasuhiro Nakamura; 靖宏中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-28
Filing date: 1992-02-28
Publication date: 1993-09-21

Abstract

(57)【要約】（修正有）【目的】書き込み動作時の信頼性を確保するとともに
読み出し動作の高速化を実現した不揮発性記憶装置を提
供する。【構成】フローティングゲートに情報電荷を注入し書
き込み動作を行う記憶素子がワード線とデータ線の交点
にマトリックス配置されてなるメモリアレイと、データ
線の選択動作を行うＹゲートを介して設けられる書き込
み負荷回路及びセンスアンプとを含む不揮発性記憶装置
において、Ｙゲートを構成するスイッチＭＯＳＦＥＴと
して周辺回路を構成するＭＯＳＦＥＴと同じゲート絶縁
膜を持つＭＯＳＦＥＴを用いるとともに、書き込み負荷
回路から出力される電圧を低く設定する。また、ゲート
絶縁膜が比較的厚い高耐圧用のＭＯＳＦＥＴから構成さ
れる書き込み用Ｙゲートと、周辺回路のＭＯＳＦＥＴと
同じゲート絶縁膜を持つＭＯＳＦＥＴから構成される読
み出し用のＹゲートに分離する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性記憶装置に
関し、例えばＥＰＲＯＭ（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）等のように比較的高い
電圧を用いて書き込み動作が行われるものに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】ＥＰＲＯＭに関しては、例えば１９９０
年アイ・エス・エス・シー・シー・ダイジェストオブ
テクニカルペーパーズ，第５６頁（ＩＳＳＣＣ DIG
EST OFTHCHNICAL PAPERS P.56）がある。

【０００３】このような従来の不揮発性記憶素子に対す
る書き込み動作には、約１２Ｖ程度の比較的高い電圧を
用いるものである。そのため、書き込み電圧を不揮発性
記憶素子に伝えるＹゲートにあっては、上記比較的高い
書き込み電圧を伝えるためにゲート絶縁膜の膜厚みメモ
リトランジスタのゲート絶縁膜と同様に周辺回路のＭＯ
ＳＦＥＴのゲート絶縁膜の膜厚に比べて厚く形成し、高
耐圧化構造にするものである。

【０００４】

【発明が解決しようとする課題】上記のようにＹゲート
にゲート絶縁膜の膜厚を厚くした高耐圧のＭＯＳＦＥＴ
を用いると、読み出し動作のときには約５Ｖのような動
作電圧ＶＣＣによりスイッチ制御されるため、そのコン
ダクタスが比較的小さく電流能力が小さくなるため高速
な読み出し動作を行うことの障害になるものである。

【０００５】本願発明者にあっては、半導体技術の進展
に伴い、素子サイズの小型化や絶縁膜の膜厚は薄くなる
傾向にあることに着目し、このような素子の小型化や薄
膜化に伴い、ＥＰＲＯＭ等のような不揮発性記憶素子へ
の書き込み動作に必要とされる電圧自体も低くてもよい
ことに気が付いた。

【０００６】本願発明者にあっては、Ｙゲートとして書
き込み用と読み出し用に共通に用いることが必要でない
ことに着目し、それぞれを分離して設けることにより読
み出し動作の高速化を図ること考えた。

【０００７】この発明の目的は、書き込み動作時の信頼
性を確保するとともに読み出し動作の高速化を実現した
不揮発性記憶装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、フローティングゲートに情
報電荷を注入することにより書き込み動作が行われる記
憶素子がワード線とデータ線の交点にマトリックス配置
されてなるメモリアレイと、データ線の選択動作を行う
Ｙゲートを介して設けられる書き込み負荷回路及びセン
スアンプとを含む不揮発性記憶装置において、上記Ｙゲ
ートを構成するスイッチＭＯＳＦＥＴとして周辺回路を
構成するＭＯＳＦＥＴと同じゲート絶縁膜を持つＭＯＳ
ＦＥＴを用いるとともに、書き込み負荷回路から出力さ
れる電圧を低く設定する。また、Ｙゲートとして、ゲー
ト絶縁膜の膜厚が比較的厚くされる高耐圧用のＭＯＳＦ
ＥＴから構成される書き込み用Ｙゲートと、周辺回路を
構成するＭＯＳＦＥＴと同じゲート絶縁膜を持つＭＯＳ
ＦＥＴから構成される読み出し用のＹゲートに分離す
る。

【０００９】

【作用】上記した手段によれば、書き込み動作時の素子
破壊を防止しつつ、読み出し時にはコンダクタンスの大
きなスイッチＭＯＳＦＥＴを介して読み出し電流を流す
ことができるから高速化が実現できる。

【００１０】

【実施例】図１には、この発明に係るＥＰＲＯＭの一実
施例であるメモリアレイ部と主要な周辺回路の回路図が
示されている。同図の各回路素子は、特に制限されない
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。同図において、ＰチャンネルＭ
ＯＳＦＥＴは、そのチャンネル（バックゲート）部に矢
印が付加されることによってＮチャンネルＭＯＳＦＥＴ
と区別される。このことは他の図面においても同様であ
る。

【００１１】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧ＶＣＣ
に結合される。ただし、高電圧回路であれば、それに対
応するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域は、外部から与えられる高電圧ＶＰＰ、内部発生
高電圧等に接続される。

【００１２】集積回路は、単結晶Ｎ型シリコンからなる
半導体基板上に形成してもよい。この場合、Ｎチャンネ
ルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に
形成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形
成される。なお、この発明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【００１３】上記メモリアレイとして、代表として例示
的に８つのメモリセルＭ１〜Ｍ８がが例示的に示されて
いる。すなわち、例示的に示されているコントロールゲ
ートとフローティングゲートを有するスタックドゲート
構造のメモリセル（不揮発性メモリ素子…ＭＯＳＦＥＴ
Ｍ１〜Ｍ８）と、ワード線Ｗ０〜Ｗｍ及びデータ線Ｄ
０、Ｄ１〜Ｄｊ、Ｄｊ＋１によりメモリアレイが構成さ
れている。

【００１４】上記例示的に示されているメモリアレイに
おいて、同じ行に配置されたメモリセルＭ１とＭ２及び
Ｍ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）のコントロー
ルゲートは、それぞれ対応するワード線Ｗ０（Ｗｍ）に
接続される。ワード線Ｗ０，Ｗｍは、ワードドライバを
構成するレベル変換回路ＬＶＣ０，ＬＶＣｍにより駆動
される。アドレスデコーダ回路ＤＥＣの出力がロウレベ
ルにされると、カット用ＭＯＳＦＥＴＱ１を通してロウ
レベルが伝えられてＮチャンネル型ＭＯＳＦＥＴＱ３を
オフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ２をオン状
態となり、高電圧ＶＰＰがワード線Ｗ０に伝えられる。
上記アドレスデコーダ回路ＤＥＣの出力信号がハイレベ
ルのときには、カット用ＭＯＳＦＥＴＱ１を通してＮチ
ャンネル型ＭＯＳＦＥＴＱ３をオン状態にし、ワード線
Ｗ０を回路の接地電位のようなロウレベルに低下させ
る。このロウレベルにより帰還用のＰチャンネル型ＭＯ
ＳＦＥＴＱ４がオン状態となって、入力信号を高電圧Ｖ
ＰＰまで高くするので、Ｐチャンネル型ＭＯＳＦＥＴＱ
２をオフ状態にすることができる。このような入力信号
の上昇に伴いカット用ＭＯＳＦＥＴＱ１がオフ状態にな
るため、高電圧ＶＰＰから電源電圧ＶＣＣで動作してハ
イレベルの出力信号を形成しているデコーダ回路ＤＥＣ
向かって直流電流が流れるのが防止される。読み出し動
作のときには、ＶＰＰはＶＣＣに切り替えられる。

【００１５】同じ列に配置されたメモリセルＭ１，Ｍ３
とＭ２とＭ４ドレインは、それぞれ対応するデータ線Ｄ
０とＤ１に接続され、メモリセルＭ５，Ｍ７とＭ６とＭ
８ドレインは、それぞれ対応するデータ線ＤｊとＤｊ＋
１に接続されている。メモリセルＭ１〜Ｍ８のソース
は、共通ソース線ＣＳに接続される。

【００１６】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、そのうちの１ビット分の回路が
示されている。

【００１７】上記１つのメモリアレイを構成する各デー
タ線Ｄ０〜Ｄｊ＋１は、前記Ｙ系デコーダＹＤＣによっ
て形成された選択信号Ｙ０，Ｙ１〜Ｙｊ，Ｙｊ＋１を受
けるＹゲートＹＧを構成するカラム（列）選択スイッチ
ＭＯＳＦＥＴＱ２０，Ｑ２１〜Ｑ２４，Ｑ２５を介し
て、共通データ線ＣＤに接続される。共通データ線ＣＤ
は、書き込み負荷回路ＷＡ０の出力端子に接続される。
この書き込み負荷回路ＷＡ０は、８ビット構成のデータ
端子に対応した外部端子Ｄ０〜Ｄ７のうち、対応するＤ
０端子から入力される書込み信号を受ける書込み用のデ
ータ入力バッファの出力信号Ｄｉを受けるＭＯＳＦＥＴ
Ｑ１５及び制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１
６からなる直列回路から構成され、高電圧端子ＶＰＰの
電圧を書き込みデータＤｉに対応して共通データ線ＣＤ
に伝える。

【００１８】この実施例では、Ｙゲートとして用いられ
るスイッチＭＯＳＦＥＴＱ２０〜Ｑ２５を周辺回路のＭ
ＯＳＦＥＴと同様に薄いゲート絶縁膜のＭＯＳＦＥＴを
用いて構成する。これに応じて、書き込み動作時におい
てＭＯＳＦＥＴＱ２０〜Ｑ２５のゲートに供給されるＹ
選択信号Ｙ０〜Ｙｊ＋１の選択レベルは、７Ｖ程度の比
較的低い電位にされる。また、上記ＭＯＳＦＥＴＱ１５
とＱ１６は、高電圧ＶＰＰが約１２Ｖのような従来と同
様に比較的高い電圧の場合には、約５Ｖ〜６Ｖ程度の比
較的低い電圧に低下させて出力させる。言い換えるなら
ば、この実施例のＥＰＲＯＭは、メモリセルのドレイン
に印加される書き込み電圧は、上記のように５〜６Ｖ程
度の低い電圧で行うようにするものである。すなわち、
微細化されたメモリセルでは、上記のような５〜６Ｖの
低電圧でも十分に書き込み動作が可能になるものであ
る。このような書き込み電圧が低くされることに応じ
て、Ｙゲートに供給される選択電圧も上記のように７Ｖ
程度に低くできるものである。なお、書き込み負荷回路
のように高電圧ＶＰＰに接続されるＭＯＳＦＥＴＱ１
６，Ｑ１５は、必要に応じてゲート絶縁膜の膜厚が厚く
される等のような高耐圧化が図られている。

【００１９】この構成に代えて、書き込み電圧として約
５Ｖのような電圧電圧ＶＣＣを用いるものであってもよ
い。この場合には、書き込み負荷回路を構成するＭＯＳ
ＦＥＴＱ１５とＱ１６のゲートに供給される制御信号Ｐ
ＲＯＧや書き込みデータＤｉは、ＶＣＣ＋Ｖth（Ｖthは
ＭＯＳＦＥＴＱ１５，Ｑ１６のしきい値電圧）以上の高
い電圧が用いられ、ＭＯＳＦＥＴＱ１５，Ｑ１６の実効
的なしきい値電圧により、上記ＶＣＣのレベル低下がな
いようにされる。このようにＶＣＣを書き込み電圧とし
て出力させるとき、ＭＯＳＦＥＴＱ１５，Ｑ１６をＰチ
ャンネル型ＭＯＳＦＥＴにより構成すれば、制御信号Ｐ
ＲＯＧ及び書き込みデータＤｉも５Ｖ系のＣＭＯＳ回路
を用いることができる。

【００２０】上記共通データ線ＣＤには、書き込み電圧
分担用に設けられたＭＯＳＦＥＴＱ１０とスイッチＭＯ
ＳＦＥＴＱ１１を介してセンスアンプＳＡ０の入力段回
路の入力端子に結合される。入力段の増幅動作を行うＭ
ＯＳＦＥＴＱ１２〜Ｑ１４と、その制御用インバータ回
路Ｎ２，Ｎ３とＣＭＯＳインバータ回路Ｎ４とで構成さ
れる回路をセンスアンプＳＡ０と呼ぶ事とする。上記Ｍ
ＯＳＦＥＴＱ１１は、制御信号ＰＲＯＧを受けるインバ
ータ回路Ｎ１の出力信号によって制御され、書き込み動
作のときにはオフ状態にされる。これにより、書き込み
時のおける共通データ線ＣＤの比較的高い電位がセンス
アンプＳＡ０の入力に供給されることを防いでいる。

【００２１】この場合、後述するように上記スイッチＭ
ＯＳＦＥＴＱ１１やセンスアンプを構成するＭＯＳＦＥ
Ｔは、素子の微細化等に伴いゲート絶縁膜は薄く形成さ
れている。このような周辺回路を構成するＭＯＳＦＥＴ
と同じゲート絶縁膜を持つＭＯＳＦＥＴを用いてスイッ
チＭＯＳＦＥＴＱ１１が構成されるため、書き込み電圧
を上記のように比較的低くしても、６Ｖ〜７Ｖ程度の電
圧が直接印加されることになる。そこで、ＭＯＳＦＥＴ
Ｑ１０を直列に挿入してゲートに電源電圧ＶＣＣを定常
的に供給することにより、上記のような書き込み電圧を
ＭＯＳＦＥＴＱ１０とＱ１１により分担させて、実質的
な高耐圧化を図るものである。

【００２２】読み出し動作において、共通データ線ＣＤ
に読み出されたメモリセルの記憶レベルは、定常的にオ
ン状態にされているＭＯＳＦＥＴＱ１０及び読み出し時
にオン状態にされるＭＯＳＦＥＴＱ１１を通して、その
ソースが接続されたＮチャンネル型の増幅ＭＯＳＦＥＴ
Ｑ１２のソースに接続される。この増幅ＭＯＳＦＥＴＱ
１２のドレインと電源電圧端子ＶＣＣとの間には、その
ゲートとソースが接続されたＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１３が設けられる。上記負荷ＭＯＳＦＥＴＱ
１３は、読み出し動作のために共通データ線ＣＤにプリ
チャージ電流を流すような動作を行う。

【００２３】上記増幅ＭＯＳＦＥＴＱ１２の感度を高く
するため、読み出し入力信号は反転増幅回路として作用
するインバータ回路Ｎ２，Ｎ３の入力に供給される。反
転増幅回路としてのインバータ回路Ｎ３の出力信号は、
上記増幅ＭＯＳＦＥＴＱ１２のゲートに供給される。ま
た、上記ソース入力には、リミッタとして作用するＭＯ
ＳＦＥＴＱ１４を介して電源端子ＶＣＣからチャージア
ップが行われる。このＭＯＳＦＥＴＱ１４のゲートに
は、反転増幅回路としてのインバータ回路Ｎ２の出力信
号が供給される。

【００２４】メモリセルの読み出し時において、メモリ
セルは、フローティングゲートに蓄積された情報電荷に
従って、ワード線の選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。選択され
たメモリセルがワード線が選択レベルにされているにも
かかわらずオフ状態にされている場合、共通データ線Ｃ
Ｄは、ＭＯＳＦＥＴＱ１２とＱ１４からの電流供給によ
って比較的ハイレベルにされる。一方、選択されたメモ
リセルがワード線選択レベルによってオン状態にされて
いる場合、共通データ線ＣＤは比較的ロウレベルにされ
る。

【００２５】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１４のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
４のゲートに供給されることによって比較的高い電位に
制限される。このような共通データ線ＣＤのレベル制限
作用によって、メモリセルから連続して読み出される記
憶情報が１レベルから０レベルに変化するとき、あるは
０レベルから１レベルに変化するときの信号変化速度を
実質的に速くできる。

【００２６】上記増幅用のＭＯＳＦＥＴＱ１２は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ４の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ４は、増幅ＭＯＳＦＥＴＱ１２のドレ
イン出力信号を波形整形して対応したデータ出力バッフ
ァＤＯＢの入力に伝える。データ出力バッファＤＯＢ
は、上記センスアンプＳＡ０からの信号を増幅して対応
する外部端子Ｄ０から送出させる。また、同図では省略
されているが、上記外部端子Ｄ０から供給される書き込
み信号は、データ入力バッファに入力され、その出力信
号Ｄｉが書き込み負荷回路ＷＡ０のＭＯＳＦＥＴＱ１５
のゲートに供給される。

【００２７】この実施例では、上記のような読み出し動
作の高速化を図るために上記ＭＯＳＦＥＴＱ１０，Ｑ１
１の他に共通データ線ＣＤと各データ線Ｄ０〜Ｄ１ｊ＋
１との間に設けられるスイッチＭＯＳＦＥＴＱ２０〜Ｑ
２５も、そのゲート絶縁膜の膜厚が周辺回路のＭＯＳＦ
ＥＴと同様に薄いゲート絶縁膜により形成される。ただ
し、上記のような５Ｖ〜６Ｖのような書き込み電圧に対
応して、後述するように共通データ線ＣＤに接続される
ＭＯＳＦＥＴＱ２０〜Ｑ２５及びＭＯＳＦＥＴＱ１０の
ソース，ドレインのうち、共通データ線側のソース，ド
レインは二重拡散構造にされる。

【００２８】図２には、メモリセルＭ、スイッチＭＯＳ
ＦＥＴＱ２０及びＭＯＳＦＥＴＱ１０とＱ１１の一実施
例の概略素子断面構造図が示されている。メモリセルＭ
は、フローティングゲートとコントロールゲートとがス
タックドゲート構造にされ、上側のコントロールゲート
はワード線Ｗ０に接続される。このメモリセルＭに書き
込み動作を行うときには、約１２Ｖのような高電圧ＶＰ
Ｐが供給される。

【００２９】Ｙゲートを構成するスイッチＭＯＳＦＥＴ
Ｑ２０は、共通データ線ＣＤ側のソース，ドレインが比
較的薄い拡散層Ｎ^-とその表面に形成された実質的なソ
ース，ドレインを構成する拡散層Ｎからなる二重構造に
される。このことは、ＭＯＳＦＥＴＱ１０の共通データ
線側のソース，ドレインも同様である。このような二重
拡散構造にすることにより、書き込み動作時の高電圧が
印加されるときに対応して高耐圧化を図っている。

【００３０】図３には、本発明に係るＥＰＲＯＭの他の
一実施例のブロック図が示されている。メモリアレイＭ
ＡＲＹは、前記図１と同様に複数のワード線と、これら
のワード線と交差するように配置された複数のデータ線
と、ワード線とデータ線との各交差部に設けられたメモ
リセルがマトリックス配置されて構成される。メモリア
レイＭＡＲＹにおいて、横方向にワード線が延長するよ
う配置され、ワード線にはメモリセルのコントロールゲ
ートが結合される。また、縦方向にデータ線（又はビッ
ト線あるいはディジット線とも呼ばれる場合がある。）
とソース線が延長するよう配置される。これらのデータ
線とソース線には、メモリセルのドレインとソースがそ
れぞれに対応して共通に接続される。

【００３１】この実施例では、メモリアレイＭＡＲＹに
対して２つのＹゲートが設けられる。すなわち、メモリ
アレイＭＡＲＹの上側に書き込み用のＹゲートＹＧ’が
設けられ、メモリアレイの下側に読み出し用のＹゲート
ＹＧが設けられる。上記書き込み用のＹゲートＹＧ’を
構成するスイッチＭＯＳＦＥＴは、そのゲート絶縁膜の
膜厚が厚く形成されること等により高耐圧化がされてい
る。これに対して、読み出し用のＹゲートＹＧを構成す
るスイッチＭＯＳＦＥＴは、周辺回路と同様な薄いゲー
ト絶縁膜を持つＭＯＳＦＥＴから構成される。

【００３２】ＡＤＢは、アドレスバッファであり、外部
端子を介して供給される外部アドレス信号Ａ０〜Ａｉを
受けて、Ｘ系のアドレス信号に応じた内部アドレス信号
ａｘとＹ系のアドレス信号に応じた内部アドレス信号ａ
ｙを形成する。ＸＤＣは、Ｘ系デコーダであり、上記ア
ドレスバッファＡＤＢにより形成された内部アドレス信
号ａｘを受け、この内部アドレス信号ａｘをデコードす
る。

【００３３】ＹＤＣは読み出し用のＹゲートＹＧに対応
したＹ系デコーダであり、上記アドレスバッファＡＤＢ
により形成された内部アドレス信号ａｙをデコードし
て、内部アドレス信号ａｙに従ったデータ線選択信号を
形成する。ＹＤＣ’は書き込み用のＹゲートＹＧ’に対
応したＹ系デコーダであり、上記アドレスバッファＡＤ
Ｂにより形成された内部アドレス信号ａｙをデコードし
て、内部アドレス信号ａｙに従ったデータ線選択信号を
形成する。

【００３４】メモリアレイＭＡＲＹにおいて、上記外部
から供給されるアドレス信号Ａ０〜Ａｉに対応したＸ系
の内部アドレス信号ａｘに従った１本のワード線と書き
込み動作にあっては、Ｙ系デコーダＹＤＣ’により形成
された選択信号に応じてＹゲートＹＧ’より１本のデー
タ線が選択され、この選択されたワード線とデータ線と
の交差部に設けられたメモリセルに書き込み動作が行わ
れる。また、上記外部から供給されるアドレス信号Ａ０
〜Ａｉに対応したＸ系の内部アドレス信号ａｘに従った
１本のワード線と読み出し動作にあっては、Ｙ系デコー
ダＹＤＣにより形成された選択信号に応じてＹゲートＹ
Ｇより１本のデータ線が選択され、この選択されたワー
ド線とデータ線との交差部に設けられたメモリセルから
記憶情報の読み出し動作が行われる。上記のような２つ
のＹゲートＹＧとＹＧ’に応じてそれぞれセンスアンプ
ＳＡと書き込み負荷回路ＷＡが設けられる。

【００３５】１回のメモリアクセスにより複数個のメモ
リセルを選択するようにする場合、言い換えるならば、
複数ビットのデータの書き込み／読み出しを行うように
する場合、上記のようなメモリアレイが複数個設けられ
る。特に制限されないが、この実施例では、８ビットの
単位でのデータの書き込み／読み出しが行われるように
される。このときには、上記のようなメモリアレイが８
個設けられる。

【００３６】本実施例においては、上記のように８個か
らなるそれぞれのメモリアレイから選択されたメモリセ
ルに対して、ほゞ同時に書き込み動作あるいは読み出し
動作が行われる。すなわち、８ビット単位で情報の書き
込みあるいは読み出し動作が行われる。そのために、本
実施例のＥＰＲＯＭには、８個の外部入出力端子Ｄ０〜
Ｄ７が設けられており、８個からなるメモリアレイとそ
れに対応する外部入出力端子Ｄ０〜Ｄ７との間に、デー
タ入力バッファとデータ出力バッファからなる入出力回
路ＩＯＢ、読み出し系の回路としてセンスアンプＳＡ、
書き込み系の回路として書き込み負荷回路ＷＡが設けら
れている。これらのセンスアンプＳＡと書き込み負荷回
路ＷＡは、上記のような８個からなるメモリアレイに応
じて８個ずつ用意されて、それぞれが外部入出力端子Ｄ
０〜Ｄ７に対応している。

【００３７】同図において、ＣＬＧは制御回路であり、
外部端子ＣＥＢ、ＯＥＢ及び、ＷＥＢと高電圧ＶＰＰに
供給される外部信号あるいは電圧と、上記内部回路から
の信号に応答して一連の動作に必要なタイミング信号を
形成する。例えば、制御回路ＣＬＧは、書き込みと読み
出し動作の制御のために、入出力回路ＩＯＢに信号線Ｉ
ＯＣを通して制御信号を送出することの他、センスアン
プＳＡと書き込み負荷回路ＷＡに制御信号ＰＲＯＧを供
給する。

【００３８】端子ＣＥＢはチップイネーブル信号が入力
される制御用入力端子であり、ＯＥＢはアウトプットイ
ネーブル信号が入力される制御用入力端子であり、ＷＥ
Ｂはライトイネーブル信号が入力される制御用入力端子
である。また、ＶＣＣは、各回路に約５Ｖのような電源
電圧ＶＣＣを供給するための外部端子であり、ＧＮＤは
各回路ブロックに回路の接地電位０Ｖを供給するための
外部端子である。ＶＰＰは、書き込み時に１２Ｖのよう
な高電圧が入力される高電圧端子である。

【００３９】上記のようなＹゲートの分離によって、書
き込み動作と読み出し動作の信号経路を独立にできる。
これにより、読み出し動作のときに高耐圧化されたスイ
ッチＭＯＳＦＥＴの影響を受けることなく、読み出し用
に形成された薄いゲート絶縁膜のスイッチＭＯＳＦＥＴ
を介して読み出し電流を流すことができるから高速読み
出しが可能になる。これに対して、書き込み動作のとき
には、高耐圧化されたＹゲートを介して十分高い書き込
み電圧を供給することができる。これにより、従来のよ
うな比較的高い書き込みドレイン電圧を必要とするメモ
リセルを用いた場合でも、効率のよい書き込み動作が可
能になる。

【００４０】図４には、この発明に係るＥＰＲＯＭの他
の一実施例であるメモリアレイ部と主要な周辺回路の回
路図が示されている。図３の実施例では、Ｙゲートを読
み出し用と書き込み用に分離することに応じて２つのＹ
系デコーダが必要になる。そこで、この実施例では、デ
ータ線をＹゲートの遠端側で折り返しにすることによ
り、メモリアレイの一端側にＹゲートを並べて配置する
ものである。

【００４１】例示的に示されてデータ線Ｄ０に付いて説
明すると、データ線の一端側には読み出し用のＹゲート
を構成するスイッチＭＯＳＦＥＴＱ２０が接続される。
データ線Ｄ０は、上記ＭＯＳＦＥＴＱ２０が接続される
一端側から上方向に延長され、メモリアレイの上側で折
り曲げられて下側に向かって延長される。これにより、
データ線の他端側を上記一端側に隣接して配置すること
ができる。これにより、書き込み用のＹゲートを構成す
るスイッチＭＯＳＦＥＴＱ２０’を上記読み出し用のス
イッチＭＯＳＦＥＴＱ２０と並べて構成することができ
る。

【００４２】上記各スイッチＭＯＳＦＥＴＱ２０とＱ２
０’は、それぞれ読み出し用の共通データ線ＲＣＤと書
き込み用の共通データ線ＷＣＤに接続される。読み出し
用の共通データ線ＲＣＤには、前記のようなスイッチＭ
ＯＳＦＥＴＱ１１を介してセンスアンプＳＡ０が接続さ
れる。書き込み用の共通データ線ＷＣＤには、前記のよ
うな書き込み負荷回路ＷＡ０が接続される。

【００４３】図示しないＹ系デコーダにより形成された
選択信号Ｙ０とＹ０’は、上記書き込み用と読み出し用
のＭＯＳＦＥＴＱ２０とＱ２０’のゲートに供給され
る。このうち、読み出し用のＭＯＳＦＥＴＱ２０のゲー
トに供給される選択信号Ｙ０は、前記Ｘ系のデコーダ回
路ＤＥＣと同様な論理ゲート回路により形成される。こ
れに対して、書き込み用のＭＯＳＦＥＴＱ２０’のゲー
トに供給される選択信号Ｙ０’は、上記デコーダ回路Ｄ
ＥＣの選択信号を約７Ｖ〜９Ｖ程度の比較的高い電圧に
変換するレベル変換回路を通して形成される。これによ
り、従来と同様なＹ系デコーダ回路のうち、５Ｖ系の選
択信号がそのまま上記読み出し用の選択信号Ｙ０として
用いられるので、Ｙ系のデコーダ回路の回路規模が実質
的に増加することない。

【００４４】この構成では、半導体基板上でのレイアウ
トの大幅な変更や、大幅な回路の追加なしに高耐圧用の
ＭＯＳＦＥＴを用いた書き込み用のＹゲートと、通常の
ＭＯＳＦＥＴを用いた読み出し用のＹゲートとに分離さ
れたＹゲートを用いることができる。これにより、従来
のような比較的高い書き込みドレイン電圧を必要とする
メモリセルを用いた場合でも、効率のよい書き込み動作
が可能になる。

【００４５】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、（１）フローティングゲートに情報電荷を注入するこ
とにより書き込み動作が行われる記憶素子がワード線と
データ線の交点にマトリックス配置されてなるメモリア
レイと、データ線の選択動作を行うＹゲートを介して設
けられる書き込み負荷回路及びセンスアンプとを含む不
揮発性記憶装置において、上記Ｙゲートを構成するスイ
ッチＭＯＳＦＥＴとして周辺回路を構成するＭＯＳＦＥ
Ｔと同じゲート絶縁膜を持つＭＯＳＦＥＴを用いるとと
もに、書き込み負荷回路から出力される電圧を低く設定
することにより、書き込み動作時の素子信頼性を確保し
つつ、読み出し時にはコンダクタンスの大きなスイッチ
ＭＯＳＦＥＴを介して読み出し電流を流すことができる
から高速化が実現できるという効果が得られる。

【００４６】（２）Ｙゲートとして、ゲート絶縁膜の
膜厚が比較的厚くされる高耐圧用のＭＯＳＦＥＴから構
成される書き込み用Ｙゲートと、周辺回路を構成するＭ
ＯＳＦＥＴと同じゲート絶縁膜を持つＭＯＳＦＥＴから
構成される読み出し用のＹゲートに分離することより、
書き込み電圧を低くすることなく読み出し動作の高速化
を実現できるという効果が得られる。

【００４７】（３）データ線を折り返し構成にするこ
とにより、半導体基板上でのレイアウトの大幅な変更
や、大幅な回路の追加なしに高耐圧用のＭＯＳＦＥＴを
用いた書き込み用のＹゲートと、通常のＭＯＳＦＥＴを
用いた読み出し用のＹゲートとを用いることによる高速
化が可能になるという効果が得られる。

【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
記憶素子としては、ＥＰＲＯＭに用いられるスタックド
ゲート構造のＭＯＳトランジスタの他、書き込み動作も
トンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶素
子を用いるものであってもよい。書き込み等の高電圧Ｖ
ＰＰは、外部から供給される高電圧を用いるものに限定
されない。すなわち、書き込み時に流れる電流が小さい
ならば、ＥＰＲＯＭの内部で低電圧ＶＣＣから公知のチ
ャージポンプ回路等により昇圧したものを利用するもの
であってもよい。また、この内部昇圧電源と外部高電圧
ＶＰＰとを併用するものとしてもよい。消去動作はトン
ネル電流を利用して電気的に行うものであってもよい。
このよな消去動作も電気的に行う場合には、それに対応
した消去回路や消去制御回路が付加される。書き込み／
読み出しの制御を行う回路部分や、上記のような消去ア
ルゴリズムを制御する回路部分の構成は、ランダムロジ
ック回路によるもの他、プログラマブルロジックアレイ
（ＰＬＡ）、マイクロコンピュータとソフトウェアの組
み込みで構成しても構わない。ＥＰＲＯＭ等は、マイク
ロコンピュータ等のようなディジタル半導体集積回路装
置に内蔵されてもよい。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フローティングゲートに情
報電荷を注入することにより書き込み動作が行われる記
憶素子がワード線とデータ線の交点にマトリックス配置
されてなるメモリアレイと、データ線の選択動作を行う
Ｙゲートを介して設けられる書き込み負荷回路及びセン
スアンプとを含む不揮発性記憶装置において、上記Ｙゲ
ートを構成するスイッチＭＯＳＦＥＴとして周辺回路を
構成するＭＯＳＦＥＴと同じゲート絶縁膜を持つＭＯＳ
ＦＥＴを用いるとともに、書き込み負荷回路から出力さ
れる電圧を低く設定し、あるいはＹゲートとして、ゲー
ト絶縁膜の膜厚が比較的厚くされる高耐圧用のＭＯＳＦ
ＥＴから構成される書き込み用Ｙゲートと、周辺回路を
構成するＭＯＳＦＥＴと同じゲート絶縁膜を持つＭＯＳ
ＦＥＴから構成される読み出し用のＹゲートに分離する
ことにより、書き込み動作時の素子信頼性を確保しつ
つ、読み出し時にはコンダクタンスの大きなスイッチＭ
ＯＳＦＥＴを介して読み出し電流を流すことができるか
ら高速化が実現できる。

【図面の簡単な説明】

【図１】この発明に係るＥＰＲＯＭの一実施例を示すメ
モリアレイ部と主要な周辺回路の回路図である。

【図２】その概略素子構造断面図である。

【図３】この発明に係るＥＰＲＯＭの一実施例を示すブ
ロック図である。

【図４】この発明に係るＥＰＲＯＭの他の一実施例を示
すメモリアレイ部と主要な周辺回路の回路図である。

【符号の説明】

ＭＡＲＹ…メモリアイレ、ＡＤＢ…アドレスバッファ、
ＸＤＣ…Ｘ系デコーダ、ＹＤＣ…読み出し用Ｙ系デコー
ダ、ＹＤＣ’…書き込み用Ｙ系デコーダ、ＹＧ…読み出
し用Ｙゲート、ＹＧ’…書き込み用Ｙゲート、ＳＡ…セ
ンスアンプ、ＷＡ…書き込み負荷回路、ＩＯＢ…入出力
回路、ＣＬＧ…制御回路、ＤＥＣ…デコーダ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】フローティングゲートに情報電荷を注入
することにより書き込み動作が行われる記憶素子がワー
ド線とデータ線の交点にマトリックス配置されてなるメ
モリアレイと、データ線の選択動作を行うＹゲートを介
して設けられる書き込み負荷回路及びセンスアンプとを
含み、上記Ｙゲートを構成するスイッチＭＯＳＦＥＴと
して周辺回路を構成するＭＯＳＦＥＴと同じゲート絶縁
膜を持つＭＯＳＦＥＴを用いるとともに、Ｙゲートに供
給される書き込み時の選択電圧をＹゲートを構成するス
イッチＭＯＳＦＥＴに対応して低く設定することを特徴
とする不揮発性記憶装置。
【請求項２】上記Ｙゲートは、書き込み負荷回路が接
続される共通データ線に接続されたスイッチＭＯＳＦＥ
Ｔのソース，ドレインは、比較的薄い濃度の拡散層の表
面に比較的濃い濃度の拡散層からなる二重拡散構造にさ
れるものであることを特徴とする請求項１の不揮発性記
憶装置。
【請求項３】上記共通データ線とセンスアンプの入力
との間には、上記共通データ線側のソース，ドレインが
比較的薄い濃度の拡散層の表面に比較的濃い濃度の拡散
層からなる二重拡散構造にされ、ゲートに定常的に電源
電圧が供給されたＭＯＳＦＥＴと、読み出し動作モード
のときにのみオン状態にされるスイッチＭＯＳＦＥＴと
が直列形態に設けられるものであることを特徴とする請
求項２の不揮発性記憶装置。
【請求項４】フローティングゲートに情報電荷を注入
することにより書き込み動作が行われる記憶素子がワー
ド線とデータ線の交点にマトリックス配置されてなるメ
モリアレイと、データ線の選択動作を行う書き込み用の
Ｙゲートを介して設けられる書き込み負荷回路と読み出
し用のＹゲートを介して設けられるセンスアンプとを含
み、上記書き込み用のＹゲートはゲート絶縁膜の膜厚が
比較的厚くされる高耐圧用のＭＯＳＦＥＴから構成さ
れ、読み出し用のＹゲートは周辺回路を構成するＭＯＳ
ＦＥＴと同じゲート絶縁膜を持つＭＯＳＦＥＴから構成
されること特徴とする不揮発性記憶装置。
【請求項５】上記データ線は、Ｙゲートの遠端部で折
り返されてなり、書き込み用のＹゲートと読み出し用の
Ｙゲートとが隣接して配置されることを特徴とする請求
項４の不揮発性記憶装置。