JP2005108395A - 記憶装置 - Google Patents
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Abstract
【解決手段】 相変化メモリにデータを書込む際にステップS4で一旦データを読出す。続いてステップS5に進み読出データが“1”か“0”かが判断される。読出データが“0”であった場合にはステップS6に進み、メモリセルに対して“1”を書込むために電流の印加が行なわれる。一方、ステップS5において読出データが“1”であると判断された場合には、書込動作は行なわれずステップS10に進む。好ましくは、書込みデータが“0”の場合には、データ読出を行なわずにデータ“0”を書込む。高抵抗状態(“1”を保持している状態)への“1”の再書込を行なわないから、メモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。
【選択図】 図4
Description
図4は、実施の形態1における相変化メモリの書込動作の1サイクルを示したフローチャートである。
実施の形態2ではリードディスターブの問題を解決する。
実施の形態3では、相変化メモリの読出および書込回路の具体例と改良実施例を示す。これらは、従来技術の読出動作や書込動作の改良実施例としても、また実施の形態1、実施の形態2のそれぞれについての読出および書込回路例としても適宜適用が可能である。
構成は、図9に示した可変電流源208と同様であり説明は繰返さない。
図31は、実施の形態4のデータ書込に関する構成を示した回路図である。
実施の形態5では、ライトディスターブ、リードディスターブの問題を解決するためのメモリセルパラメータの実現について説明する。
Icell(“1”Write) > Icell(“0”Write)…(1)
である。
Icell(“0”Write) > Icell(“1”Read)…(2)
を満たすようにする。
Icell(“0”Read) > Icell(“1”Read)
により決まるIcell(“0”Read)がリードアクセスの速度を決定する。リードアクセスの高速化には、たとえば、Icell(“0”Read)>10μAであることが必要である。
Icell(“1”Write) > Icell(“0”Write) > Icell(“1”Read)…(3)
が導かれる。式(3)の不等号は電流の絶対値の関係ではなく、電流印加時間を含めた発熱量での比較であるので、正確には、“1”書込時のメモリセル到達温度をTcell(“1”Write)、“0”書込時のメモリセル到達温度をTcell(“0”Write)、“1”読出時のメモリセル到達温度をTcell(“1”Read)、“1”に“1”を上書きする時のメモリセル到達温度をTcell(“1”Overwrite)、メモリセルの相変化素子が相変化を起こす温度をT(transition)とすると、式(3)で示した関係は、
Tcell(“1”Write)>Tcell(“0”Write)>Tcell(“1”Read) …(4)
Tcell(“1”Read)<T(transition) …(5)
Tcell(“1”Overwrite)<T(transition) …(6)
の3式にまとめられる。
従来のカルコゲナイドガラスなどを用いた相変化メモリでは、メモリセルアクセス動作において、書込時の発熱によるメモリセルの温度上昇が、次のサイクルの動作に影響するという問題点がある。
Tc(A)=T(A)+Tcool(A)
Tc(P)=T(P)+Tcool(P)
T(A)<T(P)、Tcool(A)>Tcool(P)
となる。
Temp(Amb)+(Temp(A)−Temp(Amb))*exp(−Tcool(A)/τ)=Temp(Amb)+α
が成立する。
Tcool(A)=τ*log[(temp(A)−Temp(Amb))/α)]
同様に、Tcool(P)=τ*log[(Temp(P)−Temp(Amb))/α)]も成立する。
実施の形態6で示した例以外に、メモリの書込と読出の連続サイクル(同一アドレス、異なるアドレス)、書込と書込の連続サイクル(同一アドレス、異なるアドレス)のサイクル動作に応じて同様に問題を解決する例を説明する。
一般に、メモリ装置では、複数の端子から同時に入出力を行なう構成が通常である。たとえば、16ビット幅または32ビット幅のデータを同時に読出または書込みする場合が多い。
Claims (26)
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
前記第2の論理値を前記メモリセルに書込む場合には、前記読出回路により読出された読出データが前記第1の論理値であるときに前記電流印加回路に前記第2の論理値を書込む指示を行ない、前記読出データが前記第2の論理値であるときには前記電流印加回路に前記第2の論理値を書込む指示を行なわず、前記第1の論理値を前記メモリセルに書込む場合には、前記読出データの値にかかわらず前記電流印加回路に前記第1の論理値を書込む指示を行なう書込回路とを備える、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
前記第2の論理値を前記メモリセルに書込む場合には、前記読出回路により読出された読出データが前記第1の論理値であるときに前記電流印加回路に前記第2の論理値を書込む指示を行ない、前記読出データが前記第2の論理値であるときには前記電流印加回路に前記第2の論理値を書込む指示を行なわず、前記第1の論理値を前記メモリセルに書込む場合には、前記読出回路を動作させずに前記電流印加回路に前記第1の論理値を書込む指示を行なう書込回路とを備える、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
前記第2の論理値を前記メモリセルに書込む場合には、前記読出回路により読出された読出データが前記第2の論理値であるときには前記電流印加回路に前記第1の論理値を書込む指示を行なった後、前記電流印加回路に前記第2の論理値を書込む指示を行なう書込回路とを備える、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
読出サイクルにおいて、前記読出回路が前記第2の論理値を読出したときには前記第2の論理値を再書込みする指示を前記電流印加回路に対して行なう書込回路とを備える、記憶装置。 - 前記書込回路は、前記読出サイクルにおいて、前記読出回路が前記第1の論理値を読出したときには前記第1の論理値を再書込みする指示を前記電流印加回路に対して行なう、請求項4に記載の記憶装置。
- 前記書込回路は、前記読出サイクルにおいて、前記読出回路が前記第2の論理値を読出したときには、前記第2の論理値を再書込みする前に前記第1の論理値を書込みする指示を前記電流印加回路に対してさらに行なう、請求項4に記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数の記憶素子と、
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられる複数の選択ゲート回路と、
前記第1の論理値を前記複数の記憶素子のうちの1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路を第1の期間導通させ、前記第2の論理値を前記1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路を前記第1の期間と異なる第2の期間導通させる選択回路とを備える、記憶装置。 - 前記選択ゲート回路は、
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含む、請求項7に記載の記憶装置。 - 前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含む、請求項7に記載の記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数の記憶素子と、
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられ、選択信号の活性化電位に応じて流す電流値が変化する複数の選択ゲート回路と、
前記第1の論理値を前記複数の記憶素子のうちの1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路に対し第1の活性化電位を有する前記選択信号を与え、前記第2の論理値を前記1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路に対し前記第1の活性化電位と異なる第2の活性化電位を有する前記選択信号を与える選択回路とを備える、記憶装置。 - 前記選択ゲート回路は、
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含み、
前記選択回路は、前記ワード線をアドレス信号および書込データに応じて駆動するワード線駆動回路を含む、請求項10に記載の記憶装置。 - 前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含み、
前記選択回路は、アドレス信号および書込データに応じて前記コラム選択信号を出力する列選択回路を含む、請求項10に記載の記憶装置。 - 前記選択回路は、前記第1の論理値を書込む場合には前記選択ゲート回路の選択動作を書込サイクル内の第1の期間に行ない、前記第2の論理値を書込む場合には前記選択ゲート回路の選択動作を書込サイクル内の前記第1の期間とは異なる第2の期間に行なう、請求項7〜請求項12のいずれかに記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
メモリセルへのデータ書込時にメモリセルへの印加電圧を監視するモニタ回路と、
前記第2の論理値を前記メモリセルに書込むサイクルにおいて前記印加電圧が所定範囲を超えたときに、前記モニタ回路の出力に応じて前記電流印加回路に電流の印加を停止させる制御回路とを備える、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路と、
前記メモリセルの抵抗値を検出するために前記メモリセルに電流を流す読出回路とを備え、
前記メモリセルに前記第1の論理値を書込む時の前記メモリセルの到達温度をTcell(“0”Write)、前記メモリセルに前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Write)、前記メモリセルから前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Read)とすると、
Tcell(“1”Write)>Tcell(“0”Write)>Tcell(“1”Read)
なる関係を満たすように前記電流印加回路および前記読出回路が前記メモリセルに与える電流値および電流印加時間が定められる、記憶装置。 - 前記メモリセルが前記第2の抵抗値から前記第1の抵抗値に遷移する温度をT(transition)とすると、
Tcell(“1”Read)<T(transition)
なる関係をさらに満たすように、前記電流印加回路および前記読出回路が前記メモリセルに与える電流値および電流印加時間が定められる、請求項15に記載の記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路とを備え、
前記メモリセルが前記第2の論理値を予め保持している場合に前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Overwrite)、前記メモリセルが前記第2の抵抗値から前記第1の抵抗値に遷移する温度をT(transition)とすると、
Tcell(“1”Overwrite)<T(transition)
なる関係を満たすように前記電流印加回路が前記メモリセルに与える電流値および電流印加時間が定められる、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路と、
前記メモリセルの抵抗値を検出するために前記メモリセルに電流を流す読出回路とを備え、
前記メモリセルが前記第2の論理値を予め保持している場合に前記第1の論理値を書込む時の前記メモリセルに流れる電流をIcell(“0”Write)、前記メモリセルから前記第2の論理値を読出す時の前記メモリセルに流れる電流をIcell(“1”Read)とすると、
Icell(“0”Write)>Icell(“1”Read)
なる関係を満たすように前記電流印加回路および前記読出回路が前記メモリセルに与える電流値が定められる、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数のメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記複数のメモリセルのうちの選択されたメモリセルに書込電流を流す電流印加回路とを備え、
前記電流印加回路は、前記選択されたメモリセルへの前記書込電流の除去後において、前記選択されたメモリセルが次の書込動作を開始するのに必要な温度に下がるために必要な冷却時間は、前記選択されたメモリセルへの電流の印加は行なわない、記憶装置。 - 前記冷却時間は、前記電流印加回路により書込サイクルの終了時または書込サイクルの開始時に確保される、請求項19に記載の記憶装置。
- 前記記憶装置は、前記選択されたメモリセルへの書込サイクル後に前記選択されたメモリセルに電流の印加が行なわれない動作サイクルをおかなければ前記選択されたメモリセルへの次の書込は許容しないが、前記選択されたメモリセルへの書込サイクル後に前記選択されたメモリセルとは異なるメモリセルに対しては続けて書込サイクルを許容する、請求項19に記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
書込サイクルで書込対象のメモリセルを特定するアドレスを記憶するアドレスレジスタとを備え、
前記電流印加回路および前記読出回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合にはアクセスメモリセル温度が動作可能な温度にまで下がるために必要な冷却時間を確保した後に次サイクルの動作を行なう、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
書込サイクルで書込対象のメモリセルを特定するアドレスを記憶するアドレスレジスタと、
前記書込サイクルで書込対象のメモリセルに記憶させるデータを記憶するデータレジスタと、
前記メモリセルの抵抗値に対応するデータを読出す読出回路とを備え、
前記読出回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合には前記データレジスタに保持されているデータを読出す、記憶装置。 - 前記電流印加回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合にはアクセスメモリセル温度が動作可能な温度にまで下がるために必要な冷却時間を確保した後に次サイクルの動作を行なう、請求項23に記載の記憶装置。
- メモリセルアレイを備え、
前記メモリセルアレイは、
各々が、熱を印加することにより第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する、行列上に配置される複数のメモリセルと、
前記複数のメモリセルの行を選択するための複数のワード線と、
前記複数のメモリセルに対してデータの読出または書込を行なうための複数のビット線とを含み、
前記メモリセルの抵抗値に対応するデータを読出す読出回路をさらに備え、前記読出回路は、前記複数のビット線に選択的に接続される読出データ線を含み、
前記複数のメモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路をさらに備え、前記電流印加回路は、前記複数のビット線に選択的に接続される書込データ線を含む、記憶装置。 - メモリセルアレイを備え、前記メモリセルアレイは、各々が、熱を印加することにより第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する、行列上に配置される複数のメモリセルを含み、
前記複数のメモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路をさらに備え、前記電流印加回路は、前記メモリセルアレイにおいて互いに隣接しない複数のメモリセルに対して同時に書込動作を行なう、記憶装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004009372A JP4540352B2 (ja) | 2003-09-12 | 2004-01-16 | 記憶装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003321248 | 2003-09-12 | ||
JP2004009372A JP4540352B2 (ja) | 2003-09-12 | 2004-01-16 | 記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010027503A Division JP5121859B2 (ja) | 2003-09-12 | 2010-02-10 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005108395A true JP2005108395A (ja) | 2005-04-21 |
JP4540352B2 JP4540352B2 (ja) | 2010-09-08 |
Family
ID=34554376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004009372A Expired - Fee Related JP4540352B2 (ja) | 2003-09-12 | 2004-01-16 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4540352B2 (ja) |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A711 | Notification of change in applicant |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100622 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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